专利名称：半导体结构、半导体器件以及形成半导体结构的方法
技术领域：
本发明的一个或多个实施方式涉及半导体结构以及用于制造半导体体结构的方法。
背景技术：
电容器可以是半导体结构的一部分。例如，电容器可以半导体芯片、集成电路或半导体器件的一部分。电容器的实例包括但不限于层叠电容器、金属-绝缘体-金属(MIM)电容器、沟道电容器以及竖直平行板(VPP)电容器。需要新型的电容器结构。
发明内容
本发明是为了克服现技术缺陷而提供一种半导体结构、半导体器件以及形成半导体结构的方法。根据本发明的一个方面，提供了一种半导体结构，其包括第一半导体层；第二半导体层，覆盖第一半导体层；第三半导体层，覆盖第二半导体层；以及电容器，设置在第一半导体层、第二半导体层和第三半导体层中，电容器包括电耦接到第一半导体层的底部电极。进一步地，第一半导体层是半导体衬底，第二半导体层是外延层，并且第三半导体层是外延层。进一步地，底部电极是通过第二半导体层和第三半导体层的电路径。进一步地，第一半导体层包括第一传导性类型的掺杂剂，第二半导体层包括第一传导性类型的掺杂剂，第三半导体材料包括与第一传导性类型相反的第二传导性类型的掺杂剂。进一步地，第一传导性类型是P型，并且第二传导性类型是η型。进一步地，第一半导体层的掺杂剂的浓度高于第二半导体层的掺杂剂的浓度。进一步地，底部电极延伸到第三半导体层的顶部表面。进一步地，电容器是沟道电容器。根据本发明的另一方面，提供一种半导体结构，其包括第一半导体层；第二半导体层，覆盖第一半导体层；第三半导体层，覆盖第二半导体层；开口，形成在第一半导体层、第二半导体层和第三半导体层中；传导区域，设置在第一半导体层、第二半导体层和第三半导体层内，传导区域邻接开口的侧壁和底部，传导区域电耦接到第一半导体层；介电层，设置在开口内并且设置在传导区域上；以及传导层，在开口内设置在介电层上。进一步地，第一半导体层是半导体衬底，第二半导体层是外延层，并且第三半导体层是外延层。进一步地，传导区域是掺杂区域。进一步地，传导区域是通过第二半导体层和第三半导体层的传导路径。进一步地，传导区域延伸到第三半导体层的顶部表面。
进一步地，开口是多个横向隔开的开口中的一个，介电层是多个介电层中的一个，其中每个介电层均布置在相应的开口中，传导层是多个传导层中的一个，其中每个传导层均布置在相应的介电层上。进一步地，传导区域、介电层和传导层形成沟道电容器。根据本发明的又一方面，提供了一种半导体结构，其包括工件，具有前侧和后侧；以及电容器，设置在工件中，电容器包括电耦接到工件的后侧的电极。进一步地，工件是至少包括位于第一层上方的第二层的叠层。进一步地，电极电稱接到第一层。
进一步地，工件至少是至少包括第一层、位于第一层上方的第二层以及位于第二层上方的第三层的叠层。进一步地，电极电耦接到第一层。进一步地，电容器是沟道电容器。进一步地，电极是底部电极。进一步地，电极形成通向工件的前侧的传导路径。根据本发明的又一方面，提供一种半导体结构，其包括叠层，至少包括位于第一层上方的第二层；以及沟道电容器，设置在叠层中，沟道电容器包括电耦接到第一层的下部电极。进一步地，下部电极是通过第二层的传导路径。进一步地，下部电极是通向叠层的顶部的传导路径。进一步地，叠层至少包括位于第二层上方的第三层，沟道电容器附加地设置在第
三层中。进一步地，下部电极是通过第二层和第三层的传导路径。进一步地，下部电极是通向叠层的顶部的传导路径。根据本发明的再一方面，提供一种半导体器件，其包括叠层，至少包括位于第一层上方的第二层；以及沟道电容器，设置在叠层中，沟道电容器具有在第一层与第二层的顶部表面之间形成传导路径的底部电极。根据本发明的再一方面，提供一种形成半导体结构的方法，该方法包括形成第一半导体层；在第一半导体层上方形成第二半导体层；在第二半导体层上方形成第三半导体层；在第一半导体层、第二半导体层和第三半导体层中形成开口 ；在第一半导体层、第二半导体层和第三半导体层内形成传导区域，传导区域围绕开口，传导区域电耦接到第一半导体层；在开口内并且在传导区域上形成介电层；以及在开口中在介电层上形成传导层。进一步地，形成传导区域的步骤包括在开口内形成掺杂层；以及使掺杂剂从掺杂层进入第一半导体层、第二半导体层和第三半导体层。进一步地，形成开口是形成多个开口中的一个，并且其中，形成传导区域是形成多个传导区域，其中每个传导区域均围绕相应的开口。进一步地，方法还包括使多个传导区域成为连续的单个传导区域。进一步地，掺杂层包括掺杂的硅玻璃。根据本发明的又一方面，提供一种半导体结构，其包括叠层，包括位于第一层上方的第二层；以及电容器，设置在叠层中并且电耦接到第一层。
进一步地，电容器将第一层电耦接到叠层的前侧。进一步地，电容器形成从第一层到叠层的前侧的传导路径。进一步地，叠层包括位于第二层上方的第三层。进一步地，第一层是第一半导体层，第二层是第二半导体层，并且第三层是第三半导体层。进一步地，第一半导体层是具有第一传导性类型的掺杂剂的第一掺杂半导体层，第二半导体层是具有第一传导性类型的掺杂剂的第二掺杂半导体层，并且第三半导体层是具有与第一传导性类型相反的第二传导性类型的掺杂剂的第三掺杂半导体层。进一步地，电容器形成从第一层到叠层的前侧的电路径。进一步地，电容器是沟道电容器。 根据本发明的上面以及将在稍后描述的实施例，提供了新型的电容器结构。
图1A至图14示出了根据本发明实施方式的制造半导体结构的方法；图15示出了根据本发明的实施方式的半导体结构；图16至20示出了根据本发明实施方式的制造半导体结构的方法；以及图21示出了根据本发明实施方式的半导体结构。
具体实施例方式下面的详细描述参照附图，附图通过说明的方式示出了本发明可以被实施的特定细节以及实施方式。这些实施方式被充分地详细地描述以使得本领域中的技术人员可以实践本发明。在不偏离本发明的范围的情况下，可以使用其它实施方式，并且可以做出结构、逻辑和电学方面的改变。该多个实施方式不必要地相互排斥，因此一些实施方式可以与一个或多个其它实施方式结合以形成新的实施方式。图1A示出了半导体结构1010A，该半导体结构是本发明的一个实施方式。结构1010A包括第一半导体层110。第二半导体层120形成在第一半导体层110上方。第三半导体层130形成在第二半导体层120上方。层110、120、130形成叠层123。在示出的实施方式中，叠层具有前侧或顶侧FS以及后侧或底侧BS。前侧FS可以与层130的顶部表面相应。后侧BS可以与层110的底部表面相应。在另一个实施方式中，叠层可以包括仅一层或两层。在另一个实施方式中，叠层可以包括多于三层。在另一个实施方式中，叠层123可以被替换成任何其它类型的工件。在一个实施方式中，工件可以是半导体工件。在一个实施方式中，工件可以是包括两层或多层的叠层。在一个实施方式中，工件可以是包括三层或更多层的叠层。在一个或多个实施方式中，第一半导体层110可以是掺杂半导体层。在一个或多个实施方式中，第一半导体层110可以是P型掺杂半导体层或者是η型掺杂半导体层。在一个实施方式中，第一半导体层110可以是P型掺杂半导体层。第一半导体层110可以例如是P+ (P加)掺杂半导体层或者P++ (P力叻卩)掺杂半导体层。第一半导体层110可以例如是掺杂有硼的，以便形成P型半导体层。
在一个实施方式中，第一半导体层110可以具有约50微欧姆Xcm或更小的电阻率。在一个实施方式中，第一半导体层Iio可以具有约30微欧Xcm姆或更小的电阻率。在一个实施方式中，第一半导体层110可以具有约20微欧姆Xcm或更小的电阻率。在一个实施方式中，第一半导体层110可以是诸如块状(bulk)半导体衬底的半导体衬底。在一个实施方式中，第一半导体层110可以是诸如块状娃衬底的娃衬底。在一个实施方式中，第一半导体层110可以是单晶硅层。应该注意的是，在一个实施方式中，第一半导体层可以充足地掺杂以便变成传导性材料(例如，导电)。应该注意的是，在一个实施方式中，第一半导体层110可以是诸如η. (η加)层或η++ (η加加)层的η型半导体层。在一个实施方式中，第二半导体层120可以是掺杂半导体层。在一个或多个实施方式中，第二半导体层120可以是P型掺杂半导体层或者是η型掺杂半导体层。在一个实 施方式中，第二半导体层120可以具有与第一半导体层110相同的传导性类型。在一个实施方式中，第二半导体层120可以是P型半导体层。在一个实施方式中，第二半导体层120可以是P— (P减)掺杂半导体层。第二半导体层120可以是掺有硼的，以便形成P型半导体层。在一个实施方式中，第二半导体层120的掺杂浓度可以小于第一半导体层110的掺杂浓度。第二半导体层120可以具有大于第一半导体层110的电阻率。第二半导体层120可以具有约10欧姆X cm或更大的电阻率。第二半导体层120可以具有约15欧姆X cm或更大的电阻率。第二半导体层120可以具有约18欧姆Xcm或更大的电阻率。第二半导体层可以是形成在第一半导体层上方(例如，直接在上面)的外延性层。外延性层可以通过沉积工艺形成。在一个实施方式中，第二半导体层可以包括诸如单晶硅的硅。应该注意的是，在一个实施方式中，第二半导体层可以是诸如η— (η减)掺杂半导体层的η型掺杂层。在一个实施方式中，第三半导体层130可以是掺杂半导体层。在一个或多个实施方式中，第三半导体层130可以是P掺杂半导体层或者是η型掺杂半导体层。在一个实施方式中，第三半导体层130可以具有与第一半导体层110相反的传导性类型。在一个实施方式中，第三半导体层130可以具有与第二半导体层120相反的传导性类型。在一个实施方式中，第三半导体层130可以是η型。在一个实施方式中，第三半导体层130的掺杂浓度可以小于第一半导体层110的掺杂浓度。在一个实施方式中，第三半导体层的掺杂浓度可以小于第二半导体层的掺杂浓度。作为一个实例，第三半导体层130可以是η_型(η减)掺杂层。第三半导体层130可以是形成在第二外延层上方(例如，直接在上面)的外延性层。例如，第三半导体层130可以是收集器(collector)外延层。第三半导体层130可以具有约3微米或更小的厚度。在一个实施方式中，第三半导体层130可以具有约2微米或更小的厚度。在一个实施方式中，第三半导体层130可以具有约1. 2微米的厚度。在一个实施方式中，第三半导体层130可以包括诸如单晶硅的硅。应该指出的是，在一个实施方式中，第三半导体层130可以是诸如p_ (P减)掺杂半导体层的P型半导体层。应该指出的是，在一个实施方式中，外延层可以通过化学蒸汽沉积工艺形成。工艺的一种可能实例是气相外延。还可以使用其它方法。
参照图1A，在一个或多个实施方式中，层110可以是诸如P+ (P力口)型掺杂半导体层或P++ (P力叻卩)型掺杂半导体层的P型掺杂半导体层，层120可以诸如P— (P减)型掺杂半导体层的P型掺杂半导体层，并且此外层130可以是诸如η_ (η减)型掺杂半导体层的η型掺杂半导体层。图1B示出了结构1010Β。介电层140形成在第三半导体层130上方。第三半导体层150形成在介电层140上方。介电层140可以包括任何介电材料。在一个实施方式中，介电层140可以例如包括氧化物、氮化物或氧氮化物。在一个实施方式中，介电层140可以包括诸如氮化硅的氮化物。介电层140可以是氮化物层。介电层150可以包括诸如氧化物、氮化物或氧氮化物的任何介电材料。在一个实施方式中，介电层150和介电层140可以包括不同的介电材料。在一个实施方式中，介电层150可以包括诸如二氧化硅的氧化物。介电层150可以是氧化物层。介电层140、150可以用作硬掩模，以用于随后的蚀刻以形成如图2中示出的开口 160。参照图2，开口 160 (例如沟道)可以形成在来自图1B的结构1010Β中，以形成图2的结构1020。开口 160可以形成在介电层150中、形成在介电层140中、形成在第三半导体层130中、形成在第二半导体层120中、形成在第一半导体层110中。开口 160可以形成为完全通过介电层150、完全通过介电层140、完全通过第三半导体层130、完全通过第二半导体层120以及部分地通过第一半导体层110。然而，在另一个实施方式中，开口 160可以形成为完全通过第一半导体层110。在一个实施方式中，开口 160可以具有约10微米或更大的深度。在一个实施方式中，开口 160可以具有约12微米或更大的深度。在一个实施方式中，开口 160可以具有约15微米或更大的深度。开口 160可以通过将掩蔽层(掩模层，masking layer)布置在介电层150上方形成并且对掩蔽层图案化。掩蔽层可以是光刻胶层。然后来自于掩蔽层的图案可以被传递(转印)到介电层140、150。介电层140和/或介电层150可以用作硬掩模以在剩余层110、120,130中形成开口 160。在示出的实施方式中，形成相互隔开(B卩，横向地相互隔开)的两个开口 160。在其它实施方式中，可以形成相互隔开(即，横向地相互隔开)的两个以上的开口。因此，可以形成多个开口 160。在另一个实施方式中，可以仅形成单个开口 160。开口 160可以具有任何的横向横截面形状。每个开口 160都可以具有一个或多个侧壁表面。每个开口 160都可以具有底部表面。横向横截面形状的长度与宽度可以形成为使得长度大于宽度。在图2中示出的实施方式中，开口 160的宽度可以与纸的平面平行，而开口 160的长度可以垂直于纸的平面。开口 160的长度可以相互平行。在一个实施方式中，长度可以比宽度更长。在一个实施方式中，开口 160可以形成为沟道。在一个实施方式中，开口 160可以形成为孔。开口 160可以利用蚀刻工艺形成。蚀刻工艺可以是干法蚀刻工艺。参照图3，层170可以形成在来自于图2的结构1020的顶部表面上以形成图3的结构1030。层170可以是掺杂层170。掺杂层170可以例如是P型掺杂层或者η型掺杂层。掺杂层170可以形成在半导体层150的顶部表面上方以及形成在孔160内。掺杂层170可以形成在每个开口 160的侧壁和底部表面上。在一个实施方式中，掺杂层170的传导性类型可以与第一半导体层110的传导性类型相同。在一个实施方式中，掺杂层170可以是掺杂介电层。在一个实施方式中，掺杂层170可以是掺杂玻璃层。在一个实施方式中,掺杂层170可以是掺杂娃玻璃层。在一个实施方式中,掺杂层170可以是诸如P型掺杂娃玻璃层的P型掺杂层。P型掺杂硅玻璃层可以是掺杂有硼的硅玻璃(例如BSG (硼硅玻璃))。BSG可以包括至少约3%的硼。BSG可以包括至少约5%的硼。BSG可以包括约3%与约10%之间的硼。BSG可以包括约6%的硼。掺杂层170可以利用PECVD (等离子体增强化学气相沉积)工艺形成。掺杂层170的厚度可以在约150nm与约250nm之间。在一个实施方式中，掺杂层170的厚度可以是约200nm。应该指出的是，在一个实施方式中，掺杂层170可以是诸如η型掺杂硅玻璃的η型掺杂层。η型掺杂硅玻璃可以是掺杂有砷的硅玻璃或者掺杂有磷的硅玻璃。参照图4，可以围绕每个开口 160形成区域180以便形成结构1040。层180可以是掺杂区域180。掺杂区域180可以通过使掺杂剂从掺杂层170向外扩散并且进入到半导体层110、120和130中(例如，进入诸如单晶硅的硅中)形成。所述向外扩散可以通过应用一个或多个热退火工艺实现。在一个实施方式中，区域180可以是传导区域(例如，导电性·区域)。应该指出的是，掺杂区域180中的每个均可以视为围绕开口 160的侧壁和底部表面形成。掺杂区域180中的每个均可以邻接开口 160的侧壁和底部表面。同样地，掺杂区域180中的每个均可以包围相应的开口 160(例如，横向地围绕相应开口 160的侧壁以及围绕相应开口的底部)。再次指出的是，每个开口 160的侧部横截面都可以具有任何形状，包括但是不限于圆形、正方形、长方形和细长形。每个开口的侧横截面可以例如具有长度与宽度，其中长度大于宽度。在一个实施方式中，长度可以指向页面中。在一个实施方式中，开口 160中的每个均还可以比宽度更深。在一个实施方式中，开口 160的侧面横截面可以是细长的。在其它实施方式中，开口 160的侧面横截面可以例如是圆形或者正方形。在其它实施方式中，开口 160可以具有长度与宽度相同(例如，正方形或者圆形)的侧面横截面。在一个实施方式中，掺杂层170可以是掺杂有硼的硅玻璃层，其能够用作进入到半导体层110、120和130中的硼的扩散源，以便形成掺杂有硼的区域180。因此在一个实施方式中，掺杂区域180可以是P型掺杂区域。在另一个实施方式中，可能的是掺杂区域180是η型掺杂区域。在一个或多个实施方式中，掺杂区域180可以是传导区域(例如传导层)。在一个或多个实施方式中，可以形成可以以任何方式形成(例如通过掺杂或者通过任何其它方式)的传导区域的区域180。在一个或多个实施方式中，在用于形成掺杂区域180的驱入(drive-1n)步骤之后，可选的附加扩散可以减小在掺杂区域180的面向外的表面处的硼的浓度。这可以是有利的，因为非常高的硼浓度可以促使高的氧化速率并且可以导致减小的电容。参照图5，介电层150和掺杂层170可以被移除以形成结构1050。在一个或多个实施方式中，可以使用湿法蚀刻工艺来移除掺杂层170以及介电层150。参照图6，可以使用一个或多个驱入步骤来使掺杂剂(例如，硼)进一步分散到半导体层110、120和130中，以便形成掺杂区域180’(其可以例如是掺杂有硼的区域)。每个驱入步骤可以伴随一个或多个退火过程。在一个实施方式中，掺杂区域180’可以是单个连续区域，因为各个掺杂区域180 (诸如例如在图5中示出的)可已充分地扩散成相互接触。因此，在图5中示出的各个掺杂区域180中的每个扩散到一起以形成单个连续的掺杂区域180’。掺杂区域180’在开口 160之间延伸。在一个或多个实施方式中，掺杂区域180’可以是充分地掺杂的，以成为传导区域。因此，在一个或多个实施方式中，掺杂区域180’可以是传导区域。此外，在其它实施方式中可能的是，区域180’的掺杂材料可以被传导性的其它材料替代。应该指出的是，掺杂区域180’可以围绕开口 160中的每个(横向地围绕开口 160的侧壁以及位于开口 160中的每个开口的底部上)。掺杂区域180’可以电耦接到半导体层110。掺杂区域180’可以电耦接到第一半导体层110。因此掺杂区域180’可以至少部分地通过第一半导体层110。在一个实施方式中，掺杂区域180’可以至少部分地延伸通过第一半导体层110。在另一个实施方式中，掺杂区域180’可以完全地延伸通过第一半导体层110。在另一个实施方式中可能的是，掺杂区域180’可以完全地延伸通过第二半导体 层120。在一个实施方式中，掺杂区域180’可以完全地延伸通过第三半导体层130。在一个实施方式中，掺杂区域180’可以通过第三半导体层130、通过第二半导体层120形成传导路径(例如导电路径)，并且可附加地电耦接到第一半导体层110。在一个或多个实施方式中，可以形成从掺杂区域180’到第一半导体层110的底部表面(例如到如图1A中示出的叠层123的后端BS)的电连接。该电连接可以通过第一半导体层110的材料实现。例如在一个或多个实施方式中，第一半导体层110可以充分地掺杂以成为传导性材料。在一个实施方式中，掺杂层180’可以是P型区域。在另一个实施方式中，可能的是掺杂区域180是η型掺杂区域。在一个实施方式中，掺杂区域180’可以形成电路径(例如传导路径)，该电路径从第三半导体层130的顶部表面(例如从图1A中示出的叠层的前侧FS)延伸到第一半导体层110。该电路径可以例如是沉块(sinker)连接。掺杂区域180’可以电耦接到第一半导体层110。在一个或多个实施方式中，第一半导体层110可以提供从掺杂区域180’到第一半导体层110的底部表面(例如到如图1A中示出的叠层123的后端BS)的传导路径(例如导电路径)。因此，在一个或多个实施方式中，图1A中示出的叠层的前侧FS可以电耦接到如图1A中示出的后侧BS。在一个实施方式中，第一和第二半导体层110、120可以是第一传导性类型，而第三半导体层130可以是与第一传导性类型相反的第二传导性类型。第二半导体层120可以具有小于第一半导体层HO的掺杂剂浓度。在一个实施方式中，第一半导体层110可以是诸如高度掺杂的P型层(诸如P+层或P++层)的P型层。在一个实施方式中，第二半导体层120可以是诸如P—型层的P型层。在一个实施方式中，第三半导体层130可以是η型层。在一个实施方式中，第一半导体层110可以是诸如高度掺杂的η型层(诸如η+层或η++层)的η型层。在一个实施方式中，第二半导体层120可以是诸如η_层的η型层。在一个实施方式中，第三半导体层130可以是ρ型层。图6示出了结构1060。参照图7，在可选地清洁开口 160之后，可以在开口 160的侧壁和底部表面上形成介电层190。该介电层190可以包括具有多个子层的叠层，诸如具有多个子层的氧化物-氮化物-氧化物(例如0Ν0)叠层。在一个实施方式中，在介电层190的形成过程中介电层140可以仍然就位。图7示出了结构1070。参照图8，传导层200可以形成在来自图7的结构1070上以形成图8的结构1080。例如，传导层200可以形成在介电层140的顶部表面上方以及形成在孔160内。传导层200在开口 160内可以形成在介电层190上。图8示出了结构1080。传导层200可以包括掺杂的多晶硅。掺杂的多晶硅可以是η型掺杂的或者P型掺杂的。掺杂的多晶硅可以是原位(in-situ)掺杂的。在另一个实施方式中可能的是，多晶硅诸如通过离子注入或者通过诸如扩散工艺的一些其它工艺而在稍后的工艺步骤中掺杂。
参照图9，然后可以利用化学机械抛光过程(例如CMP工艺)来移除传导层200的一部分(例如，覆盖介电层140的顶部表面的部分)。CMP过程可以足以将图8中示出的传导层200转变成图9中示出的多个间隔布置的传导层200’，所述传导层可以相互隔开(例如横向地隔开)。如上面指出的，在另一个实施方式中，可以仅形成单个开口 160。在这种情形中， 可以仅形成单个传导层200’。传导层200’中的每个的顶部表面均可以形成为与介电层140的顶部表面平齐。这形成了图9中示出的结构1090。如下所述传导层200’可以电耦接在一起以形成电容器的第二电极(例如顶部电极)。该电容器可以是沟道电容器。因此，电容器(例如，沟道电容器)可以形成为具有底部电极180’、顶部电极200’和布置在底部电极180’与顶部电极200’之间的电容器电介质190。参照图10，可以然后将介电层140从图9中示出的结构1090移除。介电层140可以通过湿法蚀刻工艺移除。这形成了图10中示出的结构1100。图11示出了结构1110。参照图11,然后可以形成绝缘沟道(isolation trenches,隔离沟道)220 (例如深绝缘沟道)。绝缘沟道220可以通过第一形成沟道210 (例如深沟道)形成。沟道210可以形成为穿过层130并且形成在层120内。然后可以在沟道210的侧壁和底部表面上形成介电层222。层224可以形成在子沟道210内的介电层222上。层224可以包括例如未掺杂的多晶硅。隔离沟道220 (例如深隔离沟道)可以形成为穿过半导体层130并且形成在第二半导体层120中。在示出的实施方式中，绝缘沟道220可以形成为不穿过半导体层120。然而，在另一个实施方式中，绝缘沟道220可以穿过半导体层120。在一个实施方式中，绝缘沟道220还可以形成在半导体层110中。在一个或多个实施方式中，绝缘沟道220可以形成为穿过半导体层120。图11示出了结构1110。图12示出了结构1120。参照图12，绝缘沟道260 (例如浅绝缘沟道)可以形成在半导体层130中。绝缘沟道260可以通过形成沟道(例如浅沟道)且用诸如氧化物的介电材料填充沟道而形成。可以使用化学机械抛光工艺来移除介电材料的一部分，从而使得绝缘沟道260中的每个的顶部表面都与掺杂区域180’的顶部表面平齐。结构1120包括绝缘结构，该绝缘结构具有绝缘沟道260 (例如浅绝缘沟道)和绝缘沟道220 (例如深绝缘沟道)，绝缘沟道220从绝缘沟道260的底部表面延伸、穿过第三半导体层130并且进入第二半导体层120中。图13示出了结构1130。参照图13，然后可以在图12中示出的结构上方形成介电层270。介电层270可以包括诸如氧化物(例如TEOS氧化物)的介电材料。第三半导体层280可以形成在介电层270上。介电层280可以包括诸如氧化物(例如二氧化硅)的介电材料。介电层280可以包括BPSG (硼磷硅玻璃)。图14示出了结构1140。参照图14，可以通过介电层280以及通过介电层270形成开口 282，以露出传导层200’。传导接触部Cl (例如传导柱塞)以及传导接触部C2可以形成在开口 282内。传导线LI (例如金属线)可以形成在传导接触部Cl上方。同样地，传导线L2 (例如金属线)可以形成在传导接触部C2上方。参照图14，结构1140包括作为电容器的器件DEVl。电容器DEVl包括第一电容器电极El (例如上部电容器电极或底部电容器电极)、第二电容器电极E2 (例如下部电容器电极或底部电容器电极)以及位于第一电容器电极El与第二电容器电极E2之间的电容器电介质190。第一电容器电极El (例如上部电极或者顶部电极)可以通过使各个传导层200’电耦接在一起而形成。第二电容器电极E2 (例如下部电极或底部电极)是掺杂区域180’。电容器电介质是介电层190。如上所述，介电层190 (以及进而电容器电介质)可以包括具有多个子层的氧化物-氮化物-氧化物叠层。在一个实施方式中，第二电容器电极E2可以电耦接到第一半导体层110并且还可以通过半导体层110电耦接到叠层110、120、130的后 侧。电容器DEVl可以称作沟道电容器。应该理解的是，电容器DEVl可以描述为沟道电容器，但是开口 160中的每个开口的横向截面(图2中示出)可以具有任何形状。因此，应该理解的是，器件DEVl可以描述为沟道电容器，但开口 160可以形成例如为沟道或孔。在另一个实施方式中可能的是，沟道电容器DEVl可以由任何其它类型的电容器结构替换。通常地，任何类型的电容器结构都可以形成在层110、120和130中。参照图14，可以看出器件DEVl可以用作电容器(例如沟道电容器)。电容器DEVl包括底部电极E2，该底部电极为掺杂层180’。底部电极E2 (例如掺杂层180’)可以电耦接到第一半导体层110。底部电极E2 (例如掺杂层180’)可以形成通过第二半导体层120并且通过第三传导层130的传导路径。因此，底部电极E2 (例如掺杂层180’)可以形成通向叠层110、120、130的前侧的传导路径。叠层110、120、130的前侧可以与层130的顶部表面相应。因此底部电极E2可以形成从层110到叠层110、120、130的前侧(例如层130的顶部表面)的传导路径。如指出的，传导路径可以电耦接到层110。同样地，传导层110可以形成通向叠层110、120、130的后侧(该后侧可以与层110的底部表面相应)的传导路径。因此，可以形成从叠层110、120、130的前侧到叠层110、120、130的后侧的传导路径。在一个或多个实施方式中，叠层110、120、130可以由任何类型的工件替代。在一个或多个实施方式中，该工件可以包括半导体材料。在一个或多个实施方式中，该工件可以是半导体工件。在一个或多个实施方式中，工件可以是包括两层或更多个层的叠层。在一个或多个实施方式中，工件可以是包括三层或更多个层的叠层。在一个或多个实施方式中，该层中的至少一个(或者可能的是，层中的每一个)可以是诸如掺杂半导体层的半导体层。在一个或多个实施方式中，底部电极E2 (例如掺杂层180’)可以电耦接到工件的后侧。在一个或多个实施方式中，底部电极E2可以形成通向工件的前侧的电路径(例如，传导路径)。图15示出了本发明的一个实施方式的结构1150。图15示出了传导接触部420可以形成为通过介电层270，而另一个传导接触部C3可以将传导接触部420电耦接到传导线L3。结构1150包括器件DEV2。除了可以从第三半导体层130的前侧或顶侧到达电容器(例如沟道电容器)的底部电极之外，器件DEV2与图14中示出的器件DEVl类似。参照图15，可以形成开口 282，并且可以在开口 282中且在传导区域200’(如在图14中)上形成传导接触部Cl和C2。传导线(例如金属线)L3可以形成在传导接触部C3上方。传导线LI可以形成在接触部Cl上方并且传导线L2可以形成在传导接触部C2上方。器件DEV2还可以是电容器并且还可以称作沟道电容器。在这种情形中，底部电极E2 (例如掺杂区域180’)可以通过传导接触部420和C3电耦接到传导线L3。电容器DEV2包括顶部电极El，顶部电极El可以是传导层200’(其电耦接在一起)。对于图14的器件DEVl的上述说明对于器件DEV2也是恰当的。参照图15，可以看出底部电极E2 (例如掺杂区域180’)可以电耦接在传导接触部420与半导体层110之间。图16至图20示出了用于制造图20中示出的结构1200的方法。该示出的方法是本发明的一个实施方式。同样地，图20中示出的结构1200也是本发明的一个实施方式。 参照图16，结构1160包括来自图12的具有介电层270的结构1120。介电层270可以例如包括诸如二氧化硅的氧化物。图17示出了结构1170。图17示出了开口 272可以形成为通过介电层270。在图17中示出的实施方式中，开口 272使掺杂区域180’的顶部表面暴露。图18示出了结构1180。参照图18，传导接触部420形成在掺杂区域180’上方的开口 272中以便形成结构1170。传导接触部420可以例如包括掺杂的多晶硅(例如n型掺杂或P型掺杂)。多晶硅可以在原位掺杂或者可以诸如通过离子注入或者诸如扩散工艺的一些其它工艺在下游掺杂。传导接触部420可以电耦接到区域180’。图19示出了结构1190。参照图19，介电层280可以形成在传导接触部420上以形成结构1190。图20示出了结构1200。开口 284形成在介电层280内。传导接触部C3可以形成在开口 284内以及形成在传导接触部420上方。传导线L3 (例如金属线)可以形成在传导接触部C3上方。介电层280可以包括例如氧化物、氮化物和/或氧氮化物。参照图20，结构1200包括器件DEV3。器件DEV3作为传导性沉块可能是有利的。例如，器件DEV3包括与掺杂区域180’相应的底部电极E2。掺杂区域180’电耦接到层110。同样地，掺杂区域180’形成通向叠层110、120、130的前侧的传导路径。在一个实施方式中，掺杂区域180’可以将叠层110、120、130的前侧电耦接到第一半导体层110。掺杂区域180’可以形成通过第三半导体层130的并且通过第二半导体层120的传导路径。在一个实施方式中，第一半导体层110可以将掺杂区域180’电耦接到叠层110、120、130的后侧。掺杂区域180’可以因此被电耦接在叠层110、120、130的前侧与后侧之间。图21示出了本发明的另一个实施方式的结构1210。图21示出了包括介电层270的与图13相同的结构。参照图21，开口 410’形成为通过介电层270，以便暴露传导区域180’和每个传导层200’。传导接触部430形成在传导区域180’以及形成在传导层200’上方。在示出的实施方式中，电接触部420可以电耦接到掺杂区域180’以及每个传导层200’。接触部430可以包括掺杂的多晶硅(p型掺杂或n型掺杂)。传导接触部C3将传导线L3电耦接到传导接触部430。图21中示出的器件DEV4还可以用作传导沉块。例如，器件DEV4包括与掺杂区域180’相应的底部电极E2。掺杂区域180’电耦接到层110。同样地，掺杂区域180’形成通向叠层110、120、130的前侧的传导路径。在一个实施方式中，掺杂区域180’可以将叠层110、120、130的前侧电耦接到第一半导体层110。掺杂区域180’可以形成通过第三半导体层130的并且通过第二半导体层120的传导路径。在一个实施方式中，第一半导体层110可以将掺杂区域180’电耦接到叠层110、120、130的后侧。掺杂区域180’可以因此被电耦接在叠层110、120、130的前侧与后侧之间。本发明的一个实施方式可以是半导体结构，该半导体结构包括第一半导体层；第二半导体层，该第二半导体层覆盖第一半导体层；第三半导体层，该第三半导体层覆盖第二半导体层；以及电容器，该电容器设置在第一、第二和第三半导体层中，该电容器包括电率禹接到第一半导体层的底部电极。在一个实施方式中，电容器可以是沟道电容器。
本发明的一个实施方式可以是半导体结构，该半导体结构包括第一半导体层；第二半导体层，该第二半导体层覆盖第一半导体层；第三半导体层，该第三半导体层覆盖第二半导体层；开口，该开口形成在第一、第二和第三半导体层中；传导区域，该传导区域设置在第一、第二和第三半导体层内，传导区域邻接开口的侧壁与底部，传导区域电耦接到第一半导体层；介电层，该介电层设置在开口内并且设置在传导区域上；以及传导层，该传导层在开口内设置在介电层上。本发明的一个实施方式可以是半导体结构，该半导体结构包括工件，该工件具有前侧和后侧；以及电容器，该电容器设置在工件中，该电容器包括电耦接到工件的后侧的电极。在一个实施方式中，电极可以是底部电极。在一个实施方式中，电容器可以是沟道电容器。本发明的一个实施方式可以是半导体结构，该半导体结构包括叠层，该叠层至少包括位于第一层上方的第二层；以及电容器，该电容器设置在叠层中，该电容器包括电耦接到第一层的底部电极。在一个实施方式中，电容器可以是沟道电容器。本发明的一个实施方式可以是半导体器件，该半导体器件包括叠层，该叠层包括位于第一层上方的至少一个第二层；以及沟道电容器，该沟道电容器设置在叠层中，该电容器具有在第一层与第二层的顶部表面之间形成传导路径的底部电极。在一个实施方式中，电容器可以是沟道电容器。本发明的一个实施方式可以是形成半导体结构的方法，该方法包括形成第一半导体层；在第一半导体层上方形成第二半导体层；在第二半导体层上方形成第三半导体层；在第一、第二第三半导体层中形成开口 ；在第一、第二和第三半导体层内形成传导区域，该传导区域围绕开口，该传导区域电耦接到第一半导体层；在开口中并且在传导区域上方形成介电层；以及在开口中在介电层上方形成传导层。本发明的一个实施方式可以是半导体结构，该半导体结构包括叠层，该叠层包括位于第一层上方的第二层；以及电容器，该电容器设置在叠层中并且电稱接到第一层。在一个或多个实施方式中，电容器可以是沟道电容器。尽管已经根据一些实施方式描述了本发明，但是对于本领域的技术人员显而易见的是，在不脱离本发明的情况下对于作出多种替换和修改。因此，旨在将所有的这种替换和修改包括在本发明的精神和范围内。
权利要求
1.一种半导体结构,包括 第一半导体层； 第二半导体层，覆盖所述第一半导体层； 第三半导体层，覆盖所述第二半导体层；以及 电容器，设置在所述第一半导体层、所述第二半导体层和所述第三半导体层中，所述电容器包括电耦接到所述第一半导体层的底部电极。
2.根据权利要求1所述的半导体结构，其中，所述第一半导体层是半导体衬底，所述第二半导体层是外延层，并且所述第三半导体层是外延层。
3.根据权利要求1所述的半导体结构，其中，所述底部电极是通过所述第二半导体层和所述第三半导体层的电路径。
4.根据权利要求1所述的半导体结构，其中，所述第一半导体层包括第一传导性类型的掺杂剂，所述第二半导体层包括所述第一传导性类型的掺杂剂，所述第三半导体材料包括与所述第一传导性类型相反的第二传导性类型的掺杂剂。
5.根据权利要求4所述的半导体结构，其中，所述第一传导性类型是p型，并且所述第二传导性类型是n型。
6.根据权利要求4所述的半导体结构，其中，所述第一半导体层的所述掺杂剂的浓度高于所述第二半导体层的所述掺杂剂的浓度。
7.根据权利要求1所述的半导体结构，其中，所述底部电极延伸到所述第三半导体层的顶部表面。
8.根据权利要求1所述的半导体结构，其中，所述电容器是沟道电容器。
9.一种半导体结构,包括 第一半导体层； 第二半导体层，覆盖所述第一半导体层； 第三半导体层，覆盖所述第二半导体层； 开口，形成在所述第一半导体层、所述第二半导体层和所述第三半导体层中； 传导区域，设置在所述第一半导体层、所述第二半导体层和所述第三半导体层内，所述传导区域邻接所述开口的侧壁和底部，所述传导区域电耦接到所述第一半导体层； 介电层，设置在所述开口内并且设置在所述传导区域上；以及 传导层，在所述开口内设置在所述介电层上。
10.根据权利要求9所述的半导体结构，其中，所述第一半导体层是半导体衬底，所述第二半导体层是外延层，并且所述第三半导体层是外延层。
11.根据权利要求9所述的半导体结构，其中，所述传导区域是掺杂区域。
12.根据权利要求9所述的半导体结构，其中，所述传导区域是通过所述第二半导体层和所述第三半导体层的传导路径。
13.根据权利要求9所述的半导体结构，其中，所述传导区域延伸到所述第三半导体层的顶部表面。
14.根据权利要求9所述的半导体结构，其中，所述开口是多个横向隔开的开口中的一个，所述介电层是多个介电层中的一个，其中每个介电层均布置在相应的开口中，所述传导层是多个传导层中的一个，其中每个传导层均布置在相应的介电层上。
15.根据权利要求9所述的半导体结构，其中，所述传导区域、所述介电层和所述传导层形成沟道电容器。
16.—种半导体结构,包括 工件，具有前侧和后侧；以及 电容器，设置在所述工件中，所述电容器包括电耦接到所述工件的后侧的电极。
17.根据权利要求16所述的半导体结构，其中，所述工件是至少包括位于第一层上方的第二层的叠层。
18.根据权利要求17所述的半导体结构，其中，所述电极电耦接到所述第一层。
19.根据权利要求17所述的半导体结构，其中，所述工件至少是至少包括第一层、位于所述第一层上方的第二层以及位于所述第二层上方的第三层的叠层。
20.根据权利要求19所述的半导体结构，其中，所述电极电耦接到所述第一层。
21.根据权利要求16所述的半导体结构，其中，所述电容器是沟道电容器。
22.根据权利要求16所述的半导体结构，其中，所述电极是底部电极。
23.根据权利要求16所述的半导体结构，其中，所述电极形成通向所述工件的前侧的传导路径。
24.—种半导体结构,包括 叠层，至少包括位于第一层上方的第二层；以及 沟道电容器，设置在所述叠层中，所述沟道电容器包括电耦接到所述第一层的下部电极。
25.根据权利要求24所述的半导体结构，其中，所述下部电极是通过所述第二层的传导路径。
26.根据权利要求24所述的半导体结构，其中，所述下部电极是通向所述叠层的顶部的传导路径。
27.根据权利要求24所述的半导体结构，其中，所述叠层至少包括位于所述第二层上方的第三层，所述沟道电容器附加地设置在所述第三层中。
28.根据权利要求24所述的半导体结构，其中，所述下部电极是通过所述第二层和所述第三层的传导路径。
29.根据权利要求27所述的半导体结构，其中，所述下部电极是通向所述叠层的顶部的传导路径。
30.一种半导体器件，包括 叠层，至少包括位于第一层上方的第二层；以及 沟道电容器，设置在所述叠层中，所述沟道电容器具有在所述第一层与所述第二层的顶部表面之间形成传导路径的底部电极。
31.一种形成半导体结构的方法，该方法包括 形成第一半导体层； 在所述第一半导体层上方形成第二半导体层； 在所述第二半导体层上方形成第三半导体层； 在所述第一半导体层、所述第二半导体层和所述第三半导体层中形成开口 ； 在所述第一半导体层、所述第二半导体层和所述第三半导体层内形成传导区域，所述传导区域围绕所述开口，所述传导区域电耦接到所述第一半导体层； 在所述开口内并且在所述传导区域上形成介电层；以及 在所述开口中在所述介电层上形成传导层。
32.根据权利要求31所述的形成半导体结构的方法，其中，形成所述传导区域的步骤包括 在所述开口内形成掺杂层；以及 使掺杂剂从所述掺杂层进入所述第一半导体层、所述第二半导体层和所述第三半导体层。
33.根据权利要求31所述的形成半导体结构的方法，其中，形成所述开口是形成多个开口中的一个，并且其中，形成所述传导区域是形成多个传导区域，其中每个传导区域均围绕相应的开口。
34.根据权利要求33所述的形成半导体结构的方法，进一步包括使所述多个传导区域成为连续的单个传导区域。
35.根据权利要求31所述的形成半导体结构的方法，其中，所述掺杂层包括掺杂的硅玻璃。
36.一种半导体结构,包括 叠层，包括位于第一层上方的第二层；以及 电容器，设置在所述叠层中并且电稱接到所述第一层。
37.根据权利要求36所述的半导体结构，其中，所述电容器将所述第一层电耦接到所述叠层的前侧。
38.根据权利要求36所述的半导体结构，其中，所述电容器形成从所述第一层到所述叠层的前侧的传导路径。
39.根据权利要求36所述的半导体结构，其中，所述叠层包括位于所述第二层上方的第三层。
40.根据权利要求36所述的半导体结构，其中，所述第一层是第一半导体层，所述第二层是第二半导体层，并且所述第三层是第三半导体层。
41.根据权利要求40所述的半导体结构，其中，所述第一半导体层是具有第一传导性类型的掺杂剂的第一掺杂半导体层，所述第二半导体层是具有所述第一传导性类型的掺杂剂的第二掺杂半导体层，并且所述第三半导体层是具有与所述第一传导性类型相反的第二传导性类型的掺杂剂的第三掺杂半导体层。
42.根据权利要求36所述的半导体结构，其中，所述电容器形成从所述第一层到所述叠层的前侧的电路径。
43.根据权利要求36所述的半导体结构，其中，所述电容器是沟道电容器。
全文摘要
本发明提供了一种半导体结构、半导体器件以及形成半导体结构的方法。一种半导体结构包括工件，具有前侧和后侧；以及电容器，设置在所述工件中，所述电容器包括电耦接到所述工件的后侧的底部电极。在一个实施方式中，所述底部电极可以形成通向所述工件的前侧的传导路径。在一个实施方式中，所述电容器可以是沟道电容器。
文档编号H01L21/02GK103022017SQ20121034551
公开日2013年4月3日 申请日期2012年9月17日 优先权日2011年9月15日
发明者迪特尔·克拉埃斯, 贝恩德·埃塞内尔, 京特·普法伊费尔, 德特勒夫·威廉 申请人:英飞凌科技股份有限公司