专利名称：半导体存储器件及其制造方法
技术领域：
本发明的实施例涉及一种半导体存储器件及其制造方法，更具体而言，涉及一种包括控制栅的半导体存储器件及其制造方法。
背景技术：
为了实现NAND快闪存储器件的更高集成度，字线之间的间隙变得更窄。字线之间更窄的间隙可能导致字线之间的干扰并使操作特性恶化，以下将详细地进行描述。图1是现有的存储器件的截面图，用以说明干扰现象。参见图1，在半导体衬底中形成有P阱。在P阱中形成有包括源极/漏极S/D和单元栅(或字线)的NAND快闪存储器的单元。单元栅(或字线)的每个具有顺序层叠的隧道绝缘层Tox、浮栅FG、电介质层IPD以及控制删CG。随着集成度增加，字线之间的距离减小。在编程操作期间，将编程电压Vpgm施加到字线之中的选中字线(S卩，单元栅的控制栅)，同时将编程通过电压Vpass施加到未选中字线。这里，由于字线之间的距离减小，所以在编程操作期间可能会在与选中字线相邻的未选中浮栅FG2中产生干扰。更具体地，由于在选中字线的控制栅CGl与相邻于选中字线的未选中字线的浮栅FG2之间形成有绝缘层(未示出)，所以由控制栅CG1、电介质层IPD以及浮栅FG2形成寄生电容器Cpl和Cp2。此时，在将编程电压Vpgm施加到选中字线的控制栅CGl时，因为由寄生电容器Cpl所导致的电容性耦合的缘故，高电场可能会施加到相邻字线的浮栅FG2，由此可能产生干扰。更具体地，高电场可能导致被捕获在浮栅FG2中的电子穿过隧道绝缘层Tox并发射到衬底(具体地，P阱)。因此，包括浮栅FG2的存储器单元的阈值电压可能减小。当已经被编程的存储器单元的阈值电压由于干扰而减小时，储存在存储器单元中的数据可能发生变化。
发明内容
本发明的实施例涉及一种能够在编程操作期间将选中的存储器单元与相邻的存储器单元之间的干扰最小化的半导体存储器件。根据本发明的一个实施例的半导体存储器件包括:隧道绝缘层，所述隧道绝缘层形成在半导体衬底之上；浮栅，所述浮栅形成在隧道绝缘层之上；电介质层，所述电介质层形成在浮栅之上；以及控制栅，所述控制栅包括形成在电介质层之上的第三硅层、形成在第三硅层之上的第四硅层、以及形成在第四硅层之上的导电层，其中，第四硅层具有比第三硅层更大的宽度。根据本发明的另一个实施例的半导体存储器件包括:隧道绝缘层，所述隧道绝缘层形成在半导体衬底之上；浮栅，所述浮栅包括形成在隧道绝缘层之上的第一硅层和形成在第一娃层之上的第二娃层，其中，第二娃层具有比第一娃层更小的宽度；电介质层，所述电介质层形成在浮栅之上；以及控制栅，所述控制栅包括形成在电介质层之上的第三硅层、形成在第三硅层之上的第四硅层、以及形成在第四硅层之上的导电层，其中，第四硅层具有比第三硅层更大的宽度。根据本发明的一个实施例的制造半导体存储器件的方法包括以下步骤:在半导体衬底之上形成隧道绝缘层和浮栅硅层；通过刻蚀浮栅硅层、隧道绝缘层以及半导体衬底而在隔离区中形成沟槽；在形成有沟槽的隔离区中形成隔离层；在隔离层和浮栅硅层之上顺序地形成电介质层、第一硅层、第二硅层以及导电层；通过刻蚀导电层和第二硅层以及刻蚀第一娃层和电介质层来形成控制栅，其中，将第一娃层和电介质层刻蚀成具有比第二娃层的宽度更小的宽度；以及通过刻蚀浮栅硅层来形成浮栅。根据本发明的一个实施例的半导体存储器件包括:多个非易失性单位单元，每个非易失性单位单元包括浮栅、控制栅、以及在浮栅和控制栅之间的电介质层，其中，电介质层具有与浮栅和控制栅不同的宽度，同时浮栅和控制栅具有大体相同的宽度。
图1是现有的半导体存储器件的截面图，用以说明干扰现象；图2是根据本发明的一个实施例的半导体存储器件的截面图；以及图3A至图3F是说明根据本发明的一个实施例的制造半导体存储器件的方法的截面图。
具体实施例方式在下文中，将参照附图来详细地描述本公开的各种实施例。提供附图使得本领域技术人员能够根据本发明的示例性实施例来实施并利用本发明。图2是根据本发明的一个实施例的半导体存储器件的截面图。参见图2，在半导体衬底中形成有P阱，并且在P阱中形成有包括源极/漏极S/D和单元栅319的NAND快闪存储器的单元。单元栅319的每个具有顺序层叠的隧道绝缘层305、浮栅FG、电介质层311以及控制栅CG。控制栅CG包括形成在电介质层311上的第一硅层313a、形成在第一硅层313a上的第二娃层313b、以及形成在第二娃层313b上的导电层315。第二娃层313b具有比第一娃层313a的览度更大的览度。电介质层311的宽度Wl比控制栅CG中包括的第二硅层313b的宽度W2更小。另夕卜，电介质层311的宽度Wl对应于第一硅层313a与电介质层311相接触的下表面的宽度Wl0第一硅层313a和第二硅层313b包括杂质。在制造工艺期间，为了形成宽度比第二娃层313b更小的第一娃层313a,可以用杂质将第一娃层313a和第二娃层313b掺杂,使得第一硅层313a中包括的杂质可以具有比第二硅层313b中包括的杂质更高的杂质浓度。可以用P型杂质将第一娃层313a和第二娃层313b掺杂。具体地，第一娃层313a和第二硅层313b可以由掺入诸如硼的P型杂质的多晶硅形成。
在刻蚀工艺期间由于第一娃层313a和第二娃层313b的杂质浓度不同，第一娃层313a和第二硅层313b的刻蚀速率可以变得不同。结果，第一硅层313a的侧壁的倾斜角度可以变得比第二硅层313b的倾斜角度更小。浮栅FG具有上宽度以及比上宽度更大的下宽度。例如，浮栅FG可以包括第三硅层307a和第四硅层307b。这里，形成在第三硅层307a之上的第四硅层307b具有比第三硅层307a的宽度更小的宽度。第三硅层307a和第四硅层307b也包括杂质。在制造工艺期间，为了形成宽度比第二娃层307a更小的弟四娃层307b，可以用杂质将弟二娃层307a和弟四娃层307b惨杂，使得第四硅层307b中包括的杂质可以具有比第三硅层307a中包括的杂质更高的杂质浓度。这里，可以用诸如硼的P型杂质将第三硅层307a和第四硅层307b掺杂。具体地，第三硅层307a和第四硅层307b的每个可以包括含有P型杂质的硅层。具体地，第三硅层307a可以包括非晶硅层。第四硅层307b可以包括多晶硅层。在刻蚀工艺期间由于第三硅层307a和第四硅层307b的杂质浓度不同，第三硅层307a和第四硅层307b的刻蚀速率可以变得不同。结果，第四硅层307b的侧壁的倾斜角度可以变得比第三硅层307a的倾斜角度更小。如上所述，由于控制栅CG的两个下角部和浮栅FG的两个上角部以小的倾斜角度“A”被圆化，所以可以增大字线(S卩，多个字线之中的选中的一个)的控制栅CGl与相邻字线(即，与选中字线相邻的未选中字线)的浮栅FG2之间的距离。结果，可以减小可能分别形成在控制栅CGl与浮栅FG2之间的寄生电容器Cp3和Cp4的寄生电容。在编程操作期间，当将编程电压Vpgm施加到选中字线的控制栅CGl并且将编程通过电压Vpass施加到相邻于选中字线的未选中字线的控制栅CG2时，施加到相邻浮栅FG2的电场可以由于编程电压Vpgm的电容性耦合而减小。具体地，由于控制栅CG的两个下角部被圆化，所以可以防止电场集中在下角部，以由此进一步地减小施加到浮栅FG2的电场。因此，电子可以不从浮栅FG2发射出，或电子的发射可以最小化，由此改善操作特性和可靠性。在下文中，将描述制造具有上述结构的半导体存储器件的方法。图3A至图3F是说明根据本发明的一个实施例的制造半导体存储器件的方法的截面图。参见图3A，在半导体衬底301的单元区中形成P阱303。在P阱303中顺序地形成隧道绝缘层305、浮栅硅层307以及第一硬掩模层309。浮栅娃层307包括层叠在隧道绝缘层305上的第一娃层307a和第二娃层307b。可以在形成浮栅硅层307的工艺期间供应含有杂质的添加剂气体，以在浮栅硅层307中包括杂质。这里，添加剂气体可以包括诸如硼的P型杂质。P型杂质可以仅被包括在第二硅层307b中，或者被包括在第一硅层307a和第二硅层307b这两者中。最重要地，为了使第二硅层307b具有比第一硅层307a更高的杂质浓度，在形成第二硅层307b时而不是形成第一硅层307a时更多地增加所供应的含有杂质的添加剂气体的量。第一硅层307a可以由非晶硅形成，第二硅层307b可以由多晶硅形成。第一硬掩模层309呈具有开口的图案的形式，所述开口限定隔离区。经由开口暴露出隔离区中的浮栅硅层307。这里，第一硬掩模层309的开口呈彼此平行布置的线的形式。随后，通过利用第一硬掩模层309作为刻蚀掩模的刻蚀工艺来刻蚀浮栅硅层307、隧道绝缘层305以及半导体衬底301，以在半导体衬底301的隔离区中形成沟槽(未示出)。沟槽呈线的形式，所述线与第一硬掩模层309的开口大体相同。因为图3A说明的是在沟槽之间的半导体衬底的截面，所以未示出沟槽。随后，在形成有沟槽的半导体衬底301的隔离区中形成隔离层(未示出)。因为形成这些隔离层的工艺对于本领域的技术人员是公知的，所以将省略其详细描述。以这种方式，在半导体衬底301的隔离区中形成隔离层(未示出)。隔离层具有平行线的形状。另外，隧道绝缘层305和浮栅硅层307也以平行线的形状形成在限定在隔离层之间的半导体衬底301的有源区中。参见图3B，去除第一硬掩模层309，并且在包括隔离层(未示出)和浮栅硅层307的半导体衬底之上形成电介质层311、控制栅硅层313以及第二硬掩模层317。电介质层311可以包括层叠的氧化物层、氮化物层以及氧化物层。这里，可以在电介质层311中增加具有高介电常数的绝缘层，或用具有高介电常数的绝缘层来替换电介质层311的氮化物层。控制栅硅层313可以包括层叠的第三硅层313a和第四硅层313b。这里，在电介质层311之上形成第三娃层313a。在第三娃层313a之上形成第四娃层313b。第三娃层313a和第四硅层313b可以由多晶硅形成。在形成控制栅硅层313的工艺期间可以供应含有杂质的添加剂气体，以用杂质将控制栅硅层313掺杂。此时，可以供应含有诸如硼的P型杂质的添加剂气体。具体地，通过在形成第三硅层313a时而不是形成第四硅层313b时增加含有P型杂质的添加剂气体的量，第三硅层313a可以具有比第四硅层313b更高的杂质浓度。取代P型杂质地，可以在浮栅硅层307和控制栅硅层313中包括N型杂质。导电层315可以由诸如鹤的金属形成。另外，导电层315可以包括娃化物层。导电层315可以包括诸如娃化鹤层、娃化钴层或娃化钛层的金属娃化物层。第二硬掩模层317具有开口(未示出)，所述开口限定(或暴露)将要形成字线(或控制栅)的区域。第二硬掩模层317的开口与如图3A所示的第一硬掩模层309的开口相交叉。参见图3C，通过利用第二硬掩模层317作为刻蚀掩模的刻蚀工艺来顺序地刻蚀导电层315以及娃层313a和313b。结果，由层叠的娃层313a和313b以及导电层315形成层叠的图案319或控制栅CG。在刻蚀硅层313a和313b时，第三硅层313a比第四硅层313b刻蚀地更快，所述第三硅层313a被掺入具有比第四硅层313b的杂质更高的杂质浓度的杂质。因此，第三硅层313a的侧壁“B”被更深地刻蚀，并且第三硅层313a的宽度变得比第四硅层313b的宽度更小。换言之，在刻蚀第三硅层313a和第四硅层313b以形成控制栅CG时，第四硅层313b的侧壁的倾斜角度与衬底301几乎垂直，第三硅层313a的侧壁“B”的倾斜角度变得比第四硅层313b的侧壁的倾斜角度更小。具体地，每个控制栅CG的下侧壁的刻蚀倾斜角度由第三硅层313a的厚度决定。因此，虽然控制栅CG包括第三硅层313a和第四硅层313b，但是第三硅层313a的览度比弟四娃层313b的览度更小。
参见图3D，通过利用控制栅CG或第二硬掩模层317作为刻蚀掩模的刻蚀工艺来刻蚀电介质层311，使得可以去除在控制栅CG之间暴露出的电介质层311。此时，保留在控制栅CG之下的电介质层311的宽度可以对应于第三硅层313a与电介质层311相接触的下表面的宽度。参见图3E，通过利用控制CG或第二硬掩模层317作为刻蚀掩模的刻蚀工艺来刻蚀浮栅硅层307，因此由通过刻蚀工艺而被图案化的第一硅层307a和第二硅层307b形成浮栅FG0在刻蚀硅层307b和307a时，第二硅层307b比第一硅层307a刻蚀地更快，所述第二硅层307b被掺入具有比第一硅层307a的杂质更高的杂质浓度的杂质。结果，第二硅层307b的侧壁C被更深地刻蚀。第二硅层307b的宽度变得比第一硅层307a的宽度更小。换言之，在刻蚀第二娃层307b和第一娃层307a以形成浮栅FG时,第一娃层307a的侧壁的倾斜角度与衬底301几乎垂直，第二硅层307b的侧壁C的倾斜角度变得比第一硅层307a的倾斜角度更小。具体地，要被刻蚀的每个浮栅FG的上侧壁的倾斜角度由第二硅层307b的厚度决定。 虽然浮栅FG包括第一硅层307a和第二硅层307b，但是第二硅层307b的宽度比第一娃层307a的宽度更小。通过前述的工艺，控制栅CG具有大于下宽度的上宽度；浮栅FG具有小于下宽度的上宽度；并且电介质层311的宽度对应于较小的上宽度或下宽度。因此，存储器单元的栅极(或字线)的截面如沙漏的形状。换言之，存储器单元具有由较窄的中间部分来连接的上部和下部。另外，相邻的单元栅(或字线)的控制栅CG和浮栅FG之间的距离可以使控制栅CG和浮栅FG之间的干扰减小。参见图3F，通过执行离子注入工艺来将N型杂质注入到半导体衬底301中，以形成源极/漏极S/D。随后，形成层间绝缘层(未示出)，并且可以在层间绝缘层之上形成导线。根据本发明的一个实施例，可以在编程操作期间将可能产生在选中的存储器单元与相邻的存储器单元之间的干扰最小化，以由此改善操作特性和可靠性。
权利要求
1.一种半导体存储器件，包括: 隧道绝缘层，所述隧道绝缘层形成在半导体衬底之上； 浮栅，所述浮栅形成在所述隧道绝缘层之上； 电介质层，所述电介质层形成在所述浮栅之上；以及 控制栅，所述控制栅包括形成在所述电介质层之上的第三硅层、形成在所述第三硅层之上的第四硅层、以及形成在所述第四硅层之上的导电层，其中，所述第四硅层具有比所述第三硅层更大的宽度。
2.如权利要求1所述的半导体存储器件，其中，所述浮栅的上宽度比所述浮栅的下宽度更小。
3.如权利要求1所述的半导体存储器件，其中，所述浮栅包括第一硅层和第二硅层，所述第二硅层形成在所述第一硅层之上，并具有比所述第一硅层的宽度更小的宽度。
4.一种半导体存储器件，包括: 隧道绝缘层，所述隧道绝缘层形成在半导体衬底之上； 浮栅，所述浮栅包括形成在所述隧道绝缘层之上的第一硅层和形成在所述第一硅层之上的第二硅层，其中，所述第二硅层具有比所述第一硅层更小的宽度； 电介质层，所述电介质层形成在所述浮栅之上；以及 控制栅，所述控制栅包括形成在所述电介质层之上的第三硅层、形成在所述第三硅层之上的第四硅层、以及形成 在所述第四硅层之上的导电层，其中，所述第四硅层具有比所述第三硅层更大的宽度。
5.如权利要求1或4所述的半导体存储器件，其中，所述电介质层的宽度比所述控制栅中包括的第四硅层的宽度更小。
6.如权利要求5所述的半导体存储器件，其中，所述电介质层的宽度对应于所述第三硅层的与所述电介质层相接触的下表面的宽度。
7.如权利要求1或4所述的半导体存储器件，其中，所述第三硅层中包括的杂质具有比所述第四硅层中包括的杂质更高的杂质浓度。
8.如权利要求7所述的半导体存储器件，其中，所述第三硅层和所述第四硅层由掺入P型杂质的多晶硅形成。
9.如权利要求1或4所述的半导体存储器件，其中，所述第三硅层的侧壁的倾斜角度比所述第四硅层的侧壁的倾斜角度更小。
10.如权利要求3或4所述的半导体存储器件，其中，所述第二硅层中包括的杂质具有比所述第一硅层中包括的杂质更高的杂质浓度。
11.如权利要求10所述的半导体存储器件，其中，所述第一硅层和所述第二硅层的每个包括含有P型杂质的娃层。
12.如权利要求3或4所述的半导体存储器件，其中，所述第二硅层的侧壁的倾斜角度比所述第一硅层的侧壁的倾斜角度更小。
13.如权利要求3或4所述的半导体存储器件，其中，所述第一硅层包括非晶硅层，所述第二娃层包括多晶娃层。
14.一种制造半导体存储器件的方法，所述方法包括以下步骤: 在半导体衬底之上形成隧道绝缘层和浮栅硅层；通过刻蚀所述浮栅硅层、所述隧道绝缘层以及所述半导体衬底而在隔离区中形成沟槽； 在形成有所述沟槽的隔离区中形成隔离层； 在所述隔离层和所述浮栅硅层之上顺序地形成电介质层、第一硅层、第二硅层以及导电层； 通过刻蚀所述导电层和所述第二硅层以及刻蚀所述第一硅层和所述电介质层来形成控制栅，其中，将所述第一硅层和所述电介质层刻蚀成具有比所述第二硅层的宽度更小的览度；以及 通过刻蚀所述浮栅硅层来形成浮栅。
15.如权利要求14所述的方法，其中，所述浮栅硅层包括第三硅层和第四硅层，所述第三硅层形成在所述隧道绝缘层之上，所述第四硅层形成在所述第三硅层之上并具有比所述第三硅层的宽度更小的宽度，其中，所述第三硅层和所述第四硅层层叠。
16.如权利要求15所述的方法，其中，所述浮栅硅层中包括杂质，并且所述第四硅层中包括的杂质具有比所述第三硅层中包括的杂质更高的杂质浓度。
17.如权利要求15所述的方法，其中，所述第三硅层和第四硅层中包括P型杂质。
18.如权利要求15所述的方法，其中，所述第三硅层由非晶硅层形成，所述第四硅层包括多晶硅层。
19.如权利要求15所述的方法，其中，在刻蚀所述浮栅硅层以形成所述浮栅时，刻蚀所述第三硅层和所述第四硅层使得所述第四硅层的侧壁的倾斜角度比所述第三硅层的侧壁的倾斜角度更小。
20.如权利要求14所述的方法，其中，刻蚀所述电介质层使得所述电介质层的宽度对应于所述第一硅层的与所述电介质层相接触的下表面的宽度。
21.如权利要求14所述的方法，其中，在形成所述第一硅层和所述第二硅层时用杂质将所述第一硅层和所述第二硅层掺杂，所述第一硅层中包括的杂质具有比所述第二硅层中包括的杂质更闻的杂质浓度。
22.如权利要求14所述的方法，其中，在形成所述第一硅层和所述第二硅层时，用P型杂质将所述第一硅层和所述第二硅层掺杂。
23.如权利要求14所述的方法，其中，在刻蚀所述第一硅层和所述第二硅层以形成所述控制栅时，刻蚀所述第一硅层和所述第二硅层使得所述第一硅层的侧壁的倾斜角度比所述第二硅层的侧壁的倾斜角度更小。
24.一种半导体存储器件，包括: 多个非易失性单位单元，每个非易失性单位单元包括浮栅、控制栅、以及在所述浮栅和所述控制栅之间的电介质层， 其中，所述电介质层具有与所述浮栅和所述控制栅不同的宽度，而所述浮栅和所述控制栅具有大体相同的宽度。
25.如权利要求24所述的半导体存储器件，其中，所述电介质层具有比所述浮栅和所述控制栅更窄的宽度。
26.如权利要求25所述的半导体存储器件，其中，所述控制栅和所述浮栅分别包括接触部分，所述接触部分具有与所述电介质层相同的宽度。
27.如权利要求26所 述的半导体存储器件，其中，所述接触部分包括掺杂的硅。
全文摘要
根据本发明实施例的一种半导体存储器件包括隧道绝缘层，所述隧道绝缘层形成在半导体衬底之上；浮栅，所述浮栅形成在隧道绝缘层之上；电介质层，所述电介质层形成在浮栅之上；以及控制栅，所述控制栅包括形成在电介质层之上的第三硅层、形成在第三硅层之上的第四硅层、以及形成在第四硅层之上的导电层，其中，第四硅层具有比第三硅层更大的宽度。
文档编号H01L21/8247GK103117281SQ201210410349
公开日2013年5月22日 申请日期2012年10月24日 优先权日2011年10月24日
发明者梁在郁 申请人:爱思开海力士有限公司