专利名称：带有绝缘埋层的半导体结构及其制备方法
技术领域：
本发明涉及半导体技术领域，特别涉及带有绝缘埋层的半导体结构及其制备方法。
背景技术：
近半个多世纪以来，集成电路行业得到了迅猛发展，为信息时代的来临提供了硬件上的保障，也滲透到了社会的各个方面，包括具有恶劣环境的航空航天、军事、核电等领域。然而，由于宇宙和外层空间中存在着大量的宇宙射线(如a粒子、Y射线、高能中子等)，对集成电路会产生总剂量、单粒子事件、瞬时辐射等辐射效应。如果辐射环境中采用的集成电路没有经过特别的抗辐射加固，这些电路的性能很快就会退化以至失效。因此，具有高抗辐射能力的器件和电路对于军事、空间等应用领域是十分重要的，集成电路中半导体器件的抗辐照加固技术已经成为当前的研究热点。众所周知，金属-氧化物-半导体场效应晶体管(M0SFET晶体管)是集成电路领域的重要元器件，具有高速、高集成度、低成本等众多优点。随着半导体技术的发展，器件尺寸不断縮小，集成度越来越高，面对体硅半导体器件暴露出的短沟道效应、寄生可控硅闩锁效应、浅结及接触对成品率的影响以及高功耗、低速度等问题越来越凸现出来。而作为全介质_离的SOI (Silicon on insulator,绝缘体上娃)技术,有着许多体娃技术不可比拟的优越性。SOI CMOS器件具有功耗低、抗干扰能力强、集成密度高(隔离面积小)、速度高(寄生电容小)、エ艺简单、抗辐射能力强、并衬底消除了体硅CMOS器件的寄生闩锁效应等优点。因此，基于SOI的半导体结构越来越受到行业的青睐。图1为传统SOI MOS晶体管结构示意图。如图1所示，现有技术中常规使用的SOI MOS晶体管基于SOI衬底制备而成，所涉及的半导体基底包括用于形成半导体器件的顶层半导体层130，该顶层半导体层130通过ニ氧化硅埋层120与支撑衬底110隔离。而该MOS晶体管形成于顶层半导体层130上，包 括有源区101a/101b、位于有源区101a、IOlb之间的沟道区域104以及位于沟道区域104上方、依次覆盖顶层半导体层130表面的栅氧化层103和多晶硅栅102。此外，MOS晶体管结构周围还形成有浅沟槽隔离结构105，用以实现其与顶层半导体层130上其他半导体结构之间的隔离。与体硅及其他単一材料的半导体衬底器件相比，以SOI器件为代表的带有绝缘埋层的半导体器件，由于在结构上引入了ニ氧化硅埋层120，将MOS晶体管结构与支撑衬底110 _离，并结合浅沟槽_离(Shallow Trench Isolation, STI)技术,实现了半导体器件之间完全通过绝缘介质层进行隔离，使MOS晶体管形成的CMOS电路实现了完全的介质隔离，PN结面积小，不存在体硅CMOS技术中寄生的场区MOS管和可控硅机构，因此辐射产生的光电流可以比体硅CMOS电路小近三个数量级。然而，埋氧层的存在对于SOI器件抗总剂量效应的能力是负面的。当器件处于辐射环境中持续受到电离辐射(如X射线、Y射线等)时，会产生总剂量辐射效应。而电离辐射主要在氧化层中以及氧化层-硅界面产生电荷和缺陷，从而引起器件的阈值电压漂移、跨导降低、亚阈值电流増大、低频噪声増大。辐射能量会在氧化层中激发电子-空穴对，对于辐射产生的电子-空穴对，一般认为，产生的电子很快会移出氧化层，一部分空穴也会移出氧化层，而另一部分空穴则被氧化层中的空穴陷阱俘获成为正固定电荷，电子被俘获形成负电荷的相对要少得多。因此，相对于如图1所示的SOI MOS晶体管而言，辐射会在ニ氧化硅埋层120中产生正电荷，还会产生ニ氧化硅埋层120-顶层半导体层130/支撑衬底110界面陷阱，使MOS晶体管靠近ニ氧化硅埋层120的背界面区域耗尽，甚至反型，从而形成MOS晶体管有源区IOlaUOlb之间的泄漏通道106，使得集成电路的静态功耗上升，引起电路可靠性的退化甚至功能的失效。为了提高SOI器件的抗总剂量辐射能力，现有技术中常引入特殊的加固技木，如在ニ氧化硅埋层120中注入硅，产生电子缺陷，以补偿陷入氧化层的正电荷，或在采用 SIMOX (注氧隔离技术)材料时降低SOI基底制备过程中的氧注入计量，从而减薄ニ氧化硅埋层120，实现加固效果。然而，采用加固技术只能在一定程度改善SOI器件的抗总剂量辐射能力，效果却并不明显。同时，在加固过程中，不可避免的对器件表面造成损伤，影响器件性能。随着SOI CMOS集成电路在辐射环境下得到越来越广泛的应用，如何抑制辐射导致的寄生泄漏通道的开启，降低总剂量效应对SOI器件的影响，提高器件的抗辐射特性，具有
重要意义。
发明内容
本发明所要解决的技术是，提供ー种带有绝缘埋层的半导体结构，具有优良的抗单粒子效应、抗瞬时辐射和抗总剂量辐射效果，能够提高半导体结构的抗辐照能力。本发明提供的带有绝缘埋层的半导体结构包括支撑衬底、通过绝缘埋层与所述支撑衬底隔离的顶层半导体层，形成于所述顶层半导体层上的MOS晶体管结构，其中，所述顶层半导体层和绝缘埋层之间还包括半导体缓冲层，且所述半导体缓冲层材料的禁带宽度大于所述顶层半导体层材料的禁带宽度。作为可选的技术方案，所述半导体缓冲层为碳化硅、氮化硅、氮化镓、神化镓中任意一种或几种的叠层结构，所述半导体缓冲层厚度为3nnTl5nm。作为可选的技术方案，所述顶层半导体层为单晶硅或应变硅或锗硅或锗；所述支撑衬底为单晶硅衬底或锗衬底或蓝宝石衬底，所述绝缘埋层为ニ氧化硅层。作为可选的技术方案，所述形成于顶层半导体层上的MOS晶体管结构还包括环绕所述MOS晶体管的浅沟槽隔离结构。进ー步地，所述浅沟槽隔离结构包括形成于沟槽中的绝缘层和位于绝缘层与顶层半导体衬层间的半导体缓冲层。本发明同时还提供一带有绝缘埋层的半导体制备方法，该方法包括以下步骤 提供第一半导体衬底，并在所述第一半导体衬底表面形成ー绝缘埋层；
提供第二半导体衬底，并在所述第二半导体衬底表面形成一半导体缓冲层；
将所述绝缘埋层表面与半导体缓冲层表面对准键合；
对所述第二半导体衬底进行减薄及表面平坦化，形成顶层半导体层；在所述顶层半导体层制备形成MOS晶体管结构。其中，所述半导体缓冲层的禁带宽度大于所述第二半导体衬底的禁带宽度。作为可选的技术方案，所述绝缘埋层为ニ氧化硅层，采用热氧化或化学气相沉积方法形成，所述绝缘埋层厚度为50nnTl000nm ;所述半导体缓冲层为碳化硅、氮化硅、氮化镓、神化镓中任意一种或几种的叠层结构，采用外延或化学气相沉积方法形成，所述半导体缓冲层厚度为3nnTl5nm。作为可选的技术方案，所述第二半导体衬底采用湿法腐蚀或干法刻蚀方法减薄，并采用化学机械抛光方法实现表面平坦化；第二半导体衬底减薄形成的所述顶层半导体层厚度为50nm 500nm。作为可选的技术方案，所述第一半导体衬底为单晶硅衬底或锗衬底或蓝宝石衬 底，所述第二半导体衬底为单晶硅或应变硅或锗硅或锗衬底。作为可选的技术方案，该带有绝缘埋层的半导体结构制备方法还包括在顶层半导体层环绕所述MOS晶体管的区域形成浅沟槽隔离结构的步骤。进ー步地，所述形成浅沟槽隔离结构的步骤进一歩包括
在顶层半导体层上定义浅沟槽隔离区域，并图形化刻蚀形成沟槽；
在所述沟槽内形成覆盖所述沟槽内表面的半导体缓冲层；
在所述内表面覆盖有半导体缓冲层的沟槽内填充绝缘层。本发明提供的带有绝缘埋层的半导体结构及其制备方法，采用绝缘埋层将制备MOS晶体管等半导体结构的顶层半导体层与支撑衬底隔离，能够有效提高半导体结构的抗单粒子效应和抗瞬时辐射；同时，该带有绝缘埋层的半导体结构中，制备MOS晶体管等半导体结构的顶层半导体层与绝缘埋层之间还具有一半导体缓冲层，且该半导体缓冲层的禁带宽度大于顶层半导体层的禁带宽度，这样，由于绝缘埋层上方的半导体缓冲层禁带宽度较大，则在该半导体缓冲层中形成反型层载流子的难度大大增大，相当于提升了寄生晶体管泄漏沟道的阈值，能够有效抑制辐照后寄生泄漏沟道的开启，起到辐射加固的作用，从而改善了 SOI集成电路的抗总剂量辐射的能力。而该半导体结构制备方法与标准CMOSエ艺完全兼容，与常规半导体结构制备方法相比，仅增加了薄膜沉积、键合以及减薄步骤，并不会对顶层半导体层及半导体结构带来任何损伤，能够在提高半导体结构抗辐照能力和器件性能的同时，保障低成本和高成品率。
图1为传统SOI MOS晶体管结构示意 图2为本发明提供的带有绝缘埋层的半导体结构示意 图3为本发明提供的带有绝缘埋层的半导体结构中浅沟槽隔离结构示意 图4为本发明提供的带有绝缘埋层的半导体结构制备方法步骤流程 图5 图9为本发明提供的带有绝缘埋层的半导体结构制备方法各步骤结构示意图。
具体实施例方式为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的实施方式作进ー步地详细描述。本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式
加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。本具体实施方式
提供一带有绝缘埋层的半导体结构。图2为本具体实施方式
提供的带有绝缘埋层的半导体结构示意图。如图2所示，本具体实施方式
提供的带有绝缘埋层的半导体结构包括支撑衬底210、通过绝缘埋层211与所述支撑衬底隔离的顶层半导体层220，形成于所述顶层半导体层220上的半导体结构300，其中，所述顶层半导体层220和绝缘埋层211之间还包括半导体缓冲层221，且所述半导体缓冲层221材料的禁带宽度大于所述顶层半导体层220材料的禁带宽度。本具体实施方式
中，所述支撑衬底210为单晶硅衬底或锗衬底或蓝宝石衬底；绝 缘埋层211为ニ氧化硅层，其厚度为50nnTl000nm ;顶层半导体层220为单晶硅或应变硅或锗硅或锗。其中，支撑衬底210和顶层半导体层220还可以为其他公知的可用于半导体器件制备的II1-V族材料，而顶层半导体层220厚度为50nnT500nm，较优的，其厚度为200nnT400nm，可以为P型掺杂，也可以为N型掺杂。本具体实施方式
中，如图2所示，形成于所述顶层半导体层220上的半导体结构300为以MOS晶体管为代表的半导体器件,并可形成CMOS电路。其中，形成于顶层半导体层220上的MOS晶体管结构300包括离子注入掺杂形成的有源区301a/301b、位于有源区301a、301b之间的沟道区域304以及位于沟道区域304上方、依次覆盖顶层半导体层220表面的栅氧化层303和多晶硅栅302。该MOS晶体管结构300可以为NMOS晶体管，也可以为PMOS晶体管，同时，该MOS晶体管结构300可以为全耗尽MOS晶体管，也可以为部分耗尽MOS晶体管。作为最佳实施例，半导体缓冲层221为单层结构，具体的，可以为碳化硅、氮化硅、氮化镓、神化镓中任意ー种，且该半导体缓冲层221厚度为3nnTl5nm，较佳的，其厚度为IOnm0作为可选实施例，半导体缓冲层221为叠层结构，具体的，可以为碳化硅、氮化硅、氮化镓、神化镓中任意几种的叠层结构，且该叠层半导体缓冲层221的总厚度为3nnTl5nm，较优的，其厚度为15nm。本具体实施方式
中，如图2所示，形成于顶层半导体层220上的半导体结构300还包括环绕该半导体结构300的浅沟槽隔离结构305。图3为本具体实施方式
提供的带有绝缘埋层的半导体结构中浅沟槽隔离结构示意图。如图3所示，该浅沟槽隔离305包括形成于沟槽中的绝缘层352和位于绝缘层352与顶层半导体层220间的半导体缓冲层351，且所述半导体缓冲层351的禁带宽度大于顶层半导体层220的禁带宽度。作为可选实施例，半导体缓冲层351为碳化硅、氮化硅、氮化镓、神化镓中任意一种或几种的叠层结构，厚度为3nnTl5nm。需要说明的是，该位于浅沟槽隔离结构305绝缘层352与顶层半导体层220间的半导体缓冲层351和位于绝缘埋层211和顶层半导体层220之间的半导体缓冲层221介质材料可以相同，也可以不同，其厚度可以相同，也可以不同。作为最佳实施例，该位于浅沟槽隔离结构305绝缘层352与顶层半导体层220间的半导体缓冲层351和位于绝缘埋层211和顶层半导体层220之间的半导体缓冲层221介质材料相同，均为碳化硅，且厚度相等，均为10nm。在本具体实施方式
中，作为顶层半导体层220的单晶硅或锗材料在室温下的禁带宽度分别为1. 12eV和0. 66eV，而作为半导体缓冲层221的碳化硅、氮化硅、氮化镓、神化镓在室温下的禁带宽度分别为2eV、5. 4eV、5. 47eV和3. 44eV。由此可见，半导体缓冲层221的禁带宽度远大于顶层半导体层220的禁带宽度，这样，在半导体缓冲层221中形成反型层载流子的难度大大增大，抑制了 MOS晶体管结构300有源区301a、301b之间漏电通路的产生，相当于提升了寄生晶体管泄漏沟道的阈值，从而改善了集成电路半导体结构抗总剂量辐射的能力。本具体实施方式
还提供了一带有绝缘埋层的半导体结构制备方法。
图4为本具体实施方式
提供的带有绝缘埋层的半导体结构制备方法步骤示意图。如图4所示，本具体实施方式
包括以下步骤
步骤S1:提供第一半导体衬底210，并在所述第一半导体衬底210表面形成ー绝缘埋层
211。如图5所示，第一半导体衬底210为单晶硅衬底或锗衬底或蓝宝石衬底，覆盖其表面的绝缘埋层211为ニ氧化硅层。该步骤中，绝缘埋层211采用热氧化或化学气相沉积方法形成，其厚度为50nnTl000nm。作为最佳实施例,第一半导体衬底210为单晶娃衬底,ニ氧化硅绝缘埋层211采用热氧化方法实现，其厚度为500nm。步骤S2 :提供第二半导体衬底220，并在所述第二半导体衬底220表面形成一半导体缓冲层221。如图6所示，所述第二半导体衬底220为单晶硅或应变硅或锗硅或锗衬底，覆盖其表面的半导体缓冲层221为碳化硅、氮化硅、氮化镓、神化镓中任意ー种或几种的叠层结构，采用外延或化学气相沉积方法形成，所述半导体缓冲层厚度为3nnTl5nm。作为最佳实施例，第二半导体衬底220为单晶硅衬底，半导体缓冲层221为碳化硅单层结构，其采用化学气相沉积方法形成，且所述半导体缓冲层221厚度为10nm。该步骤中，半导体缓冲层221材料的禁带宽度大于第二半导体衬底220材料的禁
带宽度。步骤S3 :将所述绝缘埋层211表面与半导体缓冲层221表面对准键合。如图7所示，以覆盖第一半导体衬底210表面的绝缘埋层211表面和覆盖第二半导体衬底220的半导体缓冲层221表面为键合面，将二者键合，形成以第一半导体衬底210为支撑衬底的带有绝缘埋层210的半导体基底结构。该步骤中，还包括键合前的表面覆盖有绝缘埋层211的第一半导体衬底210和表面覆盖有绝缘埋层221的第二半导体衬底220的表面清洗和活化处理。步骤S4 :对所述第二半导体衬底220进行减薄及表面平坦化，形成顶层半导体层。如图8所示，采用湿法腐蚀或干法刻蚀方法将第二半导体衬底220减薄至50nnT500nm，并采用化学机械抛光方法对减薄后的第二半导体衬底表面进行平坦化，形成顶层半导体层220。作为最佳实施例，第二半导体衬底220采用湿法腐蚀方法减薄，此时，第一半导体衬底表面采用光刻胶或其他介质材料作为掩膜，减薄后形成的顶层半导体层220厚度为300nm。至此，用于制备半导体器件结构的半导体基底制备完成。该半导体基底包括第一半导体衬底210形成的支撑衬底，用于制备半导体结构的顶层半导体层220，将顶层半导体层220与支撑衬底210隔离的绝缘埋层211，以及位于绝缘埋层211和顶层半导体层220之间的半导体缓冲层221。需要指出的是，步骤S1、步骤S2的顺序并不受本具体实施方式
限制，也可先执行步骤S2、再执行步骤SI，或二者同时执行。步骤S5 :在所述顶层半导体层220制备形成MOS晶体管结构300。该步骤进ー步包括在顶层半导体层220表面依次沉积栅氧化层303和多晶硅栅层302、并刻蚀形成多晶硅栅极以及离子注入形成有源区301a、301b的步骤。如图9所示，MOS晶体管结构300制备于顶层半导体层220上，形成有源区301a、 301b的离子注入深度即为顶层半导体层220厚度，即M0S晶体管结构300的有源区301a/301b贯穿整个顶层半导体层220 ;顶层半导体层220位于两有源区301a、301b之间的区域为MOS晶体管结构300的沟道区域304，该MOS晶体管结构300还包括位于沟道区域304上方、依次覆盖顶层半导体层220表面的栅氧化层303和多晶硅栅302。作为可选实施例，该MOS晶体管结构300可以为全耗尽MOS晶体管，也可以为部分耗尽MOS晶体管；同吋，该MOS晶体管结构300可以为NMOS晶体管，也可以为PMOS晶体管。作为最佳实施例，本具体实施方式
提供的带有绝缘埋层的半导体结构制备方法中，还包括
步骤S6 :在顶层半导体层220环绕所述MOS晶体管结构300的区域形成浅沟槽隔离
305。该步骤中所形成的浅沟槽隔离结构305如图3所示。该步骤进ー步包括以下步骤
步骤S61 :在顶层半导体层220上定义浅沟槽隔离区域，并图形化刻蚀形成沟槽。该步骤中，浅沟槽隔离区域位于MOS晶体管结构300旁侧，并环绕顶层半导体层220上的MOS晶体管结构300及其他半导体器件。上述浅沟槽隔离区域的定义采用光刻曝光实现，并采用湿法腐蚀或干法刻蚀方法刻蚀至暴露出半导体缓冲层221或绝缘埋层211表面，形成刻蚀沟槽。作为最佳实施例，所述沟槽的刻蚀采用电感耦合等离子体刻蚀实现。步骤S62 :在所述沟槽内形成覆盖所述沟槽内表面的半导体缓冲层351。该步骤中，半导体缓冲层351采用外延或化学气相沉积方法实现，且所述半导体缓冲层351的禁带宽度大于顶层半导体层220的禁带宽度。作为可选实施例，半导体缓冲层351为碳化娃、氮化娃、氮化镓、神化镓中任意一种或几种的叠层结构,厚度为3nnTl5nm。需要说明的是，该位于浅沟槽隔离结构305绝缘层352与顶层半导体层220间的半导体缓冲层351和位于绝缘埋层211和顶层半导体层220之间的半导体缓冲层221介质材料可以相同，也可以不同，其厚度可以相同，也可以不同。作为最佳实施例，半导体缓冲层351采用外延方法实现，其与半导体缓冲层221介质材料相同，均为氮化硅，且厚度相等，均为8nm。步骤S63 :在所述内表面覆盖有半导体缓冲层的沟槽内填充绝缘层352。该步骤中，绝缘层352为ニ氧化硅，采用化学气相沉积方法填充。根据上述半导体结构制备方法，即可制备得到如图2所示的带有绝缘埋层211的半导体结构。该结构采用绝缘埋层211将制备MOS晶体管等半导体结构的顶层半导体层220与支撑衬底210隔离，能够有效提高半导体结构的抗单粒子效应和抗瞬时辐射；同时，该带有绝缘埋层211的半导体结构中，制备MOS晶体管300等半导体结构的顶层半导体层220与绝缘埋层211之间还具有一半导体缓冲层221，且该半导体缓冲层221的禁带宽度大于顶层半导体层220的禁带宽度，这样，由于绝缘埋层211上方的半导体缓冲层221禁带宽度较大，则在该半导体缓冲层221中形成反型层载流子的难度大大增大，相当于提升了寄生晶体管泄漏沟道的阈值，能够有效抑制辐照后寄生泄漏沟道的开启，起到辐射加固的作用，从而改善了 SOI集成电路的抗总剂量辐射的能力。除此之外，本具体实施方式
提供的半导体结构制备方法与标准CMOSエ艺完全兼容，与常规半导体结构制备方法相比，仅增加了薄膜沉积、键合以及减薄步骤，并不会对顶层半导体层及半导体结构带来任何损伤。且一般情况下，高浓度的反型层的厚度只有几个纳米，因此，为了达到良好的抗辐射特性，宽禁带的半导体缓冲层221厚度只需超过该厚度即可，比如3 15nm。该厚度的半导体缓冲层220很薄，与传统的SOI结构相比仅仅是做了细 微的改变，制备方法简单，能够在提高半导体结构抗辐照能力和器件性能的同时，保障低成本和高成品率。虽然通过參照本发明的某些优选实施方式，已经对本发明进行了图示和描述，但本领域的普通技术人员应该明白，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。
权利要求
1.一种带有绝缘埋层的半导体结构，包括支撑衬底、通过绝缘埋层与所述支撑衬底隔离的顶层半导体层，形成于所述顶层半导体层上的MOS晶体管结构，其特征在于，所述顶层半导体层和绝缘埋层之间还包括半导体缓冲层，且所述半导体缓冲层材料的禁带宽度大于所述顶层半导体层材料的禁带宽度。
2.根据权利要求1所述的带有绝缘埋层的半导体结构，其特征在于，所述半导体缓冲层为碳化娃、氮化娃、氮化镓、砷化镓中任意一种或几种的叠层结构。
3.根据权利要求1所述的带有绝缘埋层的半导体结构，其特征在于，所述半导体缓冲层厚度为3nnTl5nm。
4.根据权利要求1所述的带有绝缘埋层的半导体结构，其特征在于，所述顶层半导体层为单晶硅或应变硅或锗硅或锗；所述支撑衬底为单晶硅衬底或锗衬底或蓝宝石衬底。
5.根据权利要求1所述的带有绝缘埋层的半导体结构，其特征在于，所述绝缘埋层为二氧化硅层。
6.根据权利要求广5中任意一项所述的带有绝缘埋层的半导体结构，其特征在于，所述形成于顶层半导体层上的MOS晶体管结构还包括环绕所述MOS晶体管的浅沟槽隔离结构。
7.根据权利要求6所述的带有绝缘埋层的半导体结构，其特征在于，所述浅沟槽隔离结构包括形成于沟槽中的绝缘层和位于绝缘层与顶层半导体层间的半导体缓冲层。
8.一种带有绝缘埋层的半导体结构制备方法，包括以下步骤 提供第一半导体衬底，并在所述第一半导体衬底表面形成一绝缘埋层； 提供第二半导体衬底，并在所述第二半导体衬底表面形成一半导体缓冲层； 将所述绝缘埋层表面与半导体缓冲层表面对准键合； 对所述第二半导体衬底进行减薄及表面平坦化，形成顶层半导体层； 在所述顶层半导体层制备形成MOS晶体管结构。
9.根据权利要求8所述的带有绝缘埋层的半导体结构制备方法，其特征在于，所述半导体缓冲层的禁带宽度大于所述第二半导体衬底的禁带宽度。
10.根据权利要求9所述的带有绝缘埋层的半导体结构制备方法，其特征在于，所述绝缘埋层为二氧化硅层，采用热氧化或化学气相沉积方法形成。
11.根据权利要求9所述的带有绝缘埋层的半导体结构制备方法，其特征在于，所述绝缘埋层的厚度为50nnTl000nm。
12.根据权利要求9所述的带有绝缘埋层的半导体结构制备方法，其特征在于，所述半导体缓冲层为碳化硅、氮化硅、氮化镓、砷化镓中任意一种或几种的叠层结构，采用外延或化学气相沉积方法形成。
13.根据权利要求9所述的带有绝缘埋层的半导体结构制备方法，其特征在于，所述半导体缓冲层厚度为3nnTl5nm。
14.根据权利要求9所述的带有绝缘埋层的半导体结构制备方法，其特征在于，所述第二半导体衬底采用湿法腐蚀或干法刻蚀方法减薄，并采用化学机械抛光方法实现表面平坦化。
15.根据权利要求14所述的带有绝缘埋层的半导体结构制备方法，其特征在于，所述顶层半导体层厚度为50nnT500nm。
16.根据权利要求9所述的带有绝缘埋层的半导体结构制备方法，其特征在于，所述第一半导体衬底为单晶硅衬底或锗衬底或蓝宝石衬底，所述第二半导体衬底为单晶硅或应变硅或锗硅或锗衬底。
17.根据权利要求8 16中任意一项所述的带有绝缘埋层的半导体结构制备方法，其特征在于，还包括在顶层半导体层环绕所述MOS晶体管的区域形成浅沟槽隔离的步骤。
18.根据权利要求17所述的带有绝缘埋层的半导体结构制备方法，其特征在于，所述形成浅沟槽隔离的步骤进一步包括 在顶层半导体层上定义浅沟槽隔离区域，并图形化刻蚀形成沟槽； 在所述沟槽内形成覆盖所述沟槽内表面的半导体缓冲层； 在所述内表面覆盖有半导体缓冲层的沟槽内填充绝缘层。
全文摘要
本发明涉及半导体技术领域，公开了一带有绝缘埋层的半导体结构，包括支撑衬底、通过绝缘埋层与所述支撑衬底隔离的顶层半导体层，形成于所述顶层半导体层上的MOS晶体管结构，其特征在于，所述顶层半导体层和绝缘埋层之间还包括半导体缓冲层，且所述半导体缓冲层材料的禁带宽度大于所述顶层半导体层材料的禁带宽度。本发明还公开了带有绝缘埋层的半导体结构制备方法，将覆盖有绝缘埋层的第一半导体衬底和覆盖有半导体缓冲层的第二半导体衬底键合，并将第二半导体衬底减薄作为顶层半导体层，用于制备半导体器件结构。
文档编号H01L29/78GK103022139SQ201210585600
公开日2013年4月3日 申请日期2012年12月28日 优先权日2012年12月28日
发明者范春晖, 王全 申请人:上海集成电路研发中心有限公司