专利名称：半导体装置的制作方法
技术领域：
本发明涉及具有多层布线层的半导体装置的过孔(via)的配置构造。
背景技术：
近年来，由于以LSI (Large Scale Integrated circuit,大规模集成电路)为首的半导体装置的高速化，正在积极地推进构成该半导体装置的多层布线的层间绝缘膜的低介电常数(Low-k)化。一般，低相对介电常数膜是通过降低用于该膜的材料的密度、或者排除用于膜的材料中的极性来形成的。但是，用这种方式形成的膜，一般杨氏模量等的物性值较低，因此机械强度降低。
此夕卜，一直以来，在形成布线层时，广泛使用CMP (Chemical-MechanicalPolishing，化学机械抛光)工艺。在CMP工艺中，为了确保布线层中的平坦性，除了形成作为电路发挥电气功能的布线之外，还形成不作为电路发挥电气功能的虚设(du_y)布线。该虚设布线不仅用于这种确保平坦性的用途，伴随近年的层间绝缘膜的Low-k化，还担当确保层间绝缘膜的机械强度的任务。进而，在将Low-k材料也用于上下布线层间的过孔层的情况下，该过孔层的机械强度也成为问题。即，多层布线的层叠方向(纵向)的机械强度降低，有可能损坏布线的可靠性。因此，在上下布线层间的过孔层中也设置不作为电路发挥电气功能的虚设过孔。该虚设过孔不与构成电路的布线连接，而与虚设布线连接。而且，一般由按每种半导体工艺而制定的设计标准等来规定的虚设过孔的设计标准，与虚设布线同样地通过每单位面积的密度、有无位于虚设过孔的上下层的虚设布线、以及与虚设布线的悬垂(overhang)量等来规定。在此，一般虚设过孔和过孔的合计密度不是如虚设布线和布线的合计密度(例如，20 80%)那样大的值。此外，虚设过孔和过孔的合计密度的设计标准是大于0.1%等仅受下限值限制的比较小的值。一般，用于遵守这些设计标准的虚设过孔被配置在上下2层的虚设布线彼此的重叠区域。此外，一般虚设布线的形状与布线同样地是线和空间的重复形状。而且，在上下2层的各个虚设布线的延伸方向正交的情况下，虚设过孔在遵守过孔彼此的间隔等的设计标准的范围内在行列方向上具有均等的间距地配置在通过在上下层间正交的虚设布线交叉而形成的重叠区域。在专利文献I中公开了为了抑制加感(loading)效应而设置虚设接触点的技术的例子。此外，在专利文献2中公开了为了降低过孔不良、接触不良而配置虚设过孔、虚设接触点的技术的例子。在先技术文献专利文献专利文献I JP特开平6-85080号公报专利文献2 JP特开平8-97290号公报
发明内容
在按照达成虚设过孔和过孔的合计密度的设计标准的方式配置虚设过孔时，考虑在配置虚设过孔的周边电路没有将布线彼此连接的过孔的情况，需要非常高密度地配置虚设过孔。具体而言，例如在存在构成电路的布线虽然集中、但基本上没有过孔的区域的情况下，在将该周边包含在内的区域中，虚设过孔和过孔的合计密度成为非常小的值。因此，需要使配置在虚设布线的虚设过孔的密度大幅提高，以确保虚设过孔和过孔的合计密度。但是，在高密度地配置了虚设过孔的情况下，所配置的虚设过孔的个数成为庞大的数目，存在表现该虚设过孔图案的布局CAD数据的文件尺寸变得庞大的问题。该结果，在配置了虚设过孔图案后的设计工序中，存在与供应了布局CAD数据的磁盘系统之间的数据读写需要庞大的时间的问题、以及文件尺寸过大从而不能完全存储到磁盘系统等的问题。本发明的一种方式提供一种具有基板、和形成在基板上的第I以及第2布线层的 半导体装置，其具有形成在第I布线层的第I布线、形成在第I布线层和第2布线层之间的层间绝缘膜、和形成在第2布线层的第2布线。进而具备贯通层间绝缘膜并且将第I布线和第2布线进行连接的过孔、形成在第I布线层的第I虚设布线、形成在第2布线层的第2虚设布线、和贯通层间绝缘膜并且将第I虚设布线和第2虚设布线进行连接的虚设过孔。进而，由多个虚设过孔构成并且配置在第I以及第2布线的附近的第I虚设过孔图案的密度高于由多个虚设过孔构成并且配置在比第I虚设过孔图案远离第I以及第2布线的地方的第2虚设过孔图案的密度。根据该方式，在第I以及第2布线的附近，配置密度高的第I虚设过孔图案，并且在比第I虚设过孔图案远离第I以及第2布线的地方，配置密度低的第2虚设过孔图案。据此，能够进行与有无连接第I布线和第2布线的过孔相匹配的虚设过孔的配置，即，与过孔较少的区域相匹配来没有过剩地配置虚设过孔，从而达成按每种半导体工艺制定的设计标准。即，能够在达成按每种半导体工艺制定的设计标准的同时，抑制表现虚设过孔的布局CAD数据的文件尺寸的庞大化。
图I是表示从上方观察第I实施方式所涉及的半导体装置时的布线布局的俯视图。图2是表示第I实施方式所涉及的布线辅助图案的生成方法的流程图。图3是表示在第I实施方式所涉及的布线辅助图案的生成方法中第I虚设过孔能配置区域提取步骤的详细情况的流程图。图4是用于说明第I实施方式所涉及的布线辅助图案的生成方法的过程的图。图5是用于说明第I实施方式所涉及的布线辅助图案的生成方法的过程的图。图6是用于说明第I实施方式所涉及的布线辅助图案的生成方法的过程的图。图7是用于说明第I实施方式所涉及的布线辅助图案的生成方法的过程的图。图8是用于说明第I实施方式所涉及的布线辅助图案的生成方法的过程的图。图9是用于说明第I实施方式所涉及的布线辅助图案的生成方法的过程的图。图10是用于说明第I实施方式所涉及的布线辅助图案的生成方法的过程的图。
图11是用于说明第I实施方式所涉及的布线辅助图案的生成方法的过程的图。图12是用于说明第I实施方式所涉及的布线辅助图案的生成方法的过程的图。图13是用于说明第I实施方式所涉及的布线辅助图案的生成方法的过程的图。图14是用于说明第I实施方式所涉及的布线辅助图案的生成方法的过程的图。图15是用于说明第I实施方式所涉及的布线辅助图案的生成方法的过程的图。图16是用于说明第I实施方式所涉及的布线辅助图案的生成方法的过程的图。图17是用于说明第I实施方式所涉及的布线辅助图案的生成方法的过程的图。图18是用于说明第I实施方式所涉及的布线辅助图案的生成方法的过程的图。 图19是用于说明第I实施方式所涉及的布线辅助图案的生成方法的过程的图。图20是用于说明第I实施方式所涉及的布线辅助图案的生成方法的过程的图。图21A是表示虚设过孔图案的配置规格的变形例的图。图21B是表示虚设过孔图案的配置规格的变形例的图。图21C是表示虚设过孔图案的配置规格的变形例的图。图22是表示从上方观察第I实施方式所涉及的半导体装置时的布线布局的其他例的俯视图。图23是表示从上方观察第2实施方式所涉及的半导体装置时的布线布局的俯视图。图24是用于说明第2实施方式所涉及的布线辅助图案的生成方法的过程的图。图25是用于说明第2实施方式所涉及的布线辅助图案的生成方法的过程的图。图26是表示用于说明本发明的从上方观察半导体装置时的一般的布线布局的俯视图。图27是表示用于说明本发明的从上方观察半导体装置时的一般的布线布局的其他例的俯视图。
具体实施例方式(发明的概念)图26以及图27是表示用于说明本发明的从上方观察半导体装置时的一般的布线布局的俯视图。图26的布线布局具备形成在第I布线层的第I布线201a 201f、和在第I布线层中形成于第I布线201a 201f的空隙部分的第I虚设布线图案204。而且，具备形成在第2布线层的第2布线202a 202i、在第2布线层中形成于第2布线202a 202i的空隙部分的第2虚设布线图案206、过孔203a 203i、和虚设过孔图案221。另外，虽然未在图26中进行图示，但是在第I布线层和第2布线层之间形成有层间绝缘膜。过孔203a 203i贯通第I布线层和第2布线层之间的层间绝缘膜，将第I布线201a 201f和第2布线202a 202i进行连接。虚设过孔图案221贯通第I布线层和第2布线层之间的层间绝缘膜，将第I虚设布线图案204和第2虚设布线图案206进行连接。在图26中，在第I布线201a中没有配置过孔。因此，第I布线201a的周边区域的过孔的每单位面积的密度是O (零)。因此，为了提高过孔和虚设过孔的合计过孔面积率，需要高密度地配置虚设过孔图案221。图26所示的虚设过孔图案221是在满足按每种半导体工艺而制定的设计标准的范围内，按照提高虚设过孔的密度的方式较窄地设定其配置间隔进行配置的例子。在此，在将第I虚设布线图案204和第2虚设布线图案206的重叠区域中相邻的图案的中心间的距离定义为I间距时，对于虚设过孔图案221而言，虚设过孔-虚设过孔间的距离被设定为2间距，以2间距的均等的间距配置虚设过孔。由此，所配置的虚设过孔的个数成为庞大的数目，表现虚设过孔图案221的布局CAD数据的文件尺寸变得庞大。例如，根据一种一般的布局CAD数据格式即GDSII格式来存储该布局CAD数据时，作为芯片尺寸水平的数据，有时变为数十GB (gigabyte)。据此，在配置了虚设过孔图案221后的设计工序中，存在与保存了布局CAD数据的磁盘系统之间的读写需要庞大的时间的问题、以及文件尺寸过大从而不能完全存储到磁盘系统等的问题。
图27示出了如下例子为了抑制表现虚设过孔图案的布局CAD数据的文件尺寸的庞大化，作为每单位面积的虚设过孔的密度，在第I以及第2虚设布线图案204、206的重叠区域中配置了满足按每种半导体工艺而制定的设计标准的最低限度的低密度的虚设过孔。具体而言，在图27中，将虚设过孔图案222中的虚设过孔的配置间距从图26的2间距变更为6间距。据此，与图26所示的虚设过孔图案221相比，虚设过孔图案222在同一面积内，虚设过孔的个数降低为九分之一，抑制了表现虚设过孔图案222的布局CAD数据的文件尺寸的庞大化。但是，存在如下问题虽然在如第I布线201b 201f以及第2布线202b 202 那样存在过孔203a 203i的布线的周边，虚设过孔和过孔的合计每单位面积的密度满足设计标准，但是在如第I布线201a以及第2布线202a那样不存在过孔的布线的周边，过孔和虚设过孔的合计每单位面积的密度不能满足设计标准。也就是说，在图26、图27所示的布线布局中，若配置虚设过孔使得达成每单位面积的虚设过孔和过孔的合计密度的设计标准，则布局CAD数据的文件尺寸变得庞大，另一方面，若配置虚设过孔使得抑制布局CAD数据的文件尺寸的增加，则难以达成每单位面积的虚设过孔和过孔的合计密度的设计标准。因此，本发明的一种方式如下作为具有基板、和形成在基板上的第I以及第2布线层的半导体装置，具有形成在第I布线层的第I布线、形成在第I布线层与第2布线层之间的层间绝缘膜、和形成在第2布线层的第2布线。进而具备贯通层间绝缘膜并且使第I布线和第2布线连接的过孔、形成在第I布线层的第I虚设布线、形成在第2布线层的第2虚设布线、和贯通层间绝缘膜并且使第I虚设布线和第2虚设布线连接的虚设过孔。进而，由多个虚设过孔构成的配置在第I以及第2布线附近的第I虚设过孔图案的密度高于第2虚设过孔图案的密度，所述第2虚设过孔图案由多个虚设过孔构成，并且被配置为比第I虚设过孔图案远离第I以及第2布线。根据该方式，在第I以及第2布线附近，配置密度高的第I虚设过孔图案，在比第I虚设过孔图案远离第I以及第2布线的地方配置密度低的第2虚设过孔图案。据此，例如在存在连接第I布线和第2布线的过孔较少的区域的情况下，也可以提高配置在第I以及第2布线附近的虚设过孔的密度，所以能够满足由按每种半导体工艺的设计标准等规定的过孔和虚设过孔的合计密度的设计标准。另一方面，在比第I虚设过孔图案远离第I以及第2布线的地方，使虚设过孔的密度变低。即，在该密度低的比第I虚设过孔图案远的地方，能够抑制表现虚设过孔图案的布局CAD数据的庞大化。据此，能够与有无连接第I布线和第2布线的过孔、即给定区域中的连接第I布线和第2布线的过孔的疏密无关，不会过剩地配置虚设过孔地，达成按每种半导体工艺而制定的设计标准。即，能够在达成按每种半导体工艺而制定的设计标准的同时，抑制表现虚设过孔图案的布局CAD数据的文件尺寸的庞大化。而且，在 本发明的一种方式的半导体装置中，优选构成第I虚设过孔图案的各虚设过孔间的距离小于构成第2虚设过孔图案的各虚设过孔间的距离。此外，本发明的一方式的半导体装置优选具备由以均等的间距并列地配置的多根第I虚设布线构成的第I虚设布线图案。此外，本发明的一方式的半导体装置优选具备由以均等的间距并列地配置的多根第2虚设布线构成的第2虚设布线图案。此外，本发明的一方式的半导体装置的第I以及第2虚设布线优选形状为矩形，并且以均等的间距配置为矩阵状。此外，在本发明的一方式的半导体装置中，优选第I虚设布线和第2虚设布线的重叠区域的中心与虚设过孔的中心一致。以下，参照附图来说明本发明的实施方式。<第I实施方式>图I是表示从上方观察本发明的第I实施方式所涉及的半导体装置(半导体集成电路)时的布线布局的俯视图。图I的布线布局具备形成在第I布线层的第I布线IOla IOlf ;和在第I布线层中形成于第I布线IOla IOlf的空隙部分的、由多根第I虚设布线构成且不作为电路发挥电气功能的第I虚设布线图案104。进而具备形成在第2布线层的第2布线102a 102 ;在第2布线层中形成于第2布线图案的空隙部分的、由多根第2虚设布线构成且不作为电路发挥电气功能的第2虚设布线图案106 ;过孔103a 103i ;和由多个虚设过孔构成的第I以及第2虚设过孔图案121、124。另外，虽然未在图I中进行图示，但是在第I布线层和第2布线层之间形成有层间绝缘膜。此外，第I布线IOla IOlf、第2布线102a 102i、以及过孔103a 103i分别图示了构成电路的第I以及第2布线图案、以及过孔图案的一部分。在此，设以由按每种半导体工艺的设计标准等规定的最小尺寸、最小间隔形成第I布线IOla IOlf以及第2布线102a 102i来进行说明。过孔103a 103i贯通第I布线层和第2布线层之间的层间绝缘膜，将第I布线IOla IOlf和第2布线102a 102i进行连接。第I虚设过孔图案121配置在第I布线IOla IOlf以及第2布线102a 102i附近的区域、即第I虚设过孔图案配置区域125，贯通第I布线层和第2布线层之间的层间绝缘膜，将第I虚设布线图案104和第2虚设布线图案106进行连接。第2虚设过孔图案124配置在比第I虚设过孔图案配置区域125远离第I布线IOla IOlf以及第2布线102a 102i的区域、即第2虚设过孔图案配置区域126，贯通第I布线层和第2布线层之间的层间绝缘膜，将第I虚设布线图案104和第2虚设布线图案106进行连接。
在此，第I以及第2虚设过孔图案121、124与第I以及第2虚设布线图案104、106同样地不作为电路发挥电气功能。图2是表示第I实施方式所涉及的布线辅助图案的生成方法的流程图。此外，图3是表示图2的第I虚设过孔能配置区域提取步骤(s204)的详细情况的流程图。在此，图2以及图3所示的布线辅助图案生成方法的各步骤，使用使计算机执行数据处理的分析工具(例如，布局检验工具)等来执行。例如，该布局检验工具是检验半导体布局图案的尺寸等是否满足设计标准的工具。步骤s201是布线图案提取步骤，从存储了设计信息的文件提取第I布线IOla IOlf以及第2布线102a 102i。例如向组装了分析工具的计算机输入包含半导体装置的布线布局信息的布局CAD数据，提取相应区域的布线图案。具体而言，如图4所示，在第I布线层中提取第I布线IOla 101f，在第2布线层中提取第2布线102a 102i。
接下来，步骤s202是虚设布线图案生成步骤，如图5所示，在没有形成由步骤s201提取的第I布线IOla IOlf的空隙部分中，从第I布线IOla IOlf空开第I间隔值105的间隔，生成在与第I布线层的大部分布线的延伸方向即优先布线方向(垂直方向)相同的方向上延伸的第I虚设布线图案104。同样地，如图6所示，在没有形成由步骤s201提取的第2布线102a 102i的空隙部分中，从第2布线102a 102i空开第2间隔值107的间隔，生成在与第2布线层的大部分布线的延伸方向即优先布线方向(水平方向)相同的方向上延伸的第2虚设布线图案106。在此，设第I布线层的优先布线方向和第2布线层的优先布线方向正交，S卩，设第I虚设布线图案104和第2虚设布线图案106分别正交。另外，第I布线层的优先布线方向以及第2布线层的优先布线方向不限定于本实施方式的方向。例如，既可以水平方向为第I布线层的优先布线方向，也可以第I布线层的优先布线方向和第2布线层的优先布线方向相同。但是，优选第I布线层的优先布线方向和第2布线层的优先布线方向正交。此外，第I虚设布线图案104以及第2虚设布线图案106分别以均等的间距并列地配置，优选以由按每种半导体工艺的设计标准等规定的最小尺寸、最小间隔来形成。在图5以及图6中示出，分别在第I以及第2虚设布线图案104、106中，以均等的间距并列地进行配置，以由按每种半导体工艺的设计标准等规定的最小尺寸、最小间隔而形成的例子。也就是说，在该实施方式中，第I以及第2虚设布线图案104、106的布线宽度均等。此外，作为一例，可以考虑使构成第I虚设布线图案104的各第I虚设布线为如下构成使布线宽度与第I布线的布线宽度中最小的布线宽度相等，并且使布线间隔与第I布线彼此的布线间隔中最小的间隔相等。进而，作为另一例，还可以考虑使构成第2虚设布线图案106的各第2虚设布线为如下构成使布线宽度与第2布线的布线宽度中最小的布线宽度相等，并且使布线间隔与第2布线彼此的布线间隔中最小的间隔相等。此外，第I以及第2间隔值105、107分别表示在布线图案和虚设布线图案之间要确保的间隔，是由按每种半导体工艺的设计标准等规定的值。而且，存在第I间隔值105和第2间隔值107为不同的值的情况，成为不同的值也没有关系。接下来，步骤s203是虚设布线重复区域提取步骤，如图7所示，提取由步骤s202输出的第I虚设布线图案104和第2虚设布线图案106的重叠区域108。重叠区域108是第I虚设布线图案104和第2虚设布线图案106都存在的区域。即，表示可以配置将第I虚设布线图案104和第2虚设布线图案106物理连接的第I以及第2虚设过孔图案121、124的区域。接下来，在步骤s204中，在由步骤s201提取的第I以及第2布线IOla 101f、102a 102i的附近，提取可以配置第I虚设过孔图案121的第I虚设过孔图案配置区域125。具体而言，通过使用定义第I布线IOla IOlf以及第2布线102a 102i与第I虚设过孔图案121的最小间隔的值、和定义表示第I布线IOla IOlf以及第2布线102a 102 的附近的上限距离的值，从而提取第I布线IOla IOlf以及第2布线102a 102i的附近的区域即第I虚设过孔图案配置区域125。在此，使用图3以及图8 图14来说明步骤s204的详细情况 。如图3所示，步骤s204由步骤s301 s303构成。步骤s301是使用了定义最小间隔的值的第I布线扩大步骤。具体而言，如图8所示，对于由步骤s201提取的第I布线IOla IOlf，使用第3间隔值110进行扩大处理，输出扩大图案109a、109b。同样地，如图9所示，对于由步骤s201提取的第2布线102a 102i，使用第4间隔值112进行扩大处理，输出扩大图案111。在此，第3以及第4间隔值110、112分别是定义第I以及第2布线IOla IOlf、102a 102i与第I虚设过孔图案121的最小间隔的值。即，由步骤s301输出的扩大图案109a、109b、111所表示的区域是在第I以及第2布线IOla IOlf、102a 102i的附近禁止配置第I虚设过孔图案121的区域。步骤s302是使用了定义表示附近的上限距离的值的第2布线扩大步骤。具体而言，如图10所示，对于由步骤S201提取的第I布线IOla 101f，使用第5间隔值114进行扩大处理，输出扩大图案113a、113b。同样地，如图11所示，对于由步骤s201提取的第2布线102a 102i，使用第6间隔值116进行扩大处理，输出扩大图案115。在此，第5以及第6间隔值114、116分别是定义表示第I以及第2布线IOla 101f、102a 102i的附近的上限距离的值。据此，由步骤s302输出的扩大图案113a、113b、115所表示的区域成为表示第I以及第2布线图案IOla IOlf、102a 102i的附近的区域。步骤s303从由步骤s302输出的扩大图案113a、113b、115所表示的区域中删除由步骤s301输出的扩大图案109a、109b、111所表示的区域，并且输出该结果。具体而言，如图12所示，将由步骤s301提取的扩大图案109a、109b、lll合成，生成合成图案117。而且，如图13所示，将扩大图案113a、113b、115合成，生成合成图案118。而且，如图14所示，从所生成的合成图案118中删除与合成图案117的重叠部分。进行了该删除处理而剩下的区域119表示在第I以及第2布线IOla IOlf、102a 102i的附近可以配置虚设过孔的区域，将其作为第I虚设过孔图案能配置区域119进行输出。另外，在本实施方式中，对于具有重叠区域108的一部分与扩大图案109a、109b、111所表示的区域的一部分重叠的区域的例子进行了说明，而在没有重叠区域108和扩大图案109a、109b、lll所表示的区域重叠的区域的情况下，在布线附近禁止配置第I虚设过孔图案121的区域消失。即，此时合成图案118所表示的区域是第I虚设过孔图案能配置区域。
接下来在步骤s205中，如图15所示，提取由步骤s203输出的重叠区域108、与由步骤s204输出的第I虚设过孔图案能配置区域119的重叠区域120。重叠区域120是更详细地示出了第I以及第2布线IOla 101f、102a 102i的附近的能够配置虚设过孔的区域的区域。而且，如图16所示，对于重叠区域120，基于给定第I虚设过孔图案生成规格，配置并输出第I虚设过孔图案121。在此，优选将给定第I虚设过孔图案生成(配置)规格设为在满足按每种半导体工艺的设计标准的范围内，按照虚设过孔的密度变得最高的方式定义了虚设过孔的配置间距的生成(配置)规格。例如在图16中示出如下例子将图15中相邻的两个重叠区域120的中心间(a-b间)的距离设为P时，将第I虚设过孔图案121以2Xp的均等的间距分别在行方向及列方向上进行配置，并且在由相邻的4个虚设过孔形成的各格子的中心也进行了配置。具体而言，该格子的中心，是位于 在上述以2Xp的均等的间距分别在行方向及列方向上配置的虚设过孔中，通过行方向上相邻的2个虚设过孔的中点并且分别在列方向上延伸的多条假想线、与通过列方向上相邻的2个虚设过孔的中点并且分别在行方向上延伸的多条假想线的交点的重叠区域120。 接下来，在步骤s206中，提取比第I虚设过孔图案能配置区域119远离第I以及第2布线IOla IOlf、102a 102i的区域。具体而言，如图17所示，将由构成步骤s204的步骤s302输出的扩大图案113a、113b、115合成，对合成后的图案118进行图形翻转处理，生成并输出没有由步骤s302输出的图案113a、113b、115的区域122。在此，由步骤s302所使用的第5以及第6间隔值114、116是定义表示第I以及第2布线IOla 101f、102a 102i的附近的上限距离的值。也就是说，进行了图形翻转处理的结果的区域122表示在比第I虚设过孔图案能配置区域119远离第I以及第2布线IOla IOlf、102a 102i的地方可以配置虚设过孔的区域。在步骤s206中，将该区域作为第2虚设过孔图案能配置区域122进行输出。接下来，在步骤s207中，如图18所示，提取由步骤s203输出的重叠区域108和由步骤s206输出的第2虚设过孔能配置区域122的重叠区域123。重叠区域123是更详细的表示比第I虚设过孔图案能配置区域119远离第I以及第2布线图案IOla IOlf、102a 102 的地方的能够配置虚设过孔的区域的区域。而且，如图19所示，对于重叠区域123，基于给定第2虚设过孔图案生成规格，配置并输出第2虚设过孔图案124。在此，优选将给定第2虚设过孔图案生成(配置)规格设为定义了为了达成由按每种半导体工艺的设计标准规定的虚设过孔的密度的下限值所需的最低限度的虚设过孔的配置间距的生成(配置)规格。例如在图19中示出如下例子在重叠区域123中将图16中设为2Xp的均等间距变为5Xp的均等间距进行配置。此外，此时没有进行图16中进行了的向由相邻的4个虚设过孔形成的各格子的中心的虚设过孔的配置。也就是说，图16所示的配置在第I布线101a、第2布线IOlb的附近的第I虚设过孔图案121的各虚设过孔间的距离，小于图19所示的在比第I虚设过孔图案远离第I布线101a、第2布线IOlb的地方配置的第2虚设过孔图案124的各虚设过孔间的距离。图20示出在结束了步骤s201 s207的处理之后在第I以及第2虚设过孔图案配置区域125、126配置了第I以及第2虚设过孔图案121、124的样子。另外，在图14以及图15和图20中，第I虚设过孔图案能配置区域119和第I虚设过孔图案配置区域125表示同一区域。同样地，在图17 19和图20中，第2虚设过孔图案能配置区域122和第2虚设过孔图案配置区域126表示同一区域。通过实施以上的步骤s201 s207，如图I以及图20所示，能够在第I以及第2布线IOla IOlf、102a 102i的附近的区域即第I虚设过孔图案配置区域125内以较高的密度配置第I虚设过孔图案121。此外，同时能够在比第I虚设过孔图案配置区域125远离第I以及第2布线IOla IOlf、102a 102i的区域即第2虚设过孔图案配置区域126内以较低的密度配置第2虚设过孔图案124。如上所述，利用本实施方式的方法所设计的半导体装置(半导体集成电路)能够在第I以及第2布线的附近区域配置密度高的虚设过孔图案，并且在比第I以及第2布线的附近区域远的区域配置密度低的虚设过孔图案。据此，能够没有过剩地配置虚设过孔地达成按每种半导体工艺制定的设计标准。即，能够在达成按每种半导体工艺制定的设计标准的同时，抑制表现虚设过孔的布局CAD数据的文件尺寸的庞大化。
另外，作为步骤s205、s207中的虚设过孔图案的配置规格，在图16以及图19中说明了第I虚设过孔图案121以及第2虚设过孔图案124的配置例，但是为了获得作为目标的虚设过孔的密度，可以进行虚设过孔的配置规格的多种变形。例如，可以变更各个虚设过孔的间距，例如，可以进行如图21A、图21B、图21C所示的虚设过孔图案128 130那样的变形。图21A、图21B、图21C示出第I虚设布线图案104和第2虚设布线图案106的重叠区域127中的虚设过孔图案配置规格的其他例。作为虚设过孔图案128，图21A示出如下例子与图16同样地以2Xp的均等间距进行配置，并且没有向由相邻的4个虚设过孔形成的各格子的中心配置虚设过孔。此外，作为虚设过孔图案129，图21B示出在重叠区域127的全部重叠区域配置了虚设过孔的例子。此外，作为虚设过孔图案130，图21C示出如下例子从最左下方的一个重叠区域127向处于右上方的各个重叠区域127配置虚设过孔，并且从该配置了的各个虚设过孔向上方向以及右方向的各个方向以3间距的均等的间距配置虚设过孔。此外，在步骤s205、s207的说明中，在第I虚设布线图案104和第2虚设布线图案106的重叠区域108中，对于一个重叠区域配置了一个虚设过孔，但是虚设过孔的配置规格不限定于此。例如，对于一个重叠区域，也可以在遵守按每种半导体工艺制定的设计标准的范围内配置多个虚设过孔。此外，作为第I虚设布线图案104以及第2虚设布线图案106的布线宽度以及布线间隔，与第I布线IOla IOlf以及第2布线102a 102i同样地，使用了由按每种半导体工艺的设计标准等规定的最小尺寸(布线宽度)以及最小布线间隔，但是不限定于此，在遵守按每种半导体工艺的设计标准的范围内可以进行向多种尺寸(布线宽度以及布线间隔)的变形。图22是表示从上方观察第I实施方式所涉及的半导体装置时的布线布局的俯视图的其他例，是对一个重叠区域配置了多个虚设过孔的例子。在图22中，第I虚设布线图案131以及第2虚设布线图案132具有第I以及第2布线IOla 101f、102a 102i的布线宽度的3倍的布线宽度。S卩，在第I以及第2虚设布线图案131、132中，将布线宽度和布线间隔相加所得的布线间距是第I以及第2布线IOla 101f、102a 102i的4倍。此外，在第I虚设布线图案131和第2虚设布线图案132的重叠区域133中，在第I布线IOla IOlf以及第2布线102a 102i的附近的第I虚设过孔图案配置区域125中对一个重叠区域133配置两个虚设过孔，形成了第I虚设过孔图案134。而且，在比第I虚设过孔图案配置区域125远离第I布线IOla IOlf以及第2布线102a 102i的第2虚设过孔图案配置区域126中，对一个重叠区域133配置一个虚设过孔，形成了第2虚设过孔图案135。另外，在本实施方式中，在第I以及第2虚设布线图案131、132中，将布线宽度和布线间隔相加所得的布线间距是第I以及第2布线IOla IOlf、102a 102i的4倍，但是并不限定于4倍。布线间距只要是整数倍即可。 此外，在本实施方式中，第I虚设布线图案104的延伸方向与第I布线层的优先布线方向(列方向)相同，第2虚设布线图案106的延伸方向与第2布线层的优先布线方向(行方向)相同，但是不限定于此。例如，也可以第I虚设布线图案104的延伸方向与第I布线层的优先布线方向(列方向)正交，并且第2虚设布线图案106的延伸方向与第2布线层的优先布线方向(行方向)正交。此外，设第I虚设布线图案104和第2虚设布线图案106正交而进行了说明，但是不限定于此。但是，优选第I虚设布线图案104和第2虚设布线图案106正交。〈第2实施方式〉图23是表示从上方观察第2实施方式所涉及的半导体装置时的布线布局的俯视图。在图23中对于与图I公共的构成要素标注与图I相同的符号，并且在此省略其详细说明。此外，图24以及图25是用于说明生成第2实施方式所涉及的布线辅助图案的过程的图。在图23的布线布局中，与图I不同的是在第I布线层中形成在第I布线IOla IOlf的空隙部分的第I虚设布线图案140、以及在第2布线层中形成在第2布线102a 102 的空隙部分的第2虚设布线图案141以均等的间距被配置为矩阵状的矩形虚设布线图案。第I虚设过孔图案147被配置在第I以及第2布线IOla IOlf、102a 102i的附近的区域即第I虚设过孔图案配置区域143内的重叠区域142，并且贯通第I布线层和第2布线层之间的层间绝缘膜，将第I虚设布线图案140和第2虚设布线图案141进行连接。第2虚设过孔图案148被配置在比第I虚设过孔图案配置区域143远离第I以及第2布线IOla IOlf、102a 102i的区域即第2虚设过孔图案配置区域144内的重叠区域142，并且贯通第I布线层和第2布线层之间的层间绝缘膜，将第I虚设布线图案140和第2虚设布线图案141进行连接。使用图23 25、以及曾用于第I实施方式的说明的图，来说明第2实施方式所涉及的布线辅助图案的生成方法。以下，与第I实施方式同样地参照图2来说明各步骤。首先在步骤S201中，例如向组装了分析工具的计算机输入包含半导体装置(半导体集成电路)的布线布局信息的布局CAD数据，提取相应的区域的布线图案。具体而言，如图4所示，提取第I布线IOla IOlf以及第2布线102a 102i。接下来，在步骤s202中，如图23所示，在没有形成由步骤s201提取的第I布线IOla IOlf的空隙部分中，从第I布线IOla IOlf空开第I间隔值105的间隔，以矩阵状、均等的间距生成矩形的第I虚设布线图案140。同样地，在没有形成由步骤s201提取的第2布线102a 102i的空隙部分中，从第2布线102a 102i空开第2间隔值107的间隔，以矩阵状、均等的间距生成矩形的第2虚设布线图案141。在本实施方式中，第I以及第2虚设布线图案140、141的以均等的间距配置的原点分别不同。于是，如图23所示，第I虚设布线图案140和第2虚设布线图案141局部具有重叠区域。在此，第I虚设布线图案140以及第2虚设布线图案141存在如下情况在没有形成空开了第I给定值105的间隔的第I布线IOla IOlf的空隙部分、以及没有形成空开了第2给定值107的间隔的第2布线102a 102i的空隙部分的各边界部分，仅残存不满足以均等的间距配置的矩形的大小的区域。此时，优选将矩形布线的一部分切掉进行配置。进而，存在通过上述切掉后剩下的虚设布线的形状不满足由按每种半导体工艺的设计标准等规定的最小尺寸、最小面积等的情况，此时优选将通过上述切掉而剩下的矩形的虚设布线本身删除。接下来，在步骤s203中，如图24所示，提取由步骤s202输出的第I虚设布线图案140以及第2虚设布线图案141的重叠区域142。重叠区域142是第I虚设布线图案140和第2虚设布线图案141都存在的区域，所以是能够配置第I以及第2虚设过孔图案147、148的区域。接下来，在步骤s204中，如图24所示，在由步骤s201提取的第I以及第2布线IOla IOlf、102a 102i的附近，提取可以配置虚设过孔的第I虚设过孔图案能配置区域143。接下来，在步骤s205中，如图25所示，提取由步骤s203输出的重叠区域142、与由步骤s204输出的第I虚设过孔图案能配置区域143的重叠区域145。重叠区域145是更详细地示出了第I以及第2布线IOla 101f、102a 102i的附近的能够配置虚设过孔的区域的区域。而且，如图23所示，对于重叠区域145，基于给定第I虚设过孔图案生成规格，配置并输出第I虚设过孔图案147。在此，优选将给定第I虚设过孔图案生成(配置)规格设为在满足按每种半导体 工艺的设计标准的范围内，按照虚设过孔的密度变得最高的方式定义了虚设过孔的配置间距的生成(配置)规格。接下来，在步骤s206中，如图24所示，提取比第I虚设过孔图案能配置区域143远离第I以及第2布线IOla 101f、102a 102i的能够配置虚设过孔的区域、即第2虚设过孔图案配置区域144。接下来，在步骤s207中，如图25所示，提取由步骤s203输出的重叠区域142和由步骤s206输出的第2虚设过孔能配置区域144的重叠区域146。重叠区域146是更详细地示出了在比第I虚设过孔图案能配置区域143远离第I以及第2布线IOla IOlf、102a 102 的地方能够配置虚设过孔的区域的区域。而且，如图23所示，对于重叠区域146，基于给定第2虚设过孔图案生成规格，配置并输出第2虚设过孔图案148。在此，优选将给定第2虚设过孔图案生成规格设为定义了为了达成由按每种半导体工艺的设计标准规定的虚设过孔的密度的下限值所需的最低限度的虚设过孔的配置间距的虚设过孔的配置规格。
通过实施以上的步骤s201 s207，如图23所示，第I以及第2布线IOla IOlf、102a 102i的附近的第I虚设过孔图案配置区域143内的第I虚设过孔图案147能够以较高的密度进行配置。此外，同时比第I虚设过孔图案能配置区域143远离第I以及第2布线IOla IOlf、102a 102i的地方的区域、即第2虚设过孔图案配置区域144内的第2虚设过孔图案148能够以较低的密度进行配置。如上所述，利用本实施方式的方法所设计的半导体装置(半导体集成电路)能够在第I以及第2布线的附近区域配置密度高的虚设过孔图案，并且在比第I以及第2布线的附近区域远的区域配置密度低的虚设过孔图案。据此，能够没有过剩地配置虚设过孔地达成按每种半导体工艺制定的设计标准。即，能够在达成按每种半导体工艺制定的设计标准的同时，抑制要存储的布局CAD数据的文件尺寸的庞大化。另外，在本实施方式中，生成在第I布线层的第I虚设布线图案和生成在第2布线 层的第2虚设布线图案的以均等的间距配置的原点分别不同，但是该进行配置的原点也可以相同。此外，在上述各实施方式中，设在第I布线层的上层隔着层间绝缘膜形成了第2布线层而进行了说明，但是也可以调换第I布线层和第2布线层的上下关系。此外，在上述各实施方式中，对于第I布线图案和第2布线图案的双方进行了附近和附近以外的判断，但是也可以使用任一方的布线图案来判断附近和附近以夕卜。但是，优选使用第I布线图案和第2布线图案的双方来进行附近和附近以外的判断。此外，虚设过孔图案也可以不配置在第I以及第2虚设布线图案的重叠区域，而仅与第I虚设布线图案或者第2虚设布线图案进行连接。但是，优选配置在第I以及第2虚设布线图案的重叠区域。此外，第I以及第2虚设布线图案的一部分或者全部也可以与不作为电路发挥电气功能的布线、例如不通过使电路动作的信号的布线即接地布线进行连接。此外，在上述的各实施方式中，对于作为均等的间距、布线宽度、以及/或者布线间隔进行了说明的各布线以及各布线图案，根据制造工艺的过程等也可以产生偏差。此外，本发明不限定于上述的各实施方式，在不脱离主旨的范围内，由本领域的技术人员可以适当进行变更。此外，构成第I虚设布线图案140的第I虚设布线、和构成第2虚设布线图案141的第2虚设布线也可以采取如下构成矩形的一个边的长度彼此、以及另一个边的长度彼此相等，并且行方向的间距彼此以及列方向的间距彼此相等。此外，在第I实施方式或者第2实施方式中，优选第I虚设布线和第2虚设布线的重叠区域的中心与虚设过孔的中心一致。此外，在图I所示的第I实施方式中，具备由在列方向上延伸并且以均等的第I间距并列配置的多根第I虚设布线构成的第I虚设布线图案104、和由在行方向上延伸并且以均等的第2间距并列配置的多根第2虚设布线构成的第2虚设布线图案104。此外，第I以及第2虚设过孔图案也可以是在第I虚设布线图案和第2虚设布线图案重叠的重叠区域中，以第I间距以及第2间距的N倍(N是正整数)的间距分别在行列方向上配置的第I虚设过孔的构成。进而优选N为偶数，第I以及第2虚设过孔图案121、124为除了包括第I虚设过孔之外，还包括配置在位于多根第I假想线和多根第2假想线的交点的重叠区域的第2虚设过孔的结构，其中，多根第I假想线通过在行方向上相邻的2个第I虚设过孔的中点，并且分别沿列方向延伸，多根第2假想线通过在列方向上相邻的2个第I虚设过孔的中点，并且分别沿行方向延伸。另外，对于图22所示的实施方式以及图23所示的实施方式，也可以采取同样的构成。-工业可用性-本发明所涉及的半导体装置能够比较有效地降低过孔不良、接触不良等的制造上的不良，并且能够抑制在半导体装置的设计工序中布局CAD数据的文件尺寸庞大化，所以例如对于以LSI为首的半导体集成电路等是有用的。-符号说明-IOla IOlf 第 I 布线 102a 102i 第 2 布线103a 103i 过孔104、131、140第I虚设布线图案106、132、141第2虚设布线图案108、133、142 重叠区域121、134、147第I虚设过孔图案124、135、148第2虚设过孔图案125、143第I虚设过孔图案配置区域126、144第2虚设过孔图案配置区域
权利要求
1.一种半导体装置，具有基板、和形成在所述基板上的第I布线层以及第2布线层，其中，所述半导体装置具备第I布线，其形成在所述第I布线层；层间绝缘膜，其形成在所述第I布线层和所述第2布线层之间；第2布线，其形成在所述第2布线层；过孔，其贯通所述层间绝缘膜，并且将所述第I布线和所述第2布线进行连接；第I虚设布线，其形成在所述第I布线层；第2虚设布线，其形成在所述第2布线层；以及虚设过孔，其贯通所述层间绝缘膜，并且将所述第I虚设布线和所述第2虚设布线进行连接；由多个所述虚设过孔构成并且配置在所述第I布线以及第2布线的附近的第I虚设过孔图案的密度高于由多个所述虚设过孔构成并且配置在比所述第I虚设过孔图案远离所述第I布线以及第2布线的地方的第2虚设过孔图案的密度。
2.根据权利要求I所述的半导体装置，其特征在于，构成所述第I虚设过孔图案的各虚设过孔间的距离小于构成所述第2虚设过孔图案的各虚设过孔间的距离。
3.根据权利要求I所述的半导体装置，其特征在于，所述第I虚设布线的延伸方向和所述第2虚设布线的延伸方向正交。
4.根据权利要求I所述的半导体装置，其特征在于，所述第I虚设布线的延伸方向与所述第I布线层中的优先布线方向相同，所述第2虚设布线的延伸方向与所述第2布线层中的优先布线方向相同。
5.根据权利要求I所述的半导体装置，其特征在于，所述第I虚设布线的延伸方向与所述第I布线层中的优先布线方向正交，所述第2虚设布线的延伸方向与所述第2布线层中的优先布线方向正交。
6.根据权利要求I所述的半导体装置，其特征在于，所述半导体装置具备由以均等的间距并列配置的多根所述第I虚设布线构成的第I虚设布线图案。
7.根据权利要求6所述的半导体装置，其特征在于，构成所述第I虚设布线图案的各第I虚设布线的布线宽度均等。
8.根据权利要求6所述的半导体装置，其特征在于，所述第I布线被设置了多根，构成所述第I虚设布线图案的各第I虚设布线的布线宽度与所述第I布线的布线宽度中的最小布线宽度相等，并且布线间隔与所述第I布线彼此的布线间隔中的最小间隔相坐寸ο
9.根据权利要求6所述的半导体装置，其特征在于，所述半导体装置具备由以均等的间距并列配置的多根所述第I布线构成的第I布线图案，所述第I虚设布线图案的间距是所述第I布线图案的间距的整数倍。
10.根据权利要求I所述的半导体装置，其特征在于，所述半导体装置具备由以均等的间距并列配置的多根所述第2虚设布线构成的第2虚设布线图案。
11.根据权利要求10所述的半导体装置，其特征在于， 构成所述第2虚设布线图案的各第2虚设布线的布线宽度均等。
12.根据权利要求10所述的半导体装置，其特征在于， 所述第2布线被设置了多根， 构成所述第2虚设布线图案的各第2虚设布线的布线宽度与所述第2布线的布线宽度中的最小布线宽度相等，并且布线间隔与所述第2布线彼此的布线间隔中的最小间隔相坐寸ο
13.根据权利要求10所述的半导体装置，其特征在于， 所述半导体装置具备由以均等的间距并列配置的多根所述第2布线构成的第2布线图案， 所述第2虚设布线图案的间距是所述第2布线图案的间距的整数倍。
14.根据权利要求I所述的半导体装置，其特征在于， 所述第I虚设布线以及第2虚设布线的形状是矩形，并且以均等的间距被配置为矩阵状。
15.根据权利要求14所述的半导体装置，其特征在于， 所述第I虚设布线和第2虚设布线构成为所述矩形的一条边的长度彼此以及另一条边的长度彼此相等，并且行方向的间距彼此以及列方向的间距彼此相等。
16.根据权利要求I所述的半导体装置，其特征在于， 所述第I虚设布线和所述第2虚设布线的重叠区域的中心与所述虚设过孔的中心一致。
17.根据权利要求I所述的半导体装置，其特征在于， 所述半导体装置具备由沿列方向延伸、并且以均等的第I间距并列配置的多根所述第I虚设布线构成的第I虚设布线图案；和 由沿行方向延伸、并且以均等的第2间距并列配置的多根所述第2虚设布线构成的第2虚设布线图案； 所述第I虚设过孔图案以及第2虚设过孔图案在所述第I虚设布线图案和所述第2虚设布线图案重叠的重叠区域包括以所述第I间距以及所述第2间距的N倍的间距分别在行方向及列方向上配置的第I虚设过孔，其中，N是正整数。
18.根据权利要求17所述的半导体装置，其特征在于， 所述N是偶数， 所述第I虚设过孔图案以及第2虚设过孔图案除了包括所述第I虚设过孔之外，还包括配置在位于多根第I假想线和多根第2假想线的交点的所述重叠区域的第2虚设过孔，所述多根第I假想线通过在行方向上相邻的两个所述第I虚设过孔的中点，并且分别沿列方向延伸，所述多根第2假想线通过在列方向上相邻的两个所述第I虚设过孔的中点，并且分别沿行方向延伸。
全文摘要
在半导体装置上的第1以及第2布线的附近配置密度高的第1虚设过孔图案，并且在比第1虚设过孔图案远离第1以及第2布线的地方配置密度低的第2虚设过孔图案。据此，能够与有无连接第1布线和第2布线的过孔无关地，在达成按每种半导体工艺制定的设计标准的同时，抑制由虚设过孔引起的布局CAD数据的文件尺寸的庞大化。
文档编号H01L27/04GK102918644SQ20128000152
公开日2013年2月6日 申请日期2012年3月12日 优先权日2011年5月20日
发明者柴田英则, 岛田纯一, 深泽浩公 申请人:松下电器产业株式会社