专利名称：半导体集成电路装置的制作方法
技术领域：
本发明涉及半导体集成电路装置的布局，尤其涉及对兼顾半导体集成电路装置的微细化和小面积化有效的技术。·
背景技术：
以往，在半导体集成电路装置中，通过自由地配置并布线具有各种各样的宽度或长度的晶体管，由此实现具有所期望的功能的多种多样的电路单位。将该电路单位称为单元(cell)。而且，组合该单元并进行配置布线，由此实现大规模集成电路装置(LSI =LargeScale Integration)。近年来，伴随着用于削减芯片成本的单元的小面积化，不仅需要缩小被配置于单元内的晶体管或布线的尺寸，还谋求在单元内无浪费地配置晶体管或布线。结果，尤其是在双稳态触发电路或闩锁电路等复杂的单元中，在布局上存在以下的问题。图10是以小面积来实现闩锁电路单元的布局俯视图。图10中，配置由栅极布线Gn (η为整数、以下同样)及形成有源极/漏极的活性区域Dn构成的晶体管Τη，在其上层形成有用于连接这些晶体管Tn的第I层金属布线Mn。用于供给各晶体管Tn的源极电位的供电用活性区域DVO DVl及供电用第I层金属布线MVO MVl在单元的上下端沿着附图横向延伸。再有，形成有连接栅极布线Gn或活性区域Dn与金属布线Mn的布线用插塞(plug)Pn、及连接活性区域DVO DVl与金属布线MVO MVl的供电用插塞PVn。为了抑制晶体管Tn的源极电位下降，通常以等间隔配置多个供电用插塞PVn。S卩，供电用插塞PVn的中心位于具有规定长度的间距SO的栅格线(grid line)Ln上。如此一来，在将横宽是以栅格的整数倍来定义的单元上下左右地相邻配置多个之际，由于可以将各单元的供电用插塞配置为互相重叠，故供电用插塞彼此之间不会妨碍而可以紧密地配置。在此，从制造工艺的观点来看，在互相接近配置的插塞的间隔较小的情况下，插塞彼此之间会短路，产生无法获得所期望的电路动作的可能性。为了防止这种现象，需要使布线用插塞Pn与供电用插塞PVn的间隔大于供电用插塞PVn彼此之间的间隔。例如图10的情况下，需要分别增大布线用插塞P14与供电用插塞PV6、PV7的间隔、布线用插塞P24与供电用插塞PV10、PVll的间隔、布线用插塞P15与供电用插塞PV21、PV22的间隔、布线用插塞P20与供电用插塞PV23、PV24的间隔。再有，即便在栅极布线Gn的电位没有与晶体管Tn的源极电位大大不同的情况下，从设计规则或制造工艺的观点出发，都需要某种程度地增大布线用插塞Pn与供电用插塞PVn的间隔。因而产生使单元在上下方向伸长的需要，结果单元面积会增大。该倾向在单元高度被降低的单元中变得显著起来。作为解决该问题的方法之一，在专利文献I中，省略供电用插塞PVn的一部分。例如图11的例子中，省略了图10中的供电用插塞？￥6、？￥7、？￥10、？￥11、卩￥21 PV24。由此，既可以维持单元的小面积布局、同时又可以充分地增大布线用插塞Pn与供电用插塞PVn的间隔，可以使电路动作稳定。在先技术文献
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专利文献专利文献I :日本特开2010-067799号公报
发明内容
发明所要解决的技术课题在上述专利文献I的例子中，省略供电用插塞PVn的一部分，由此在维持单元的小面积布局的同时确保将布线用插塞Pn与供电用插塞PVn的间隔充分地增大。然而，对于构成用于将供电用金属布线的上层侧的供电用插塞、例如供电用金属布线连接到上层的电源带状布线的堆叠通孔构造(stacked viastructure)的供电用插塞而言，有时省略该供电用插塞是困难的。因而，即便在与供电用插塞相同的布线层附近存在被供给不同电位的布线用插塞的情况下，也无法省略该供电用插塞，由此存在无法确保供充分地增大供电用插塞与布线用插塞的间隔的可能性。为了避免该问题，例如只要使配置了布线用插塞的电路用金属布线远离供电用金属布线即可，但在该情况下产生使单元在上下方向伸长的需要，结果单元面积增大。本发明的目的在于提供一种布局构造，以便在半导体集成电路装置中不会招致面积的增加，可以充分地确保布线用插塞与供电用插塞的间隔且可以维持电路动作稳定性。用于解决问题的技术方案本发明的第I形态中，包含标准逻辑单元的半导体集成电路装置具备第I供电用金属布线，其形成于第I布线层且沿第I方向延伸；第2供电用金属布线，其形成于所述第I布线层的上层的第2布线层且按照与所述第I供电用金属布线重叠的方式沿所述第I方向延伸；第I电路用金属布线，其在所述标准逻辑单元内形成于所述第I布线层；第2电路用金属布线，其在所述标准逻辑单元内形成于所述第2布线层，且按照与所述第I电路用金属布线重叠的方式沿所述第I方向延伸；供电用插塞，其连接所述第I供电用金属布线与所述第2供电用金属布线；以及布线用插塞，其连接所述第I电路用金属布线与所述第2电路用金属布线，所述第2电路用金属布线被配置为在所述标准逻辑单元内，比形成于所述第2布线层的其他电路用金属布线更靠近所述第2供电用金属布线，且在与所述第I方向垂直的第2方向进行观察时与所述第2供电用金属布线具有重合。另外，所述供电用插塞与所述布线用插塞在所述第I方向上被配置于不同的位置。根据该形态，相对于连接第I供电用金属布线和设置于其上层的第2供电用金属布线的供电用插塞而言，在其附近设置有连接第I电路用金属布线和设置于其上层的第2电路用金属布线的布线插塞。而且，该供电用插塞与布线用插塞在第I方向上配置在不同的位置。即，供电用插塞与布线用插塞在第I方向上相对错开位置地配置。因而，在接近的供电用插塞与布线用插塞之间能够确保充分的间隔，不会招致面积增加，可以避免插塞彼此之间成为电短路状态这样的问题。本发明的第2形态中，包含标准逻辑单元的半导体集成电路装置具备第I供电用金属布线，其形成于第I布线层且沿第I方向延伸；第2供电用金属布线，其形成于所述第I布线层的上层的第2布线层且按照与所述第I供电用金属布线重叠的方式沿所述第I方向延伸；第I电路用金属布线，其在所述标准逻辑单元内形成于所述第I布线层；第2电路用金属布线，其在所述标准逻辑单元内形成于所述第2布线层，且按照与所述第I电路用金CN 102918643 A
书
明
说
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属布线重叠的方式沿所述第I方向延伸；供电用插塞，其连接所述第I供电用金属布线与所述第2供电用金属布线；以及布线用插塞，其连接所述第I电路用金属布线与所述第2电路用金属布线，所述第2电路用金属布线被配置为在所述标准逻辑单元内，比形成于所述第2布线层的其他任意的电路用金属布线更靠近所述第2供电用金属布线，且在与所述第I方向垂直的第2方向进行观察时与所述第2供电用金属布线具有重合。另外，所述布线用插塞在所述第2方向上的中心，自所述第2电路用金属布线的在所述布线用插塞的配置位置处的所述第2方向上的中心起向远离所述供电用插塞的一方错开。根据该形态，相对于连接第I供电用金属布线与设置于其上层的第2供电用金属布线的供电用插塞而言，在其附近设置有连接第I电路用金属布线与设置于其上层的第2电路用金属布线的布线插塞。而且，该布线用插塞在第2方向上的中心自第2电路用金属布线的在布线用插塞的配置位置处的第2方向上的中心起向远离供电用插塞的一方错开。即，布线用插塞向远离供电用插塞的一方错开位置地配置。因而，在接近的供电用插塞与布线用插塞之间能够确保充分的间隔，不会招致面积增加，且可以避免插塞彼此之间成为电短路状态这样的问题。本发明的第3形态中，包含标准逻辑单元的半导体集成电路装置具备第I供电用金属布线，其形成于第I布线层且沿第I方向延伸；第2供电用金属布线，其形成于所述第I布线层的上层的第2布线层且按照与所述第I供电用金属布线重叠的方式沿所述第I方向延伸；第1电路用金属布线，其在所述标准逻辑单元内形成于所述第I布线层；第2电路用金属布线，其在所述标准逻辑单元内形成于所述第2布线层且按照与所述第I电路用金属布线重叠的方式沿所述第I方向延伸；供电用插塞，其连接所述第I供电用金属布线与所述第2供电用金属布线；以及布线用插塞，其连接所述第I电路用金属布线与所述第2电路用金属布线，所述第2电路用金属布线被配置为在所述标准逻辑单元内，比形成于所述第2布线层的其他任意的电路用金属布线更靠近所述第2供电用金属布线，且在与所述第I方向垂直的第2方向进行观察时与所述第2供电用金属布线具有重合。另外，所述供电用插塞在所述第2方向上的中心，自所述第I供电用金属布线的在所述供电用插塞的配置位置处的所述第2方向上的中心起向远离所述布线用插塞的一方错开。根据该形态，相对于连接第I供电用金属布线与设置于其上层的第2供电用金属布线的供电用插塞而言，在其附近设置有连接第I电路用金属布线与设置于其上层的第2电路用金属布线的布线插塞。而且，该供电用插塞在第2方向上的中心自第I供电用金属布线的在供电用插塞的配置位置处的第2方向上的中心起向远离布线用插塞的一方错开。即，供电用插塞向远离布线用插塞的一方错开位置地配置。因而，在接近的供电用插塞与布线用插塞之间能够确保充分的间隔，不会招致面积增加，且可以避免插塞彼此之间成为电短路状态这样的问题。发明效果根据本发明，能够以小面积充分地确保供电用插塞与布线用插塞的间隔，可以维持电路动作稳定性。
图1是实施方式1涉及的半导体集成电路装置的布局图案的例子。
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2是从图I中省略了金属布线与第2插塞的图。
3是从图I中省略了活性区域及栅极布线的图。
4是在单元列上配置了电源带状布线的布局俯视图。
5是图I的线A-A’处的剖面构造。
6是实施方式I涉及的半导体集成电路装置的布局图案的其他例子。7是实施方式I涉及的半导体集成电路装置的布局图案的其他例子。8是实施方式2涉及的半导体集成电路装置的布局图案的例子。
9是实施方式2涉及的半导体集成电路装置的布局图案的其他例子。10是闩锁电路单元的布局的一例。
11是图10的布局中采用了以往技术的例子。
具体实施例方式以下，基于附图对本发明的实施方式详细地进行说明。(实施方式I)图I是表示实施方式I涉及的半导体集成电路装置的布局图案的一例的俯视图。图I中示出与I个标准单元(标准逻辑单元)相关的构成。图I中，例如示出了构成MISFET那样的晶体管的活性区域及栅极布线、设置在其上层(第I布线层)的第I层金属布线、对栅极布线或活性区域与第I层金属布线进行电连接的第I插塞、设置在第I层金属布线的上层(第2布线层)的第2层金属布线、以及对第I层金属布线与第2层金属布线进行电连接的第2插塞。另外，图2及图3是为了容易看图I而做出的图，图2从图I中省略了第I层及第2层金属布线与第2插塞而仅图示了栅极布线、活性区域及第I插塞，图3从图I中省略了活性区域及栅极布线而仅图示了第I层及第2层金属布线与第I及第2插塞。图I中，DVO DVl是用于供给各晶体管的源极电位的供电用活性区域，在单元的上下端沿着附图横向(第I方向)延伸。在供电用活性区域DVO DVl的上层分别设置有供电用第I层金属布线MVO MVl。供电用活性区域DVO与供电用第I层金属布线MVO通过形成于其间的多个供电用第I插塞PVO PV3而被电连接。同样，供电用活性区域DVl与供电用第I层金属布线MVl通过形成于其间的多个供电用第I插塞PV4 PV7而被电连接。在供电用活性区域DVO、DVl之间设置有成为晶体管的源极或漏极的活性区域Dl D2、成为晶体管的栅极的栅极布线Gl G3，从而形成晶体管Tl T6。活性区域例如是通过在半导体基板主面形成称为STI (Shallow Trench Isolation)或SGI (Shallow GrooveIsolation)的浅沟槽型的分离区域而被规定的。栅极布线例如由多晶硅膜来形成，在半导体基板的主面上隔着由薄的氧化硅膜等形成的栅极绝缘膜而被图案化。在供电用活性区域DVO、DVl之间，在活性区域Dl D2及栅极布线Gl G3的上层(第I布线层)设置电路用第I层金属布线Ml M4，且按照对活性区域Dl D2及栅极布线Gl G3与电路用第I层金属布线Ml M4进行电连接的方式而设置有多个布线用第I插塞Pl P7。在电路用第I层金属布线Ml M4的上层(第2布线层)设置电路用第2层金属布线NI N4，且按照对电路用第I层金属布线Ml M4与电路用第2层金属布线NI N4进行电连接的方式而设置有多个布线用第2插塞Ql Q4。通过利用电路用金属
7布线而被电连接的活性区域及栅极布线来实现例如NAND电路或双稳态触发电路等的电路功能。在此，在图I中图示有例如用于从形成于第4金属布线层的电源带状布线向供电用第I层金属布线MVl进行电源供给的堆叠通孔构造的一部分、即供电用第2层金属布线NVl与供电用第2插塞QV1。另外，在图I中为了易于明白说明而省略了第2金属布线层的上层的布线及插塞。图4是例示出包含图I所示的布局图案在内的电路区域的例子的布局俯视图。如图4所示，具有图I所示的布局图案的标准单元Cl排列在附图横向上，由此构成被供电用第I层金属布线MV0、MV1夹持的标准单元列。而且，在附图纵向上排列配置该标准单元列。在标准单元列上方的第4金属布线层，电源带状布线SVO、SVl按照沿着与供电用第I层金属布线MV0、MV1延伸的方向垂直的附图纵向延伸的方式配置。供电用第I层金属布线MV0、MVl与电源带状布线SV0、SV1通过配置为堆叠状的供电用插塞QV1、TVUUVl而被连接。图5是示出了图I的线A-A’处的剖面构造的图。图5中，电源带状布线SVl形成于第4金属布线层(M4)。供电用第I层金属布线MVl与电源带状布线SVl通过被配置为堆叠状的供电用第2插塞QV1、供电用第2层金属布线NV1、供电用第3插塞TV1、供电用第3层金属布线RV1、及供电用第4插塞UVl而电连接。为了抑制供电用第I层金属布线MVl的IR下降(IR drop)，供电用第2插塞QVl通常被配置在沿附图横向延伸的供电用第I层金属布线MVl上的任意位置。另外，在因小面积化而降低了单元高度的状态下为了实现单元的电路功能，需要尽可能多地确保可以配置于单元内的电路用第2层金属布线的资源。因而，使供电用第2层金属布线NVl与电路用第2层金属布线N4尽量接近，例如按照其间隔成为工艺规则上可以容许的最小值的方式进行配置。然而该情况下配置于供电用第2层金属布线NVl上的供电用第2插塞QVl和配置于电路用第2层金属布线N4上的布线用第2插塞Q4会过于接近，存在插塞彼此之间短路而不能获得所期望的电路动作的可能性。但是，若与上述专利文献I同样地若省略供电用第2插塞QV1，则无法从上层的电源带状布线进行电源供给。因而，本实施方式中，在栅格线L3上配置布线用第2插塞Q4而在栅格线L2、L3间配置供电用第2插塞QV1。即，使布线用第2插塞Q4与供电用第2插塞QVl的位置在附图横向上相对地错开。由此，在布线用第2插塞Q4与供电用第2插塞QVl之间可以确保充分的间隔，因此可以避免插塞彼此之间成为电短路状态这样的问题。再有，由于无需使半导体集成电路装置在附图上下方向伸长，故也不会产生布局面积的增加。即，在本实施方式的构成中，形成于第I布线层且沿附图横向(第I方向)延伸的作为第I供电用金属布线的布线MV1、和形成于第2布线层且按照与布线MVl重叠的方式沿第I方向延伸的第2供电用金属布线NV1，通过形成于其间的作为供电用插塞的插塞QVl而被连接。再有，在标准逻辑单元内，形成于第I布线层的作为第I电路用金属布线的布线M4和形成于第2布线层且按照与布线M4重叠的方式沿第I方向延伸的作为第2电路用金属布线的布线N4，通过作为形成于其间的布线用插塞的插塞Q4而被连接。而且，在标准逻辑单元内布线N4配置得要比形成于第2布线层的其他任意的电路用金属布线更靠近布线NV1，且被配置为在附图纵向(第2方向)进行观察时与布线NV具有重合。而且，供电用插塞QVl与布线用插塞Q4在附图横向上配置于不同的位置。换言之，在附图纵向进行观察时，供电用插塞QVl与布线用插塞Q4并未具有重合。图6是表示本实施方式涉及的半导体集成电路装置的布局图案的其他例子的俯视图。图6的构成和图I的构成几乎相同。其中，不同点在于图I中，在栅格线L3上配置布线用第2插塞Q4且在栅格线L2、L3间配置供电用第2插塞QV1，相对于此在图6中，在栅格线L2、L3间配置布线用第2插塞Q4且在栅格线L3上配置供电用第2插塞QV1。图6的构成中，布线用第2插塞Q4与供电用第2插塞QVl的位置在附图横向上相对地错开，由此获得与图I的构成同样的效果。图7是表示本实施方式涉及的半导体集成电路装置的布局图案的其他例子的俯视图。图7的构成也与图I的构成几乎同样，但是不同点在于为了对布线MVl与布线NVl进行连接而设置有2个供电用第2插塞QV1、QV2。而且，在栅格线L2、L3间配置布线用第2插塞Q4，在栅格线L2上配置供电用第2插塞QVl、在栅格线L3上配置供电用第2插塞QV2。即，供电用第2插塞QV1、QV2双方和布线用第2插塞Q4在附图横向上都被配置于不同的位置。图7的构成中，布线用第2插塞Q4与各供电用第2插塞QV1、QV2的位置在附图横向上也是相对地错开的，由此获得与图I的构成同样的效果。另外，当然也可以设置3个以上的供电用插塞。此外，在上述的构成例中，虽然从设计容易性的观点来看，利用栅格线来确定供电用第2插塞及布线用第2插塞的配置位置，但不限于此，只要在相对的位置关系上可确保充分的间隔即可。例如，当然也可以在栅格线上以外的位置上配置供电用第2插塞及布线用第2插塞双方。(实施方式2)实施方式I中，通过使供电用第2插塞及与供电用第2插塞接近配置的布线用第2插塞的至少任一方的配置位置在附图横向(第I方向)上错开，从而确保供电用第2插塞与布线用第2插塞的间隔。与此相对，实施方式2中使供电用第2插塞及与供电用第2插塞接近配置的布线用第2插塞的至少任一方的配置位置在附图纵向(第2方向)上错开，由此确保他们的间隔。图8是表示实施方式2涉及的半导体集成电路装置的布局图案的一例的俯视图。图8中，与图I同样地示出与I个标准单元(标准逻辑单元)相关的构成，例如示出构成MISFET那样的晶体管的活性区域及栅极布线、设置在其上层(第I布线层)的第I层金属布线、对栅极布线或活性区域与第I层金属布线进行电连接的第I插塞、设置在第I层金属布线的上层(第2布线层)的第2层金属布线、以及对第I层金属布线与第2层金属布线进行电连接的第2插塞。针对与图I共同的构成要素赋予与图I相同的符号，并在此省略其详细的说明。图8的构成中，使布线用第2插塞Q4向附图纵向下方移动，由此来确保与供电用第2插塞QVl的间隔。此时，为了确保布线用第2插塞Q4与电路用第2层金属布线N4的重叠而将电路用第2层金属布线N4的形状形成为L字形状。即，电路用第2层金属布线N4在布线用第2插塞Q4的配置位置处的宽度要比其他部分更宽。S卩，图8的构成中，形成于第I布线层且沿附图横向(第I方向)延伸的作为第I供电用金属布线的布线MVl和形成于第2布线层且按照与布线MVl重叠的方式沿第I方向延伸的第2供电用金属布线NV1，通过作为形成于其间的供电用插塞的插塞QVl而被连接。再有，在标准逻辑单元内，形成于第I布线层的作为第I电路用金属布线的布线M4和形成于第2布线层且按照与布线M4重叠的方式沿第I方向延伸的作为第2电路用金属布线的布线N4，通过作为形成于其间的布线用插塞的插塞Q4而被连接。而且，在标准逻辑单元内，布线N4配置得要比形成于第2布线层的其他任意的电路用金属布线更靠近布线NV1，且配置为在附图纵向(第2方向)进行观察时与布线NVl具有重合。而且，布线用插塞Q4在附图纵向上的中心自布线N4的在布线用插塞Q4的配置位置处的附图纵向上的中心起，向远离供电用插塞QVl的一方错开。图9是表示实施方式2涉及的半导体集成电路装置的布局图案的其他例子的俯视图。图9的构成中，使供电用第2插塞QVl向附图纵向上方移动，由此确保与布线用第2插塞Q4的间隔。此时，为了确保供电用第2插塞QVl与供电用第2层金属布线NVl及供电用第I层金属布线MVl的重叠，扩展供电用第2金属布线NVl的布线宽度并将供电用第I层金属布线MVl形成为凸形状。即，供电用第I层金属布线MVl在供电用第2插塞QVl的配置位置处的宽度要比其他部分更宽。即，在图9的构成中，形成于第I布线层且沿附图横向(第I方向)延伸的作为第I供电用金属布线的布线MVl和形成于第2布线层且按照与布线MVl重叠的方式沿第I方向延伸的第2供电用金属布线NV1，通过形成于其间的作为供电用插塞的插塞QVl而被连接。再有，在标准逻辑单元内，形成于第I布线层的作为第I电路用金属布线的布线M4和形成于第2布线层且按照与布线M4重叠的方式沿第I方向延伸的作为第2电路用金属布线的布线N4，通过形成于其间的作为布线用插塞的插塞Q4而被连接在一起。而且，在标准逻辑单元内，布线N4配置得要比形成于第2布线层的其他任意的电路用金属布线更靠近布线NV1，且配置为在附图纵向(第2方向)上进行观察时与布线NVl具有重合。而且，供电用插塞QVl在附图纵向上的中心自布线MVl的在供电用插塞QVl的配置位置处的附图纵向上的中心起向远离布线用插塞Q4的一方错开。根据本实施方式，由于在布线用第2插塞Q4与供电用第2插塞QVl之间可以确保充分的间隔，故可以避免插塞彼此之间成为电短路状态这样的问题。再有，由于无需使半导体集成电路装置在附图上下方向上伸长，故也不会产生布局面积的增加。另外，在本实施方式中，虽然供电用第2插塞QVl与布线用第2插塞Q4使附图横向上的位置一致，但不限于此。例如也可以如实施方式I那样，供电用第2插塞QVl与布线用第2插塞Q4在附图横向上相对地错开。即，当然也可以组合本实施方式与实施方式I来实现。或者，在附图纵向进行观察时，当然供电用第2插塞QVl与布线用第2插塞Q4也可以配置为一部分重叠。再有，当然也可以组合图8的构成与图9的构成来实现。此外，上述的各构成中，在实际的半导体集成电路装置中例如优选从供电用第2插塞的中心到最近的布线用第2插塞的中心为止的距离比相当于供电用第2插塞的直径的
2.2倍的长度还长。-工业实用性-本发明中，对于半导体集成电路装置而言，由于能够以小面积充分地确保供电用插塞与布线用插塞的间隔且可以维持电路动作稳定性，例如对于LSI的性能稳定性的提高或成本降低来说是有效的。
-符号说明-MVl供电用第I层金属布线(第I供电用金属布线)NVl供电用第2层金属布线(第2供电用金属布线)M4电路用第I层金属布线(第I电路用金属布线)N4电路用第2层金属布线(第2电路用金属布线)QVl、QV2供电用第2插塞(供电用插塞)Q4布线用第2插塞(布线用插塞)SVl电源带状布线
权利要求
1.一种半导体集成电路装置，其包含标准逻辑单元，该半导体集成电路装置具备第I供电用金属布线，其形成于第I布线层且沿第I方向延伸；第2供电用金属布线，其形成于所述第I布线层的上层的第2布线层且按照与所述第I供电用金属布线重叠的方式沿所述第I方向延伸；第I电路用金属布线，其在所述标准逻辑单元内形成于所述第I布线层；第2电路用金属布线，其在所述标准逻辑单元内形成于所述第2布线层，且按照与所述第I电路用金属布线重叠的方式沿所述第I方向延伸；供电用插塞，其连接所述第I供电用金属布线与所述第2供电用金属布线；以及布线用插塞，其连接所述第I电路用金属布线与所述第2电路用金属布线，所述第2电路用金属布线被配置为在所述标准逻辑单元内，比形成于所述第2布线层的其他任意的电路用金属布线更靠近所述第2供电用金属布线，且在与所述第I方向垂直的第2方向进行观察时与所述第2供电用金属布线具有重合，所述供电用插塞与所述布线用插塞在所述第I方向上被配置于不同的位置。
2.根据权利要求I所述的半导体集成电路装置，其特征在于，设置了多个所述供电用插塞，所述多个供电用插塞的任意一个在所述第I方向上都被配置于与所述布线用插塞不同的位置上。
3.一种半导体集成电路装置，其包含标准逻辑单元，该半导体集成电路装置具备第I供电用金属布线，其形成于第I布线层且沿第I方向延伸；第2供电用金属布线，其形成于所述第I布线层的上层的第2布线层且按照与所述第I供电用金属布线重叠的方式沿所述第I方向延伸；第I电路用金属布线，其在所述标准逻辑单元内形成于所述第I布线层；第2电路用金属布线，其在所述标准逻辑单元内形成于所述第2布线层，且按照与所述第I电路用金属布线重叠的方式沿所述第I方向延伸；供电用插塞，其连接所述第I供电用金属布线与所述第2供电用金属布线；以及布线用插塞，其连接所述第I电路用金属布线与所述第2电路用金属布线，所述第2电路用金属布线被配置为在所述标准逻辑单元内，比形成于所述第2布线层的其他任意的电路用金属布线更靠近所述第2供电用金属布线，且在与所述第I方向垂直的第2方向进行观察时与所述第2供电用金属布线具有重合，所述布线用插塞在所述第2方向上的中心，自所述第2电路用金属布线的在所述布线用插塞的配置位置处的所述第2方向上的中心起向远离所述供电用插塞的一方错开。
4.一种半导体集成电路装置，其包含标准逻辑单元，该半导体集成电路装置具备第I供电用金属布线，其形成于第I布线层且沿第I方向延伸；第2供电用金属布线，其形成于所述第I布线层的上层的第2布线层且按照与所述第I供电用金属布线重叠的方式沿所述第I方向延伸；第I电路用金属布线，其在所述标准逻辑单元内形成于所述第I布线层；第2电路用金属布线，其在所述标准逻辑单元内形成于所述第2布线层，且按照与所述第I电路用金属布线重叠的方式沿所述第I方向延伸；供电用插塞，其连接所述第I供电用金属布线与所述第2供电用金属布线；以及布线用插塞，其连接所述第I电路用金属布线与所述第2电路用金属布线，所述第2电路用金属布线被配置为在所述标准逻辑单元内，比形成于所述第2布线层的其他任意的电路用金属布线更靠近所述第2供电用金属布线，且在与所述第I方向垂直的第2方向进行观察时与所述第2供电用金属布线具有重合，所述供电用插塞在所述第2方向上的中心，自所述第I供电用金属布线的在所述供电用插塞的配置位置处的所述第2方向上的中心起向远离所述布线用插塞的一方错开。
5.根据权利要求3或4所述的半导体集成电路装置，其特征在于，所述供电用插塞与所述布线用插塞被配置为在所述第2方向进行观察时至少一部分重叠。
6.根据权利要求I 5中任一项所述的半导体集成电路装置，其特征在于，所述供电用第2金属布线和在所述第2布线层的上层的布线层中沿所述第2方向延伸的电源带状布线连接。
7.根据权利要求I 5中任一项所述的半导体集成电路装置，其特征在于，从所述供电用插塞的中心到所述布线用插塞的中心为止的距离比相当于所述供电用插塞的直径的2. 2倍的长度长。
全文摘要
本发明提供一种半导体集成电路装置。相对于连接第1供电用金属布线(MV1)与设置于其上层的第2供电用金属布线(NV1)的供电用插塞(QV1)而言，在其附近设置有连接第1电路用金属布线(M4)与设置于其上层的第2电路用金属布线(N4)的布线插塞(Q4)。而且，供电用插塞(QV1)与布线用插塞(Q4)被配置为在第1供电用金属布线(MV1)延伸的方向上相对地错开位置。
文档编号H01L21/3205GK102918643SQ201280001520
公开日2013年2月6日 申请日期2012年1月11日 优先权日2011年4月6日
发明者池上智朗, 西村英敏 申请人:松下电器产业株式会社