半导体装置制造方法
【专利摘要】一种半导体装置，其中输入端子与第一传输门的第一端子电连接；所述第一传输门的第二端子与第一反相器的第一端子和功能电路的第二端子电连接；所述第一反相器的第二端子和所述功能电路的第一端子与第二传输门的第一端子电连接；所述第二传输门的第二端子与第二反相器的第一端子和钟控反相器的第二端子电连接；所述第二反相器的第二端子和所述钟控反相器的第一端子与输出端子电连接；且所述功能电路包括在具有小关态电流的晶体管和电容器之间的数据保持部分。
【专利说明】半导体装置
【技术领域】
[0001]本发明涉及半导体装置。在本说明书中，半导体装置涉及半导体元件本身或者包括半导体元件的装置。例如，可以给出薄膜晶体管作为这样的半导体元件的示例。因此，所述半导体装置包括液晶显示器，存储器等。
【背景技术】
[0002]近年来，具有半导体特性的金属氧化物(以下简称为氧化物半导体)受到了关注。氧化物半导体可以应用于晶体管(查看专利文件I和2)。
[0003][参考文献]
[0004][专利文件I]日本公开的专利申请N0.2007-123861
[0005][专利文件2]日本公开的专利申请N0.2007-096055
【发明内容】
[0006]在显示器、存储器等装置中，半导体元件以矩阵排列。排列在矩阵中的所述半导体元件通过外围驱动电路控制。包括在所述外围驱动电路中的电路的一个例子是D触发器电路。
[0007]本发明一个实施例的一个目的是提供一种D触发器电路，即使当执行处理时被断电也能保持数据，并且比常规的D触发器电路面积小。
[0008]本发明的一个实施例是包括电路的半导体装置，所述电路包括输入端子、第一传输门、第二传输门、第一反相器、第二反相器、功能电路、钟控反相器、和输出端子。所述输入端子与所述第一传输门的第一端子电连接。所述第一传输门的第二端子与所述第一反相器的第一端子和所述功能电路的第二端子电连接。所述第一反相器的第二端子和所述功能电路的第一端子与所述第二传输门的第一端子电连接。所述第二传输门的第二端子与所述第二反相器的第一端子和所述钟控反相器的第二端子电连接。所述第二反相器的第二端子和所述钟控反相器的第一端子与所述输出端子电连接。所述功能电路包括第一P沟道晶体管、第二 P沟道晶体管、具有小的关态电流的晶体管、以及电容器。所述第一 P沟道晶体管的源极和漏极中的一个与第一布线电连接。所述第一P沟道晶体管的源极和漏极中的另一个与所述第二 P沟道晶体管的源极和漏极中的一个电连接。时序信号输入到所述第一 P沟道晶体管的栅极。所述第二P沟道晶体管的源极和漏极中的另一个与所述具有小关态电流的晶体管的源极和漏极中的一个和所述第一反相器的所述第一端子电连接。所述第二P沟道晶体管的栅极与所述第一反相器的所述第二端子电连接。所述具有小关态电流的晶体管的源极和漏极中的另一个与所述电容器的一个电极电连接。所述电容器的另一电极与第二布线电连接。
[0009]在所述半导体装置中，优选所述第一布线和所述第二布线每一均为被供应以恒定电位的电源电位线，并且优选所述第一布线的电位比所述第二布线的电位高。
[0010]所述半导体装置重启时，时钟信号可能不输入到所述钟控反相器，所述时钟信号所输入到的布线保持在恒定电位，在所述具有小关态电流的晶体管导通之前，输入到所述第一 P沟道晶体管的栅极的时序信号被设为H (高)电平。在所述重启之后，可以将与输入到所述钟控反相器的所述时钟信号相同的信号作为所述时序信号输入。
[0011]优选地，具有以上结构的所述半导体装置中处于浮置状态的节点与复位晶体管的源极和漏极中的一个电连接，所述复位晶体管的源极和漏极中的另一个与所述第一布线或所述第二布线电连接，复位信号输入到所述复位晶体管。
[0012]在上述结构中，优选地，在室温下所述具有小关态电流的晶体管的每微米沟道宽度的关态电流小于或等于10aA。
[0013]注意，在关注于布线部分的解释说明中，布线也被称为“节点”。
[0014]根据本发明的一个实施例，可以获得这样的D触发器电路，即使在执行处理时断电其也能保持数据，并且其具有比常规的小的面积。
【专利附图】
【附图说明】
[0015]图1A和IB示出了本发明一个实施例中半导体装置的D触发器电路。
[0016]图2A和2B示出了常规半导体装置的D触发器电路。
[0017]图3是示出图1A和IB中D触发器电路的操作的时序图。
[0018]图4是示出图2A和2B中D触发器电路的操作的时序图。
[0019]图5图示了本发明一个实施例中的半导体装置的D触发器电路。
[0020]图6是可以应用到本发明一个实施例的晶体管的示意性截面图。
[0021]图7A至7D示出了图6所示晶体管的制造方法。
[0022]图8A至8E示出了可以应用到晶体管的氧化物半导体的结构。
[0023]图9A至9C示出了可以应用到晶体管的氧化物半导体的结构。
[0024]图1OA至IOC示出了可以应用到晶体管的氧化物半导体的结构。
[0025]图11示出了通过计算得到的场效应迁移率对栅极电压的依赖关系。
[0026]图12A至12C示出了通过计算得到的漏电流和场效应迁移率对栅极电压的依赖关系O
[0027]图13A至13C示出了通过计算得到的漏电流和场效应迁移率对栅电压的依赖关
系O
[0028]图14A至14C示出了通过计算得到的漏电流和场效应迁移率对栅电压的依赖关
系O
[0029]图15A和15B示出了用于计算的晶体管的截面结构。
[0030]图16A至16C示出了利用氧化物半导体膜形成的晶体管的特性。
[0031]图17A和17B各示出了样品I的晶体管在BT测试后的Vg-1d特性。
[0032]图18A和18B各示出了样品2的晶体管在BT测试后的Vg-1d特性。
[0033]图19示出了 Id和场效应迁移率对Vg的依赖关系。
[0034]图20A不出了衬底温度与阈值电压之间的关系，图20B图不了衬底温度与场效应迁移率之间的关系。
[0035]图21示出了样品A和B的XRD图谱。
[0036]图22示出了晶体管的关态电流和测量中衬底温度之间的关系。【具体实施方式】
[0037]以下将参照附图详细描述本发明的实施例。注意，本发明不限于以下描述，并且本领域技术人员将容易理解，可以作出多种变化和改变而不偏离本发明的精神和范围。因此，本发明不应被解释为限于以下实施例的描述。
[0038]以下将描述作为本发明的一个实施例的D触发器电路。
[0039]图1A是作为本发明一个实施例的D触发器电路100的电路图，图2A是常规的D触发器电路130的电路图。
[0040]在图2A不出的D触发器电路130中，输入端子与第一传输门102的第一端子电连接。第一传输门102的第二端子与第一反相器104的第一端子以及钟控反相器107的第二端子通过节点114电连接。所述第一反相器104的第二端子和所述钟控反相器107的第一端子与第二传输门108的第一端子通过节点116电连接。所述第二传输门108的第二端子与第二反相器110的第一端子和钟控反相器112的第二端子电连接。所述第二反相器110的第二端子和钟控反相器112的第一端子与输出端子电连接。注意，图2B示出了钟控反相器107的结构。
[0041]在图1A不出的所述D触发器电路100中，输入端子与第一传输门102的第一端子电连接。所述第一传输门102的第二端子与第一反相器104的第一端子和功能电路106的第二端子通过节点114电连接。所述第一反相器104的第二端子和所述功能电路106的第一端子与第二传输门108的第一端子通过节点116电连接。所述第二传输门108的第二端子与第二反相器110的第一端子和钟控反相器112的第二端子电连接。所述第二反相器110的第二端子和所述钟控反相器112的第一端子与输出端子电连接。
[0042]因此，图1A示出的D触发器电路100不同于图2A示出的D触发器电路130之处在于，功能电路106替换了钟控反相器107。
[0043]图1B示出的功能电路106包括第一 P沟道晶体管120、第二 p沟道晶体管122、具有小关态电流的晶体管124、以及电容器128。
[0044]第一 P沟道晶体管120的源极和漏极中的一个与较高电源电位线Vdd电连接。第一 P沟道晶体管120的源极和漏极中的另一个与第二 P沟道晶体管122的源极和漏极中的一个电连接。时序信号CLKa输入到第一 P沟道晶体管120的栅极。第二 P沟道晶体管122的源极和漏极中的另一个与晶体管124的源极和漏极中的一个以及节点114电连接。第二P沟道晶体管122的栅极与节点116电连接。晶体管124的源极和漏极中的另一个与电容器128的一个电极电连接。电容器128的另一电极与低电源电位线Vss电连接。数据保持部分126设置在晶体管124的源极和漏极中的另一个与电容器128的所述一个电极之间。
[0045]图3是示出图1A中D触发器电路100的操作的时序图，图4是示出图2A中D触发器电路130的操作的时序图。
[0046]首先描述图4中的时序图。图4示出了 tl至t4四个时段。tl时段是关断时段；t2时段是导通时段；t3时段是关断时段；t4时段是导通时段。注意，粗虚线表示不能确定电位是处于高电平还是处于低电平。
[0047]高电源电位线Vdd的电位在导通时段中处于H电平，在关断时段中处于L电平。
[0048]时钟信号CLK仅在导通时段中以恒定频率输入。[0049]通过翻转时钟信号CLK得到反相时钟信号CLKB。注意，当电源关断时(当Vdd处于L电平时)，反相时钟信号CLKB和时钟信号CLK 一样处于L电平。
[0050]数据信号D作为数据输入到D触发器电路130。
[0051]首先，D触发器电路130由关断状态(tl时段)切换到导通状态(t2时段)。通过将D触发器电路130切换到导通状态，Vdd被设为H电平，输入时钟信号CLK和反相时钟信号CLKB。在此当数据信号D输入时，依据数据信号D将开始时为不确定电位的节点114的电位设为H电平(或L电平)。此外，将开始时也为不确定电位的节点116的电位设为与节点114的电平相反的电平。
[0052]换言之，当节点114的电位处于H电平时，节点116的电位被设为L电平，当节点114的电位处于L电平时,节点116的电位被设为H电平。此时，输出信号Q取决于数据信号D (t2时段)。
[0053]接着，通过将D触发器电路130由导通状态(t2时段)切换到关断状态(t3时段)，停止所有信号的输入(t3时段)。
[0054]然后，通过再次将D触发器电路130由关断状态(t3时段)切换到导通状态(t4时段)，将Vdd设为H电平，并输入时钟信号CLK和反相时钟信号CLKB。当在此输入数据信号D时,尽管与t2时段中一样，输出信号Q取决于数据信号D,但是由于t3时段,节点114和节点116的电位变化且不确定，因此输出信号Q在t4时段开始时也是不定的(t4时段)。
[0055]换言之，D触发器电路130不能像以前在切换到关断状态时那样样保持相同的数据，因此不能在执行处理时切换到关断状态。
[0056]描述图3中的时序图。图3示出了 tl至t7七个时段。tl时段是关断时段；t2时段是开始时段；t3时段是处理时段；t4时段是数据保持时段；t5时段是关断时段；t6时段是重新开始时段；t7时段是处理时段。注意，在重新开始时段和处理时段中，D触发器电路被切换为接通。注意，粗虚线表示不能确定电位是处高电平还是位于低电平。
[0057]时序信号CLKa是在外部电路中基于时钟信号CLK而产生的。
[0058]首先，D触发器电路100由关断状态(tl时段)切换到导通状态(t2时段)。通过将D触发器电路100切换到导通状态，Vdd被设为H电平。不输入时钟信号CLK，但输入时序信号CLKa。此外，通过输入栅极控制信号Ge，即设为H电平，终止开始时段并开始处理时段(从t2时段到t3时段)。
[0059]换言之，在开始时段(t2时段)中，时钟信号CLK未输入到钟控反相器112，时钟信号CLK所输入到的布线保持在恒定电位，且在晶体管124导通之前将输入到第一 P沟道晶体管的栅极的时序信号CLKa设置为H电平。然后，从t3时段开始，与输入到钟控反相器112的时钟信号124相同的信号被作为时序信号CLKa输入，直至D触发器电路100关断。
[0060]在t3时段,开始输入数据信号D,晶体管124由于栅极控制信号Ge的输入而处于导通状态。这样，节点114的电位被设置为H电平，节点116的电位设置为L电平。通过输入时钟信号CLK和反相时钟信号CLKB，D触发器电路100以与D触发器电路130类似的方式操作，并根据数据信号D输出输出信号Q。
[0061]替代地,在t3时段可以输入与时钟信号CLK相同的时序信号CLKa代替时钟信号CLK。
[0062]接着，将栅极控制信号Ge设置为L电平以关断晶体管124，从而在D触发器电路100断电前执行数据保持处理(t4时段)。在该t4时段，节点114的数据被写入到数据保持部分126。
[0063]然后，将D触发器电路100由导通状态(数据保持时段(t4时段))切换到关断状态(t5时段)。之后，当D触发器电路100切换到导通状态时，Vdd被设置为H电平(从t5时段到t6时段)。不输入时钟信号CLK,而输入时序信号CLKa。此外,通过栅极控制信号Ge的输入，即设置为H电平，终止该重新开始时段，并开始处理时段(从t6时段到t7时段)。然后，再次开始数据信号D的输入(t7时段)。
[0064]此处来讨论输出信号D。与在t2时段不同，与D触发器电路100由导通状态(数据保持时段(t4时段))切换到关断状态(t5时段)之前不久相同的数据被输出。这是因为数据保持部分126保持了与所述切换之前不久相同的数据。在晶体管124的源极或漏极与电容器128的一个电极(另一电极与低电源电位线Vss电连接)之间设置数据保持部分126。上述的即使在断电后仍能保持数据的数据保持部分126可以使用如晶体管124那样的具有小关态电流的晶体管来获得。
[0065]作为可以用作晶体管124的小关态电流的晶体管，可以使用室温下每微米沟道宽度的关态电流为10aA/ym(lX10_17A/ym)或更小，优选为IaA/μ m(l X 10_18Α/μ m)或更小，进一步优选为IzA/ μ m (I X 10-21Α/ μ m)或更小,更进一步优选为IyA/ μ m(l X IO^24A/μπι)或更小的晶体管。
[0066]以这样的方式，图1A示出的D触发器电路100可以保持与D触发器电路100切换到关断状态之前相同的数据，并且可以在执行处理时切换到关断状态。
[0067]注意，可以采用其它配置，其中将复位(reset)信号输入到D触发器电路100。通过用图5示出的功能电路106代替图1B示出的功能电路106，可以获得将复位信号输入到D触发器电路100的配置。通过输入复位信号，可以在开始时段(t2时段)之前将处于浮置状态的节点设置为L电平或H电平，从而防止给定的节点在操作期间具有浮置电位。
[0068]图5示出的功能电路106包括第一 P沟道晶体管140、第二 p沟道晶体管142、第三P沟道晶体管144、具有小的关态电流的晶体管146、以及电容器150。
[0069]第一 P沟道晶体管140的源极和漏极中的一个与高电源电位线Vdd电连接。第一P沟道晶体管140的源极和漏极中的另一个与第二 P沟道晶体管142的源极和漏极中的一个以及第三P沟道晶体管144的源极和漏极中的一个电连接。时序信号CLKa输入到第一 P沟道晶体管140的栅极。第二 P沟道晶体管142的源极和漏极中的另一个和第三P沟道晶体管144的源极和漏极中的另一个与晶体管146的源极和漏极中的一个以及节点114电连接。复位信号Res输入到第二 P沟道晶体管142的栅极。第三P沟道晶体管144的栅极与节点116电连接。晶体管146的源极和漏极中的另一个与电容器150的一个电极电连接。电容器150的另一电极与低电源电位线Vss电连接。在晶体管146的源极和漏极中的另一个与电容器150的所述一个电极之间设置数据保持部分148。
[0070]作为上述晶体管124和晶体管126，优选使用氧化物半导体晶体管。
[0071]注意，在本发明中，晶体管不限于上述那些具有特定结构的晶体管，可以具有各种各样的结构。因此，可以用多晶硅形成晶体管或者可以用绝缘体上硅(SOI)衬底来形成晶体管。
[0072]尽管根据本发明的该电路中包括的晶体管124和晶体管146是η沟道晶体管，但是本发明不限于此，并且视情况也可以使用P沟道晶体管。
[0073]接着描述可以在本发明中使用的具有小关态电流的晶体管。作为具有小关态电流的晶体管的一个示例，可以有使用具有半导体特性的金属氧化物形成的晶体管。作为除了具有小关态电流的晶体管以外的晶体管的一个示例，可以有使用半导体衬底形成的晶体管。
[0074]图6示出了可以用到本发明中的晶体管的示意性剖面结构。在图6中，具有小关态电流的晶体管形成在使用半导体衬底形成的晶体管之上。作为使用半导体衬底形成的晶体管，可以提供P沟道晶体管和η沟道晶体管，或者只是二者之一。
[0075]P沟道晶体管和η沟道晶体管可以通过现有方法使用半导体衬底形成。在使用半导体衬底形成P沟道晶体管和η沟道晶体管之后，在其上形成具有小关态电流的晶体管。换言之，具有小关态电流的晶体管形成在设置有P沟道晶体管和η沟道晶体管的半导体衬底200上。示例性地，具有小关态电流的晶体管可以是在氧化物半导体层中具有沟道形成区域的晶体管。
[0076]注意，设置有P沟道晶体管和η沟道晶体管的半导体衬底200包括:作为源区和漏区的高浓度杂质区域201，低浓度杂质区域202，栅极绝缘膜203，栅电极204、以及层间绝缘膜 205 (图 6)。
[0077]在氧化物半导体层中具有沟道形成区域的晶体管210包括:位于设置有P沟道晶体管和η沟道晶体管的半导体衬底200上的氧化物半导体层211、相互分离并与氧化物半导体层211接触的源极212a和漏极212b、至少位于氧化物半导体层211的沟道区域上的栅极绝缘膜213、以及位于栅极绝缘膜213之上与氧化物半导体层211交叠的栅电极214b (图7D)。尽管未示出，但是电极214a与栅电极214b彼此电连接，栅电极204与电极214a彼此电连接。
[0078]层间绝缘膜205也可作为氧化物半导体层211的基底绝缘膜。
[0079]层间绝缘膜205至少在其表面上含有氧，并且可以使用通过热处理从其释放部分氧的绝缘氧化物形成。优选使用包含超过化学配比的大量的氧的绝缘氧化层作为所述通过热处理从其释放部分氧的绝缘氧化物。这是因为通过热处理可以将氧提供应给与层间绝缘膜205接触的氧化物半导体层。
[0080]作为包含超过化学配比的大量氧的绝缘氧化的示例，可以给出以SiOx (x>2)表示的氧化硅。然而，本发明的一个实施例并不限于此，并且可以使用氧化硅、氧氮化硅、氮氧化硅、氧氮化铝、氧化镓、氧化铪、氧化钇等来形成层间绝缘膜205。
[0081]注意，层间绝缘膜205可以通过堆叠多层膜来形成。例如，层间绝缘膜205可以有堆叠结构，例如，其中，氧化硅膜形成在氮化硅膜之上。
[0082]通过热处理，部分氧容易从包含超过化学配比的大量氧的绝缘氧化层中释放出来。当部分氧容易通过热处理释放时，通过TDS分析获得的氧释放量(转换为氧原子数量的值)为大于或等于1.0X 1018atom/cm3,优选大于或等于1.0X 102Clatom/cm3,进一步优选大于或等于 3.0X 102°atom/cm3。
[0083]此处说明用于TDS分析的方法。在TDS分析中气体的释放量与离子强度(ionintensity)的时间积分值成比例。因此，可以从氧化物的离子强度的时间积分值和标准样品的参考值计算气体的释放量。标准样品的参考值是指包含在样品中预定元素的原子浓度(density)与其谱积分值的比。
[0084]例如，根据公式Ncj2=Nh2ZSh2XS02X α ,从含有预定浓度氢的硅晶片(标准样品)的离子强度的时间积分值和氧化物的离子强度的时间积分值可以得到从氧化物中释放的氧分子(O2)数量(ν02)。
[0085]Nh2是将从标准样品释放的氢原子的数量转换为浓度而获得的值。Sh2是标准样品的氢原子(H2)的离子强度的时间积分值。换言之，标准样品的参考值为NH2/SH2。Sffi是绝缘氧化物的氧分子(O2)的离子强度的时间积分值。α是影响离子强度的系数。上式的详细信息可参考日本公开的专利申请N0.Η06-275697。
[0086]注意，通过ESCO Ltd.生产的热解吸光谱仪EMD-WA1000S/W，使用包含氢原子浓度为lX1016atom/cm3的硅片作为标准样品，来测量TDS分析中氧的释放量(转换为氧原子的数量的值)。
[0087]注意，在TDS分析中，氧被部分地检测为氧原子。可以从氧分子的电离率计算氧分子与氧原子的比。注意，由于上述系数α包含氧分子的电离率，因此，也可以通过估计释放的氧分子数量计算释放的氧原子数量。
[0088]注意，Ntj2是释放的氧分子(O2)的数量。因此，转换为氧原子数量的氧的释放量是释放的氧分子数量的两倍。
[0089]层间绝缘膜205可以通过溅射方法、CVD方法等方法形成，且优选通过溅射方法形成。在形成氧化硅膜作为层间绝缘膜205的情况下，可以使用石英(优选，合成石英)靶作为靶材，使用氩气作为溅射气体。替代地，可以使用硅靶材作为靶材，使用含氧的气体作为溅射气体。注意，含氧的气体可以是氩气和氧气的混合气体或仅仅为氧气。
[0090]在层间绝缘膜205的形成与要成为金属氧化物半导体层211的氧化物半导体膜的形成之间，进行第一热处理。进行第一热处理以去除层间绝缘膜205中含的水和氢。第一热处理的温度可以设置为高于或等于层间绝缘膜205中含的水和氢释放的温度(释放量达到峰值的温度)，且低于设置有P沟道晶体管和η沟道晶体管的半导体衬底200改变或变形的温度，优选设置为高于或等于400°C且低于或等于750°C，并且低于后面步骤中第二热处理的温度。
[0091]然后，在氧化物半导体膜形成之后进行第二热处理。进行第二热处理以从作为氧来源的层间绝缘膜205向氧化物半导体膜提供氧。注意，第二热处理的时机不限于此，第二热处理可以在氧化物半导体膜被处理成氧化物半导体层211之后进行。
[0092]注意,第二热处理优选在氮气气氛或包括氦气、氖气、氩气等的稀有气体气氛中进行，且所述气氛不包含氢、水、氢氧根(羟基)、氢化物等。替代地，引入到热处理设备内的氮气或诸如氦气、氖气、氩气的稀有气体的纯度优选设置为6N (99.9999%)或更高，更优选为7N (99.99999%)或更高(即，杂质浓度为Ippm或更小，优选为0.1ppm或更小)。
[0093]在某些情况下，依赖于第二热处理的条件或者氧化物半导体膜或氧化物半导体层211的材料，氧化物半导体膜或氧化物半导体层211可以结晶成微晶氧化物半导体层或多晶氧化物半导体层。例如，氧化物半导体膜或氧化物半导体层211可以结晶成结晶度大于或等于90%或者大于或等于80%的微晶氧化物半导体层。另外，依赖于第二热处理的条件或者氧化物半导体膜或氧化物半导体层211的材料，氧化物半导体膜或氧化物半导体层211可以为不含有结晶成分的非晶氧化物半导体层。另外，氧化物半导体膜或氧化物半导体层211可以为包含微晶(具有Inm至20nm的晶粒尺寸)的非晶氧化物半导体层。
[0094]注意，在第二热处理中，层间绝缘膜205作为氧的源。
[0095]注意，其上形成有氧化物半导体膜的层间绝缘膜205的平均表面粗糙度(Ra)优选大于或等于0.1nm且小于0.5nm。这是因为当氧化物半导体膜为结晶氧化物半导体膜时可以使晶向对准。
[0096]注意，平均表面粗糙度(Ra)是通过将由JIS B0601:2001 (IS04287:1997)确定的中心线平均粗糙度(Ra)扩展到三维而获得的，以便能够应用到测量表面中。平均表面粗糙度(Ra)被表示为从参考表面到具体表面偏离的绝对值的平均值。
[0097]这里，中心线平均粗糙度(Ra)通过下式(I)来表示，假设具有测量长度L的部分是从粗糙度曲线的中心线的方向的粗糙度曲线中提取出来的，提取部分的粗糙度曲线的中心线方向用X轴表示，纵向放大的方向(垂直于X轴的方向)用Y轴来表示，并粗糙度曲线被表示为Y=F⑴。
[0098][式I]
【权利要求】
1.一种半导体装置，包括: 电路，所述电路包括输入端子、第一传输门、第二传输门、第一反相器、第二反相器、功能电路、钟控反相器、以及输出端子； 所述功能电路包括: 第一晶体管、第二晶体管、第三晶体管、以及电容器， 其中所述第一晶体管和所述第二晶体管为P沟道晶体管， 其中所述第一晶体管的源极和漏极中的一个与第一布线电连接， 其中所述第一晶体管的源极和漏极中的另一个与所述第二晶体管的源极和漏极中的一个电连接， 其中所述第二晶体管的源极和漏极中的另一个与所述第三晶体管的源极和漏极中的一个电连接， 其中所述第三晶体管的源极和漏极中的另一个与所述电容器的一个电极电连接，以及， 其中所述电容器的另一电极与第二布线电连接， 其中所述输入端子与所述第一传输门的第一端子电连接， 其中所述第一传输门的第二端子与所述第一反相器的第一端子和所述第二晶体管的源极和漏极中的所述另一个电连接， 其中所述第一反相器的第二端子和所述第二晶体管的栅极与所述第二传输门的第一端子电连接， 其中所述第二传输门的第二端子与所述第二反相器的第一端子和所述钟控反相器的第二端子电连接，并且 其中所述第二反相器的第二端子和所述钟控反相器的第一端子与所述输出端子电连接。
2.根据权利要求1所述的半导体装置， 其中所述第一布线和所述第二布线每一均为被供应以恒定电位的电源电位线，以及， 其中供应到所述第一布线的电位比供应到所述第二布线的电位高。
3.根据权利要求1所述的半导体装置， 其中所述第一晶体管的栅极被供应以时序信号，所述时序信号被设置为高电位或低电位， 其中所述钟控反相器配置为被供应以时钟信号， 其中在所述电路切换为关断状态之前，关断所述第三晶体管， 其中当在所述电路切换为所述关断状态之后，所述电路切换为导通状态时，所述时钟信号不输入到所述钟控反相器，并且所述时钟信号所输入到的布线保持在恒定电位， 其中在所述电路切换为所述导通状态之后，所述时序信号设置为高电位，然后导通所述第三晶体管，以及 其中在导通所述第三晶体管之后，与所述时钟信号相同的信号作为所述时序信号输入。
4.根据权利要求1所述的半导体装置，其中在室温下所述第三晶体管的每单位微米沟道宽度的关态电流小于或等于10aA。
5.根据权利要求1所述的半导体装置，其中所述第三晶体管包括氧化物半导体层。
6.根据权利要求5所述的半导体装置，其中所述氧化物半导体层包括晶体。
7.一种半导体装置，包括: 电路，所述电路包括输入端子、第一传输门、第二传输门、第一反相器、第二反相器、功能电路、钟控反相器、以及输出端子； 所述功能电路包括:第一晶体管、第二晶体管、第三晶体管、第四晶体管、以及电容器， 其中所述第一晶体管和所述第二晶体管为P沟道晶体管， 其中所述第四晶体管的源极和漏极中的一个通过所述第三晶体管电连接到处于浮置状态的节点， 其中所述第四晶体管的源极和漏极中的另一个与第一布线电连接， 其中所述第一晶体管的源极和漏极中的一个与所述第一布线电连接， 其中所述第一晶体管的源极和漏极中的另一个与所述第二晶体管的源极和漏极中的一个电连接， 其中所述第二晶体管的源极和漏极中的另一个与所述第三晶体管的源极和漏极中的一个电连接， 其中所述第三晶体管的源极和漏极中的另一个与所述电容器的一个电极电连接，并且 其中所述电容器的另一电极与第二布线电连接， 其中所述输入端子与所述第一传输门的第一端子电连接，· 其中所述第一传输门的第二端子与所述第一反相器的第一端子和所述第二晶体管的源极和漏极中的所述另一个电连接， 其中所述第一反相器的第二端子和所述第二晶体管的栅极与所述第二传输门的第一端子电连接， 其中所述第二传输门的第二端子与所述第二反相器的第一端子和所述钟控反相器的第二端子电连接，并且 其中所述第二反相器的第二端子和所述钟控反相器的第一端子与所述输出端子电连接。
8.根据权利要求7所述的半导体装置，其中所述第四晶体管的栅极被配置为被供应以重置信号。
9.根据权利要求7所述的半导体装置， 其中所述第一布线和所述第二布线每一均为被供应以恒定电位的电源电位线，并且， 其中供应到所述第一布线的电位比供应到所述第二布线的电位高。
10.根据权利要求7所述的半导体装置， 其中所述第一晶体管的栅极被供应以被设置为高电位或低电位的时序信号， 其中所述钟控反相器被配置为被供应以时钟信号， 其中在所述电路切换为关断状态之前，关断所述第三晶体管， 其中当在所述电路切换为所述关断状态之后，所述电路切换为导通状态时，所述时钟信号不输入到所述钟控反相器，并且所述时钟信号所输入到的布线保持在恒定电位， 其中在所述电路切换为所述导通状态之后，所述时序信号设置为高电位，然后所述第三晶体管导通，并且其中在所述第三晶体管导通之后，与所述时钟信号相同的信号被作为所述时序信号输入。
11.根据权利要求7所述的半导体装置，其中在室温下所述第三晶体管的每单位微米沟道宽度的关态电流小于或等于10aA。
12.根据权利要求7所述的半导体装置，其中所述第三晶体管包括氧化物半导体层。
13.根据权利要求12所述的半导体装置，其中所述氧化物半导体层包括晶体。
14.一种半导体装置，包括: 触发器电路，其包括功能电路， 其中所述功能电路包括包含氧化物半导体层的晶体管和电容器，以及 其中所述电容器的一个电极与所述晶体管的源极或漏极中的一个电连接。
15.根据权利要求14所述的半导体装置，其中在室温下所述晶体管的每单位微米沟道宽度的关态电流小于或等于10aA。
16.根据权利要求14所述的半导体装置，其中所述氧化物半导体层包括晶体。
17.一种半导体装置，包括: 电路，所述电路包括第一晶体管、第二晶体管、第三晶体管、以及电容器， 其中所述第一晶体 管和所述第二晶体管为P沟道晶体管， 其中所述第三晶体管包括氧化物半导体层， 其中所述第一晶体管的源极和漏极中的一个与第一布线电连接， 其中所述第一晶体管的源极和漏极中的另一个与所述第二晶体管的源极和漏极中的一个电连接， 其中所述第二晶体管的源极和漏极中的另一个与所述第三晶体管的源极和漏极中的一个电连接， 其中所述第三晶体管的源极和漏极中的另一个与所述电容器的一个电极电连接，并且 其中所述电容器的另一电极与第二布线电连接。
18.根据权利要求17所述的半导体装置， 其中所述电路进一步包括第四晶体管， 其中所述第四晶体管的源极和漏极中的一个通过所述第三晶体管电连接到处于浮置状态的节点， 其中所述第四晶体管的源极和漏极中的另一个与所述第一布线电连接，并且 其中所述第四晶体管的栅极被配置为被供应以重置信号。
19.根据权利要求17所述的半导体装置， 其中所述第一布线和所述第二布线每一均为被供应以恒定电位的电源电位线，并且 其中供应到所述第一布线的电位比供应到所述第二布线的电位高。
20.根据权利要求17所述的半导体装置，其中在室温下所述第三晶体管的每单位微米沟道宽度的关态电流小于或等于10aA。
21.根据权利要求17所述的半导体装置，其中所述氧化物半导体层包括晶体。
【文档编号】H01L21/822GK103548263SQ201280023807
【公开日】2014年1月29日 申请日期:2012年5月2日 优先权日:2011年5月13日
【发明者】米田诚一 申请人:株式会社半导体能源研究所