半导体器件的制作方法
【专利摘要】本发明提供一种能够提高元件的耐性的半导体器件。实施方式的半导体器件具备：第1半导体层；第2半导体层；第3半导体层，具有第1半导体区域和第2半导体区域沿着相对第1半导体层与第2半导体层的层叠方向垂直的第1方向交替排列的构造；第4半导体层，具有第3半导体区域和第4半导体区域沿着第1方向交替排列的构造；以及第5半导体层，设置于所述第3半导体区域上以及所述第4半导体区域上。第2半导体区域中包含的杂质元素的浓度高于第1半导体区域中包含的杂质元素的浓度。第3半导体区域中包含的杂质元素的浓度高于第4半导体区域中包含的杂质元素的浓度。第3半导体层和第4半导体层的界面与第5半导体层的下端之间的第1长度比界面与第2半导体层的上端之间的第2长度长。
【专利说明】半导体器件
[0001]关联申请
[0002]本申请享受以日本专利申请2012 - 205048号(申请日:2012年9月18日)为基础申请的优先权。本申请通过参照该基础申请而包括基础申请的所有内容。
【技术领域】
[0003]本发明的实施方式涉及半导体器件。
【背景技术】
[0004]受电力电子【技术领域】中的电源机器对小型化、高性能化的要求，在以IGBT(Insulated Gate Bipolar Transistor,绝缘栅双极晶体管)元件为代表的电力用半导体器件中，与高耐压化、大电流化一起，还关注针对低损失化、高破坏耐量化、高速化的性能改
盡
口 ο
[0005]但是,在IGBT元件中，如果通过双极性动作从集电极侧向元件内注入了空穴(孔)，则有时在元件内部产生负性电阻，从而元件的耐性降低。
【发明内容】
[0006]本发明想要解决的课题在于提供一种能够提高元件的耐性的半导体器件。
[0007]实施方式提供一种半导体器件，其特征在于，具备:第I导电类型的第I半导体层；第2导电类型的第2半导体层，设置于所述第I半导体层之上；第3半导体层，设置于所述第2半导体层之上，并且具有第I导电类型的第I半导体区域和第2导电类型的第2半导体区域沿着相对所述第I半导体层与所述第2半导体层的层叠方向垂直的第I方向交替排列的构造；第4半导体层，设置于所述第3半导体层之上，并且具有第I导电类型的第3半导体区域和第2导电类型的第4半导体区域沿着所述第I方向交替排列的构造；第I导电类型的第5半导体层，设置于所述第4半导体层之上；第2导电类型的第6半导体层，设置于所述第5半导体层之上；第I电极，隔着绝缘膜而与所述第6半导体层、所述第5半导体层以及所述第4半导体区域相接；第2电极，与所述第6半导体层连接；以及第3电极，与所述第I半导体层连接。
[0008]所述第2半导体区域中包含的杂质元素的浓度高于所述第I半导体区域中包含的杂质元素的浓度。所述第3半导体区域中包含的杂质元素的浓度高于所述第4半导体区域中包含的杂质元素的浓度。所述第2半导体层的上端与所述第3半导体层和所述第4半导体层的界面之间的第I长度比所述界面与所述第5半导体层的下端之间的第2长度短。
【专利附图】
【附图说明】
[0009]图1是第I实施方式的半导体器件的示意图，图(a)是剖面示意图，图(b)是平面示意图。
[0010]图2是说明第I参考例的半导体器件的漂移层内的电场的图，图(a)是半导体器件的剖面示意图，图(b)是示出半导体器件的漂移层内的位置与电场的关系的图。
[0011]图3是说明第2参考例的半导体器件的漂移层内的电场的图，图(a)是半导体器件的剖面示意图，图(b)是示出半导体器件的漂移层内的位置与电场的关系的图。
[0012]图4是示出第I以及第2参考例的半导体器件的电压电流特性的图。
[0013]图5是说明第I实施方式的半导体器件的超级结构造内的电场的图，图(a)是半导体器件的剖面示意图，图(b)是示出半导体器件的超级结构造内的位置与电场的关系的图。
[0014]图6是说明第3参考例的半导体器件的超级结构造内的电场的图，图(a)是半导体器件的剖面示意图，图(b)是示出半导体器件的超级结构造内的位置与电场的关系的图。
[0015]图7是说明第I实施方式的变形例的半导体器件的超级结构造内的电场的图，图(a)是半导体器件的剖面示意图，图(b)是示出半导体器件的超级结构造内的位置与电场的关系的图。
[0016]图8是示出第I实施方式以及第2参考例的半导体器件的电压电流特性的图。
[0017]图9是第2实施方式的半导体器件的示意图，图(a)是剖面示意图，图(b)是平面示意图。
[0018](符号说明)
[0019]1、2、100、200、300:半导体器件；10:集电极层；11:缓冲层；llu:上端；12、13、52、53:半导体层;12n、12p、13n、13p、52n、52p、53n、53p:半导体区域；15:界面；16:漂移层；20:基极层；20d:下端；21:发射极层；22:源极层；25:p+形半导体层；30:栅电极；31:栅极绝缘膜；35:层间绝缘膜；40:发射极电极；41:集电极电极。
【具体实施方式】
[0020]以下，参照附图，说明实施方式。在以下的说明中，对同一部件附加同一符号，对于说明过一次的部件，适当地省略其说明。
[0021](第I实施方式)
[0022]图1是第I实施方式的半导体器件的示意图，图(a)是剖面示意图，图(b)是平面示意图。
[0023]在图1 (a)中，示出了沿着图1 (b)的A — A线的位置处的剖面。
[0024]在图1 (b)中，示出了沿着图1 (a)的B — B线的位置处的剖面。
[0025]第I实施方式的半导体器件I是上下电极构造的IGBT(Insulated Gate BipolarTransistor)兀件。
[0026]在半导体器件I中，在P+形(第I导电类型)的集电极层10 (第I半导体层)上设置了 n+形(第2导电类型)的缓冲层11 (第2半导体层)。在缓冲层11上，设置了半导体层12 (第3半导体层)。在半导体层12上，设置了半导体层13 (第4半导体层)。
[0027]半导体层12具有超级结构造。在半导体层12中，P形(第I导电类型)的半导体层区域12p (第I半导体区域)和η形(第2导电类型)的半导体层区域12η (第2半导体区域)沿着相对集电极层10和缓冲层11的层叠方向(Ζ方向)垂直的第I方向(Y方向)交替排列。半导体层区域12ρ的形状以及半导体层区域12η的形状在图1 (a)所例示的剖面中是柱状。半导体层区域12p和半导体层区域12η在X方向上延伸。半导体层区域12ρ以及半导体层区域12η与缓冲层11相接。半导体层区域12ρ以及半导体层区域12η的X方向的各自的宽度相同。
[0028]半导体层13具有超级结构造。在半导体层13中，P形的半导体层区域13p (第3半导体区域)和η形的半导体层区域13η (第4半导体区域)沿着相对上述层叠方向(Ζ方向)垂直的第I方向(Y方向)交替排列。半导体层区域12ρ与半导体层区域13ρ连接。半导体层区域12η与半导体层区域13η连接。半导体层区域13ρ的形状以及半导体层区域13η的形状在图1 (a)所例示的剖面中是柱状。半导体层区域13p和半导体层区域13η在X方向上延伸。半导体层区域13ρ以及半导体层区域13η的X方向的各自的宽度相同。
[0029]另外，在半导体器件I中，在半导体层区域13ρ上以及半导体层区域13η上，设置了 P形的基极层20 (第5半导体层)。在基极层20上，设置了 η形的发射极层21 (第6半导体层)。另外，在基极层20上，设置了与发射极层21相接的P+形半导体层25。对于P+形半导体层25，也可以称为去孔层。
[0030]另外，在半导体器件I中，栅电极30 (第I电极)隔着栅极绝缘膜31而与发射极层
21、基极层20以及半导体层区域13η的各个相接。在图1 (a)所示的剖面中，栅电极30在Z方向上延伸。即，半导体器件I具备沟槽栅构造的栅电极30。另外，栅电极30除了 Z方向以外还在X方向延伸。对于栅电极，除了沟槽栅构造以外，也可以设为平面(planer)构造。
[0031]另外，在半导体器件I中，对发射极层21以及P+形半导体层25连接了发射极电极40。在发射极电极40与栅极绝缘膜31之间，设置了层间绝缘膜35。对集电极层10连接了集电极电极41 (第3电极)。
[0032]集电极层10、缓冲层11、半导体层12、半导体层13、基极层20、发射极层21以及p+形半导体层25各自的主成分例如是硅(Si)。半导体层12、13既可以是外延层，也可以是离子注入层。栅电极30的主成分是多晶硅。对该多晶硅导入了杂质元素。栅电极30成为导电层。
[0033]另外，“p+形”、“P形”的半导体层是指作为杂质元素，例如，含有硼(B)等的半导体层。“n+形”、“η形”的半导体层是指作为杂质元素，例如，含有磷(P)、砷(As)等的半导体层。栅极绝缘膜31的主成分例如是氧化硅(SiOx)、氮化硅(SixNy)等。层间绝缘膜35的主成分例如是氧化硅(SiOx)。集电极电极41以及发射极电极40的主成分例如是包含铝(Al)、铜(Cu)、钨(W)、钛(Ti)、镍(Ni)、钼(Pt)、以及金(Au)等的至少I个的金属。
[0034]另外，在半导体层12中，半导体层区域12η中包含的杂质元素的浓度高于半导体层区域12ρ中包含的杂质元素的浓度。半导体层12是所谓富η的半导体层。在半导体层13中，半导体层区域13ρ中包含的杂质元素的浓度高于半导体层区域13η中包含的杂质元素的浓度。半导体层13是所谓富P的半导体层。
[0035]另外，缓冲层11的上端Ilu与半导体层12和半导体层13的界面15之间的长度dl (第I长度)比界面15与基极层20的下端20d之间的长度d2 (第2长度)短。S卩，半导体层12和半导体层13的界面15比将dl和d2合起来的长度d的1/2的位置更位于缓冲层11侧。换言之，在将半导体层12以及半导体层13视为半导体器件I的漂移层时，界面15比漂移层的一半的位置更位于缓冲层11侦U。
[0036]另外，作为半导体器件1，例示了 η沟道形的晶体管，但η形和ρ形分别相反的ρ沟道形的晶体管也包含于本实施方式。[0037]在说明半导体器件I的作用之前，说明参考例的半导体器件的作用。
[0038]图2是说明第I参考例的半导体器件的漂移层内的电场的图，图(a)是半导体器件的剖面示意图，图(b)是示出半导体器件的漂移层内的位置与电场的关系的图。
[0039]图2 (b)的横轴是基极层20与漂移层16的边界至漂移层16与缓冲层11的边界的距离。基极层20与漂移层16的边界对应于图2 (b)的“O”的位置。漂移层16与缓冲层11的边界对应于图2 (b)的“W”的位置。图2 (b)的纵轴是电场。
[0040]另外，“A”的线是表示在对源极/漏极之间施加了电压之后，刚刚雪崩之后的漂移层内的位置与电场的关系的线。另外，“B”的线是表示从刚刚雪崩之后经过了规定的时间之后的漂移层内的位置与电场的关系的线。此处，对漏极侧(缓冲层11侧)施加正的电位，对源极侧施加负或者接地电位。
[0041]另外，在各个线中，针对电场E从位置“O”至位置“W”进行积分而得到的值(位置“O”和位置“W”处的纵轴、以及由A线或者B线所包围的面积)相当于位置“O”与位置“W”之间的电压。“ Ec ”是指引起雪崩的临界电场。
[0042]图2 (a)所示的半导体器件100是上下电极构造的MOSFET (Metal OxideSemiconductor Field Effect Transistor,金属氧化物半导体场效应晶体管)元件。半导体器件100具备n+形的缓冲层11、与缓冲层11相接的η—形的漂移层16、与漂移层16相接的P形的基极层20、以及与基极层20相接的η+形的源极层22。进而，在半导体器件100中，栅电极30隔着栅极绝缘膜31而与源极层22、基极层20以及漂移层16的各个相接。
[0043]在半导体器件100中，如图2 (b)所示，B线处于A线的上侧。因此，从发生雪崩之后，随着雪崩电流增加，对漂移层16内施加的电压增加。即，在半导体器件100的漂移层16中，呈现在雪崩时与雪崩电流的增加一起电压增加的通常的正电阻特性。
[0044]图3是说明第2参考例的半导体器件的漂移层内的电场的图，图(a)是半导体器件的剖面示意图，图(b)是示出半导体器件的漂移层内的位置与电场的关系的图。
[0045]图3 (b)的格式与图2 (b)相同。另外，对半导体器件200的集电极侧施加正的电位,对发射极侧施加负或者接地电位。
[0046]图3 (a)所示的半导体器件200是上下电极构造的IGBT元件。其中，在半导体器件200中，未设置上述超级结构造。半导体器件200具备ρ+形的集电极层10、与集电极层10相接的缓冲层U、与缓冲层11相接的漂移层16、与漂移层16相接的基极层20、以及与基极层20相接的发射极层21。进而，半导体器件200具备栅电极30。
[0047]在半导体器件200中，如图3 (b)所示，B线处于A线的下侧。因此，从发生雪崩之后，随着雪崩电流增加，对漂移层16内施加的电压减少。即，在半导体器件200的漂移层16内，发生在雪崩时，产生与雪崩电流的增加一起电压减少的负性电阻。
[0048]以下说明在IGBT元件中发生负性电阻的理由。
[0049]IGBT元件包括注入电子的表面侧的MOS构造、和注入空穴(孔)的背面侧的P+形的集电极层10。由此，IGBT元件进行双极性动作。
[0050]如果在击穿时在基极层20与漂移层16的接合部分发生雪崩，则在漂移层16的内部产生电子电流，进而，根据电子电流的产生从集电极层10注入空穴。由于该空穴的电荷的影响，漂移层16的电场分布变得陡峭。即，如图3(b)那样，从线A转移到线B。因此，相比于MOSFET (或者二极管)，IGBT元件在雪崩时更容易产生负性电阻。[0051]一般，在呈现负性电阻的元件中，因为在电流增加时电压减少，所以在元件内部易于引起局部的电流集中。其结果，元件的破坏耐量变低。
[0052]如果总结第I以及第2参考例的结果，则如图4所示。
[0053]图4是示出第I以及第2参考例的半导体器件的电压电流特性的图。
[0054]此处，横轴是集电极/发射极间的电压Vce或者漏极/源极间的电压Vds。纵轴是集电极/发射极间的电流Ice或者漏极/源极间的电流Ids。
[0055]在MOSFET (或者二极管)中，在雪崩时，随着Vds的增加而Ids增加。另一方面，在IGBT中，在雪崩时，随着Vce的减少而Ice减少。
[0056]相对于此，说明第I实施方式的半导体器件I的作用。
[0057]图5是说明第I实施方式的半导体器件的超级结构造内的电场的图，图(a)是半导体器件的剖面示意图，图(b)是示出半导体器件的超级结构造内的位置与电场的关系的图。
[0058]图5 (b)的横轴是基极层20与半导体层13的边界至半导体层12与缓冲层11的边界的位置。基极层20与半导体层13的边界对应于图5 (b)的“O”的位置。半导体层12与缓冲层11的边界对应于图5 (b)的“W”的位置。图5 (b)的纵轴是电场。
[0059]另外，“A”线是表示在对发射极/集电极间施加了电压之后，刚刚雪崩之后的半导体层12、13内的位置与电场的关系的线。另外，“B”线是表示从刚刚雪崩之后经过了规定的时间之后的半导体层12、13内的位置与电场的关系的线。此处，对集电极侧施加正的电位，对发射极侧施加负或者接地电位。
[0060]如果在击穿时发生雪崩，则在半导体层12、13的内部产生电子电流，进而，根据电子电流的产生从集电极层10向半导体层12注入空穴。
[0061]此处，半导体层12处于富η的状态，从集电极层10对半导体层12注入空穴。因此，半导体层12中的线A和线B的变化呈现与上述半导体器件200同样的倾向。S卩，B线位于A线的下侧。
[0062]另一方面，半导体层13处于富ρ的状态，从半导体层12对半导体层13注入空穴。因此，半导体层13中的线A和线B的变化呈现与上述半导体层12相反的倾向。其原因为，富P的半导体中包含的载流子实质是空穴，富η的半导体中包含的载流子实质是电子。即，B线位于A线的上侧。
[0063]另外，在半导体器件I中，长度dl比d2短。因此，界面15位于“W/2”与“W”之间。
[0064]在半导体器件I中，图5 (b)的位置“O”与位置“W”之间的横轴、位置“O”和位置“W”处的纵轴、以及B线所包围的面积大于图5 (b)的位置“O”与位置“W”之间的横轴、位置“O”和位置“W”处的纵轴、以及A线所包围的面积。如上所述，这些面积相当于对半导体层12、13施加的电压。即，在半导体器件I中，呈现在雪崩时随着雪崩电流的增加而电压增加的正电阻特性。
[0065]因此，在半导体器件I中，在雪崩时不易产生负性电阻。其结果，在雪崩时在元件内部不易引起局部的电流集中。其结果，在半导体器件I中，破坏耐量增加。另外，半导体器件I中的雪崩点成为电场变得最高的界面15的位置。
[0066]图6是说明第3参考例的半导体器件的超级结构造内的电场的图，图(a)是半导体器件的剖面示意图，图(b)是示出半导体器件的超级结构造内的位置与电场的关系的图。
[0067]在第3参考例的半导体器件300中，界面15位于“O”与“W/2”之间。在该情况下，图6 (b)的位置“O”与位置“W”之间的横轴、位置“O”和位置“W”处的纵轴、以及B线所包围的面积小于图6 (b)的位置“O”与位置“W”之间的横轴、位置“O”和位置“W”处的纵轴、以及A线所包围的面积。g卩，即使半导体器件具备半导体层12、13，在界面15位于“O”与“W/2”之间的情况下，仍发生随着雪崩电流的增加而电压减少的负性电阻。
[0068]图7是说明第I实施方式的变形例的半导体器件的超级结构造内的电场的图，图(a)是半导体器件的剖面示意图，图(b)是示出半导体器件的超级结构造内的位置与电场的关系的图。
[0069]在第I实施方式的变形例中，设dl为“0”，使超级结构造仅为半导体层13。
[0070]即使在该情况下，图7 (b)的位置“O”与位置“W”之间的横轴、位置“O”和位置“W”处的纵轴、以及B线所包围的面积也大于图7 (b)的位置“O”与位置“W”之间的横轴、位置“O”和位置“W”处的纵轴、以及A线所包围的面积。因此，在第I实施方式的变形例中，也呈现在雪崩时，随着雪崩电流的增加而电压增加的正电阻特性。即，半导体层12与半导体层13的界面15优选位于“W/2”与“W”之间。具体而言，界面15处于“W/2”以上“W”以下的位置。另外，第I实施方式的变形例中的雪崩点成为半导体层12与缓冲层11的界面的位置。
[0071]如果总结以上的结果，则如图8所示。
[0072]图8是示出第I实施方式以及第2参考例的半导体器件的电压电流特性的图。
[0073]在半导体器件200中，在雪崩时随着Vce的减少而Ice增加。相对于此，在半导体器件100中，在雪崩时随着Vce的增加而Ice增加。
[0074]这样，在第I实施方式中，作为IGBT元件的漂移层，提供2级的超级结构造。例如，在元件表面的MOS侧设为富ρ的超级结构造，在背面集电极侧设为富η的超级结构造。另夕卜，在第I实施方式中，将雪崩点设定在比漂移层厚的1/2的位置还靠近集电极侧。
[0075]由此，在第I实施方式中，即使在雪崩时注入了来自集电极侧的空穴，由于富P的半导体层13的存在而电场分布的斜率变得缓慢。因此，在第I实施方式中，呈现如果雪崩电流增加，则电压增加的正电阻特性。其结果，在第I实施方式中，在元件内不易发生负性电阻，元件的破坏耐量增加。
[0076](第2实施方式)
[0077]图9是第2实施方式的半导体器件的示意图，图(a)是剖面示意图，图(b)是平面示意图。
[0078]第2实施方式的半导体器件2的构造除了超级结构造以外，与第I实施方式的半导体器件I的构造相同。说明半导体器件2的超级结构造。
[0079]半导体器件2的半导体层52具有超级结构造。在半导体层52中，P形的半导体层区域52p和η形的半导体层区域52η沿着相对集电极层10与缓冲层11的层叠方向(Ζ方向)垂直的第I方向(Y方向)交替排列。半导体层区域52ρ的形状以及半导体层区域52η的形状在图9 (a)中例示的剖面中是柱状。半导体层区域52p和半导体层区域52η在X方向上延伸。半导体层区域52ρ以及半导体层区域52η与缓冲层11相接。半导体层区域52ρ以及半导体层区域52η各自的杂质浓度相同。
[0080]半导体器件2的半导体层53具有超级结构造。在半导体层53中，ρ形的半导体层区域53ρ和η形的半导体层区域53η沿着相对上述层叠方向(Ζ方向)垂直的第I方向(Y方向)交替排列。半导体层区域52p与半导体层区域53p连接。半导体层区域52η与半导体层区域53η连接。半导体层区域53ρ的形状以及半导体层区域53η的形状在图9 (a)中例示的剖面中是柱状。半导体层区域53p和半导体层区域53η在X方向上延伸。半导体层区域53ρ以及半导体层区域53η各自的杂质浓度相同。
[0081]半导体层52、53的主成分例如是娃(Si)。半导体层52、53既可以是外延层，也可以是离子注入层。
[0082]在半导体器件2中，半导体层区域52η的Y方向的宽度比半导体层区域52ρ的Y方向的宽度宽。因此，半导体层52是富η的半导体层。半导体层区域53ρ的Y方向的宽度比半导体层区域53η的Y方向的宽度宽。因此，半导体层53是富ρ的半导体层。另外，缓冲层11的上端Ilu与半导体层52和半导体层53的界面15之间的长度dl比界面15与基极层20的下端20d之间的长度d2短。
[0083]因此，半导体器件2的作用实质上与半导体器件I的作用相同，半导体器件2起到与半导体器件I相同的效果。
[0084]以上，参照具体例说明了实施方式。但是，实施方式不限于这些具体例。即，本领域技术人员对这些具体例加上适当的设计变更而得到的发明只要具备实施方式的特征就包含于实施方式的范围。上述各具体例具备的各要素及其配置、材料、条件、形状、尺寸等不应限于例示而能够适当变更。
[0085]另外，上述各实施方式具备的各要素只要技术上可能就能够复合，将它们组合而得到的发明只要包括实施方式的特征就包含于实施方式的范围。另外，在实施方式的思想的范畴中，本领域技术人员能够得到各种变更例以及修正例，这些变更例以及修正例也属于实施方式的范围。
[0086]虽然说明了本发明的几个实施方式，但这些实施方式仅为例示，而不意图限定发明的范围。这些新的实施方式能够通过其他各种方式来实施，能够在不脱离发明的要旨的范围内，进行各种省略、置换、变更。这些实施方式、其变形包含于发明的范围、要旨中，并且包含于权利要求书记载的发明和其均等范围内。
【权利要求】
1.一种半导体器件，其特征在于，具备: 第1导电类型的第1半导体层； 第2导电类型的第2半导体层，设置于所述第1半导体层之上； 第3半导体层，设置于所述第2半导体层之上，并且具有第1导电类型的第1半导体区域和第2导电类型的第2半导体区域沿着相对所述第1半导体层与所述第2半导体层的层叠方向垂直的第1方向交替排列的构造； 第4半导体层，设置于所述第3半导体层之上，并且具有第1导电类型的第3半导体区域和第2导电类型的第4半导体区域沿着所述第1方向交替排列的构造； 第1导电类型的第5半导体层，设置于所述第4半导体层之上； 第2导电类型的第6半导体层，设置于所述第5半导体层之上； 第1电极，隔着绝缘膜而与所述第6半导体层、所述第5半导体层以及所述第4半导体区域相接； 第2电极，与所述第6半导体层连接；以及 第3电极，与所述第1半导体层连接， 所述第半导体区域与所述第3半导体区域连接，所述第2半导体区域与所述第4半导体区域连接， 所述第2半导体区域中包含的杂质元素的浓度高于所述第1半导体区域中包含的杂质元素的浓度， 所述第3半导体区域中包含的杂质元素的浓度高于所述第4半导体区域中包含的杂质元素的浓度， 所述第2半导体层的上端与所述第3半导体层和所述第4半导体层的界面之间的第1长度比所述界面与所述第5半导体层的下端之间的第2长度短。
2.—种半导体器件，其特征在于，具备: 第1导电类型的第1半导体层； 第2导电类型的第2半导体层，设置于所述第1半导体层之上； 第3半导体层，设置于所述第2半导体层之上，并且具有第1导电类型的第1半导体区域和第2导电类型的第2半导体区域沿着相对所述第1半导体层与所述第2半导体层的层叠方向垂直的第1方向交替排列的构造； 第4半导体层，设置于所述第3半导体层之上，并且具有第1导电类型的第3半导体区域和第2导电类型的第4半导体区域沿着所述第1方向交替排列的构造； 第1导电类型的第5半导体层，设置于所述第4半导体层之上； 第2导电类型的第6半导体层，设置于所述第5半导体层之上； 第1电极，隔着绝缘膜而与所述第6半导体层、所述第5半导体层以及所述第4半导体区域相接； 第2电极，与所述第6半导体层连接；以及 第3电极，与所述第1半导体层连接， 所述第2半导体区域中包含的杂质元素的浓度高于所述第1半导体区域中包含的杂质元素的浓度， 所述第3半导体区域中包含的杂质元素的浓度高于所述第4半导体区域中包含的杂质元素的浓度， 所述第2半导体层的上端与所述第3半导体层和所述第4半导体层的界面之间的第I长度比所述界面与所述第5半导体层的下端之间的第2长度短。
3.根据权利要求2所述的半导体器件，其特征在于， 所述第I半导体区域与所述第3半导体区域连接，所述第2半导体区域与所述第4半导体区域连接。
4.根据权利要求广3中的任意一项所述的半导体器件，其特征在于， 所述第I半导体区域以及所述第2半导体区域与所述第2半导体层相接。
5.一种半导体器件，其特征在于，具备: 第I导电类型的第I半导体层； 第2导电类型的第2半导体层，设置于所述第I半导体层之上； 第3半导体层，设置于所述第2半导体层之上，并且具有第I导电类型的第I半导体区域和第2导电类型的第2半导体区域沿着相对所述第I半导体层与所述第2半导体层的层叠方向垂直的第I方向交替排列的构造； 第4半导体层，设置于所述第3半导体层之上，并且具有第I导电类型的第3半导体区域和第2导电类型的第4半导体区域沿着所述第I方向交替排列的构造； 第I导电类型的第5半 导体层，设置于所述第4半导体层之上； 第2导电类型的第6半导体层，设置于所述第5半导体层之上； 第I电极，隔着绝缘膜而与所述第6半导体层、所述第5半导体层、以及所述第4半导体区域相接； 第2电极，与所述第6半导体层连接；以及 第3电极，与所述第I半导体层连接， 所述第2半导体区域的所述第I方向的宽度比所述第I半导体区域的所述第I方向的宽度宽， 所述第3半导体区域的所述第I方向的宽度比所述第4半导体区域的所述第I方向的宽度宽， 所述第2半导体层的上端与所述第3半导体层和所述第4半导体层的界面之间的第I长度比所述界面与所述第5半导体层的下端之间的第2长度短。
6.根据权利要求5所述的半导体器件，其特征在于， 所述第I半导体区域与所述第3半导体区域连接，所述第2半导体区域与所述第4半导体区域连接。
7.根据权利要求5或者6所述的半导体器件，其特征在于， 所述第I半导体区域以及所述第2半导体区域与所述第2半导体层相接。
【文档编号】H01L29/78GK103681821SQ201310027193
【公开日】2014年3月26日 申请日期:2013年1月24日 优先权日:2012年9月18日
【发明者】内城竜生 申请人:株式会社东芝