半导体器件及其制造方法

专利名称：半导体器件及其制造方法
技术领域：
本发明涉及半导体器件及其制造方法，特别是涉及在应用于包括具有高介电常数栅极绝缘膜和金属栅电极的MISFET的半导体器件时有效的技术及其制造方法。
背景技术：
通过在半导体衬底上形成栅极绝缘膜，在栅极绝缘膜上形成栅电极，并通过离子注入等形成源/漏区，可以形成MISFET(金属绝缘体半导体场效应晶体管)。对于栅电极，通常使用多晶硅膜。不过，近年来，随着MISFET元件的尺寸已经下降，栅极绝缘膜已经逐渐变薄，并且将多晶硅膜用作栅电极时栅电极的耗尽的影响不能再被忽视。因而，存在使用金属栅电极作为栅电极以抑制栅电极的耗尽现象的技术。当栅极绝缘膜由于MISFET元件的尺寸下降以及薄的氧化硅膜用作栅极绝缘膜而逐渐变薄时，在MISFET的沟道部分与其栅电极之间，电子和空穴隧穿由氧化硅膜形成的阻挡层。结果，产生所谓的隧穿电流而不期望地增加栅极泄漏电流。因而，存在如下的技术:其使用具有高于氧化硅膜的介电常数的介电常数的材料(高介电常数膜)来增加物理膜厚并由此减少相同电容情况下的泄漏电流。日本待审专利公开N0.2010-287752(专利文件I)公开了使用含铪材料作为高k膜的技术。[相关专利文件][专利文件][专利文件I]日本待审专利公开N0.2010-28775
发明内容
作为进行研究的结果，本发明人已经做出了如下发现。作为用于栅极绝缘膜的高介电常数膜(High-k膜)，基于Hf的栅极绝缘膜(其为含Hf的高介电常数膜)是极佳的。但是，当使用基于Hf的栅极绝缘膜时，为了保证半导体器件中的晶体管的每个增强的性能及其可靠性，重要的是控制氮到IL(中间层)/高k界面中的扩散(其中IL是用于改进高k栅极绝缘膜与Si衬底之间界面的特性的SiO2膜)。因此，必须改进形成基于Hf的栅极绝缘膜的步骤和配置。本发明 的一个目的是提供一种技术，其能够增强半导体器件的性能，以及改进其
可靠性。
从本说明书中的陈述和附图，本发明的上述目的和其他目的及新颖特征将变得明了。以上是本申请中公开的发明的代表性方面的概要的简述。根据代表性实施例的半导体器件包括含铪、氧、氮和硅的基于Hf的栅极绝缘膜。硅在基于Hf的栅极绝缘膜的厚度方向上的浓度分布在其上部高于在其下部。根据代表性实施例的半导体器件的制造方法使用层合膜，该层合膜包括HfON膜和层叠于其上的HfSiON膜以形成高介电常数栅极绝缘膜。以下是本申请中公开的发明的代表性方面所能够获得的效果的简述。根据代表性实施例，可以改进半导体器件的性能。附图简要说明

图1是作为本发明的实施例的半导体器件的主要部分截面图；图2是示出作为本发明的实施例的半导体器件的制作步骤的一部分的制造工艺流程图；图3是示出作为本发明的实施例的半导体器件的制作步骤的一部分的制造工艺流程图；图4是作为本发明的实施例的半导体器件在其制作步骤期间的主要部分截面图；图5是半导体器件在其在图4之后的制作步骤期间的主要部分截面图；图6是半导体器件在其在图5之后的制作步骤期间的主要部分截面图；图7是半导体器件在其在图6之后的制作步骤期间的主要部分截面图；图8是半导体器件在其在图7之后的制作步骤期间的主要部分截面图；图9是半导体器件在其在图8之后的制作步骤期间的主要部分截面图；图10是半导体器件在其在图9之后的制作步骤期间的主要部分截面图；图11是半导体器件在其在图10之后的制作步骤期间的主要部分截面图；图12是半导体器件在其在图11之后的制作步骤期间的主要部分截面图；图13是半导体器件在其在图12之后的制作步骤期间的主要部分截面图；图14是半导体器件在其在图13之后的制作步骤期间的主要部分截面图；图15是半导体器件在其在图14之后的制作步骤期间的主要部分截面图；图16是半导体器件在其在图15之后的制作步骤期间的主要部分截面图；图17是半导体器件在其在图16之后的制作步骤期间的主要部分截面图；图18是半导体器件在其在图17之后的制作步骤期间的主要部分截面
图19是半导体器件在其在图18之后的制作步骤期间的主要部分截面图；图20是半导体器件在其在图19之后的制作步骤期间的主要部分截面图；图21是半导体器件在其在图20之后的制作步骤期间的主要部分截面图；图22是半导体器件在其在图21之后的制作步骤期间的主要部分截面图；图23A和图23B是含Hf绝缘膜的例示图；图24是栅极宽度的例示图；图25是示出栅极绝缘膜的EOT与栅极泄漏电流之间的关联性的示例的图表；图26是作为本发明的另一实施例的半导体器件在其制作步骤期间的主要部分截面图27是半导体器件在其在图26之后的制作步骤期间的主要部分截面图；图28是半导体器件在其在图27之后的制作步骤期间的主要部分截面图；图29是半导体器件在其在图28之后的制作步骤期间的主要部分截面图；图30是半导体器件在其在图29之后的制作步骤期间的主要部分截面图；图31是半导体器件在其在图30之后的制作步骤期间的主要部分截面图；图32是作为本发明的又一实施例的半导体器件在其制作步骤期间的主要部分截面图；图33是半导体器件在其在图32之后的制作步骤期间的主要部分截面图；图34是半导体器件在其在图33之后的制作步骤期间的主要部分截面图；图35是半导体器件在其在图34之后的制作步骤期间的主要部分截面图；图36是作为本发明的再一实施例的半导体器件在其制作步骤期间的主要部分截面图；图37是半导体器件在其在图36之后的制作步骤期间的主要部分截面图；图38是半导体器件在其在图37之后的制作步骤期间的主要部分截面图；图39是半导体器件在其在图38之后的制作步骤期间的主要部分截面图；图40是半导体器件在其在图39之后的制作步骤期间的主要部分截面图；图41是半导体器件在其在图40之后的制作步骤期间的主要部分截面图；图42是半导体器件在其在图41之后的制作步骤期间的主要部分截面图；以及图43是半导体器件在其在图42之后的制作步骤期间的主要部分截面图。
具体实施例方式在下面的实施例中，在存在便利化的必要性时，每个实施例都将被划分成多个部分或实施例。但是，除了特别明确示出的情形外，它们并非是互不相关的，而存在着这样的关系:一个部分或实施例是其他部分或实施例的部分或全部的改型、详细说明、补充说明等。在下面的实施例中，当提及要素的数量等(包括数字、数值、数量、范围等)时，除了特别地明确指出的情形、其在理论上限定于具体的数字的情形之外，该数量等并不限定于具体的数字。该数量等可以不小于或不大于该具体的数字。在下面的实施例中，除了特别地明确指出的情形、能够从根本上明确地认为该构件必不可少的情形之外，它们的构件(还包括要素、步骤等)并不一定是不可缺少的。类似地，在下面的实施例中，如果提及要素等的形状、位置关系等，除了特别地明确指出的情形或能够从理论上认为其明显不是这样的情形之外，该形状、位置关系等被认为包括与其接近或类似的形状、位置关系等。对于上述数值和范围同样如此。

在下文，本发明的实施例将参照附图来描述。注意，在贯穿所有的例示实施例的附图中，为具有相同功能的要素赋予相同的附图标记，并且省略了重复的说明。在以下的实施例中，相同或类似部分的描述原则上将省略，除非特别必要。在实施例所使用的附图中，为了改进例示的清楚性，即使在截面图中也可能省略阴影线，而为了改进例示的清楚性甚至在平面图中也可能绘出阴影线。第一实施例将参照附图描述本实施例的半导体器件。
图1是作为本发明的实施例的半导体器件的主要部分截面图，该半导体器件是其中具有CMISFET (互补金属绝缘体半导体场效应晶体管)的半导体器件。如图1所示，本实施例的半导体器件具有:n沟道MISFET (金属绝缘体半导体场效应晶体管)Qn,形成于半导体衬底I的η沟道MISFET形成区IA中；和ρ沟道MISFET Qp,形成于半导体衬底I的P沟道MISFET形成区IB中。也就是说，由ρ型单晶硅等制成的半导体衬底I具有:由隔离区2限定且彼此电隔离的η沟道MISFET形成区IA和ρ沟道MISFET形成区1Β。在η沟道MISFET形成区IA的半导体衬底I中，形成P型阱PW;而在ρ沟道MISFET形成区IB的半导体衬底I中，形成η型阱NW。在η沟道MISFET形成区IA中的ρ型阱PW的表面上，通过用作η沟道MISFET Qn的栅极绝缘膜的含Hf绝缘膜(高介电常数栅极绝缘膜)GII形成η沟道MISFET Qn的栅电极(金属栅电极)GE1。另一方面，在ρ沟道MISFET形成区IB中的η型阱NW的表面上，通过用作ρ沟道MISFET Qp的栅极绝缘膜的含Hf绝缘膜(高介电常数栅极绝缘膜)GI2形成ρ沟道MISFET Qp的栅电极(金属栅电极)GE2。含Hf绝缘膜GIl和GI2也可以直接形成于半导体衬底I (P型阱PW和η型阱NW中的每一个)的表面(娃表面)上(即，可以省略间层(interfacial layer) 3)。而更优选地是在含Hf绝缘膜GIl与半导体衬底I (ρ型阱PW)之间的界面和含Hf绝缘膜GI2与半导体衬底I (η型阱NW)之间的界面处均设置由薄氧化硅膜或氧氮化硅构成的绝缘间层3。通过设置由薄氧化硅膜或氧氮化硅构成的间层(绝缘层或绝缘膜)3，栅极绝缘膜与半导体衬底(其硅表面)之间的界面形成为Si02/Si (或SiON/Si)结构，以减少诸如俘获电平(traplevel)的缺陷的数量并允许驱动能力和可靠性的改进。含Hf绝缘膜GIl和GI2均是介电常数(电容率)高于氧化硅的介电常数的绝缘材料膜，即，所谓的高k膜(高 介电常数膜)。注意，当在本申请中提及高k膜、高介电常数膜或高介电常数绝缘膜时，其指的是介电常数(电容率)高于氧化硅(SiOx，其代表是SiO2)的介电常数的膜。在本申请中，含Hf栅极绝缘膜也可以称为基于Hf的栅极绝缘膜。含Hf绝缘膜GIl和GI2均由包含Hf (铪)、0(氧)、N(氮)和Si (硅)作为其主要成分的绝缘材料制成。更优选地是，用作η沟道MISFETQn的栅极绝缘膜(高介电常数栅极绝缘膜)的含Hf绝缘膜GIl还包含稀土元素(特别优选La(镧))作为用于实现低阈值的元素。也更优选地是，用作P沟道MISFET Qp的栅极绝缘膜(高介电常数栅极绝缘膜)的含Hf绝缘膜GI2还包含Al (铝)作为用于实现低阈值的元素。因而，如果含Hf绝缘膜GIl中包含的稀土元素由Ln表示，作为含Hf绝缘膜GIl可以适当地使用HfLnSiON膜。另一方面，作为含Hf绝缘膜GI2，可以适当地使用HfAlSiON膜。这里，HfLnSiON膜是包括铪(Hf)、稀土元素(Ln)、硅(Si)、氧(O)、和氮(N)的绝缘材料膜，而HfAlSiON膜是包括铪(Hf)、铝(Al)、硅(Si)、氧(O)、和氮(N)的绝缘材料膜。作为含Hf绝缘膜GIl中包含的用于降低η沟道MISFET Qn的阈值的稀土元素，La (镧)是特别优选的。注意，在本申请中，稀土或稀土元素被假定为指镧系元素，即，镧(La)到镥(Lu)以及附加的钪(Sc)和钇(Y)。MISFET的阈值的降低对应于MISFET的阈值(阈值电压)的绝对值减少(降低)。MISFET的阈值的增加对应于MISFET的阈值(阈值电压)的绝对值增加(扩大)。在使用符号HfAlSiON膜(或HfAlSiON)的情况下，HfAlSiON膜(或HfAlSiON)中的Hf、Al、S1、O和N之间的原子比不限于1:1:1:1:1。这也类似地适用于HfO膜、HfSiO膜、HfON 膜、HfSiON 膜、HfLnSiON 膜、HfLaSiON 膜、TiN 膜、TaN 膜、WN 膜等。栅电极GEl和GE2均由层合膜(层合结构)构成，该层合膜包括:在栅极绝缘膜(其为η沟道MISFET形成区IA中的含Hf绝缘膜GII和ρ沟道MISFET形成区IB中的含Hf绝缘膜GI2)上与栅极绝缘膜(其为η沟道MISFET形成区IA中的含Hf绝缘膜GIl和ρ沟道MISFET形成区IB中的含Hf绝缘膜GI2)接触地形成的金属膜(金属层或金属栅极膜)9;和层叠于金属膜9上的硅膜10。在栅电极GEl和GE2中，栅电极GEl形成于η沟道MISFET形成区IA中，栅电极GE2形成于ρ沟道MISFET形成区IB中。栅电极GEl具有与作为高介电常数栅极绝缘膜的含Hf绝缘膜GIl接触的金属膜
9。栅电极GE2具有与作为高介电常数栅极绝缘膜的含Hf绝缘膜GI2接触的金属膜9。栅电极GEl和GE2均是所谓的金属栅电极(金属化栅电极)。注意，在本申请中，金属膜(金属层)指的是表现出金属化传导的导电膜(导电层)，并且被认为不仅包括单元素金属膜(纯金属膜)或合金膜，而且包括表现出金属化传导的金属化合物膜(诸如金属氮化物膜或金属碳化物膜)。因此，金属膜9是表现出金属化传导的导电膜，且具有如同金属一样低的电阻率。优选地，金属膜9由金属氮化物制成(即，金属氮化物膜),且优选氮化钛(TiN)膜、氮化钽(TaN)膜或 氮化钨(WN)膜。其中,氮化钛(TiN)膜特别优选作为金属膜9。在η沟道MISFET形成区IA中的ρ型阱PW中，作为具有LDD(轻掺杂漏区)结构的η沟道MISFET Qn的源/漏区，形成η_型半导体区(延伸区或LDD区)EXl和杂质浓度高于η_型半导体区EXl的η+型半导体区(源/漏区)SDl。另一方面，在ρ沟道MISFET形成区IB中的η型阱NW中，作为具有LDD结构的ρ沟道MISFET Qp的源/漏区，形成ρ-型半导体区(延伸区或LDD区)ΕΧ2和杂质浓度高于P—型半导体区ΕΧ2的ρ+型半导体区(源/漏区)SD2。η+型半导体区(源/漏区)SDl的杂质浓度高于η_型半导体区EXl的杂质浓度，且结深度深于η_型半导体区EXl的结深度。P+型半导体区(源/漏区)SD2的杂质浓度高于Ρ_型半导体区ΕΧ2的杂质浓度，且结深度深于ρ_型半导体区ΕΧ2的结深度。在栅电极GEl和GE2的侧壁上，形成均由绝缘体(绝缘膜)制成的侧壁间隔件(侧墙间隔件、侧壁绝缘膜或侧壁)SW。在η沟道MISFET形成区IA中，n_型半导体区EXl通过与栅电极GEl对准而形成，且n+型半导体区SDl通过与栅电极GEl的侧壁上设置的侧壁间隔件SW对准而形成。在ρ沟道MISFET形成区IB中，p_型半导体区EX2通过与栅电极GE2对准而形成，且P+型半导体区SD2通过与栅电极GE2的侧壁上设置的侧壁间隔件SW对准而形成。也就是说，n_型半导体区EXl位于形成于栅电极GEl的侧壁上的侧壁间隔件SW下方，从而被置于η沟道MISFET Qn的沟道区与η.型半导体区SDl之间；而ρ_型半导体区ΕΧ2位于形成于栅电极GE2的侧壁上的侧壁间隔件SW下方，从而被置于ρ沟道MISFET Qp的沟道区与P+型半导体区SD2之间。在η.型半导体区SDl、ρ+型半导体区SD2和硅膜10的表面上，还可以使用salicide(自对准硅化物)技术形成金属硅化物层(未示出)，诸如硅化钴层或硅化镍层。在如后所述形成偏置间隔件(offset spacer) OS的情况下，随后将后述偏置间隔件OS置于侧壁间隔件SW与栅电极GEl和GE2之间(参见后述图21)。在形成后述偏置间隔件OSl的情况下，n_型半导体区EXl通过与栅电极GEl的侧壁上的偏置间隔件OSl对准而形成。在形成后述偏置间隔件OSl和0S2的情况下，P-型半导体区EX2通过与栅电极GE2的侧壁上的偏置间隔件0S2对准而形成。还形成均随后描述的绝缘膜(层间绝缘膜)11、接触孔CNT、插塞PG、绝缘膜12、互连导线Ml (参见后述图21和22)，以及上层中的多层互连结构。但是，这里省略其例示和描述。接下来，将参照附图描述本实施例的半导体器件的制造步骤。图2和图3均是示出本实施例的半导体器件的制造步骤的一部分的制造工艺流程图，该半导体器件是具有CMISFET的半导体器件。图4 一 22是本实施例的半导体器件(其是具有CMISFET的半导体器件)在其制造步骤期间的主要部分截面图。首先，如图4所示，制备(准备好)电阻率为约I 一 IOQcm的由ρ型单晶硅制成的半导体衬底(半导体晶片)1(图2中的步骤SI)。然后，在半导体衬底I的主表面中形成隔离区2(图2中的步骤S2)。隔离区2由诸如氧化硅的绝缘体制成，并通过例如STI (浅槽隔离)方法来形成。例如，在半导体衬底I中形成隔离沟槽(用于隔离的沟槽)，然后在该隔离沟槽中埋入绝缘膜(优选氧化硅膜)以形成由埋入该隔离沟槽中的该绝缘膜(优选氧化硅膜)制成的隔离区2。通过隔离区2，限定作为要形成η沟道MISFET Qn的区域(有源区)的η沟道MISFET形成区IA和作为要形成ρ沟道MISFET Qp的区域(有源区)的ρ沟道MISFET形成区1Β。接着，如图5所示，在η沟道MISFET形成区IA中，形成从半导体衬底I的主表面到预定深度的P型阱(P型半导体区)PW,并在P沟道MISFET形成区IB中，形成从半导体衬底I的主表面到预定深度的η型阱(η型半导体区)NW(图2中的步骤S3)。将覆盖ρ沟道MISFET形成区IB的光致抗蚀剂膜( 未示出)用作离子注入抑制掩模，通过诸如例如硼(B)的P型杂质到η沟道MISFET形成区IA中的半导体衬底I中的离子注入等，可以形成P型阱PW。将覆盖η沟道MISFET形成区IA的另一光致抗蚀剂膜(未示出)用作离子注入抑制掩模，通过诸如例如磷(P)的η型杂质到ρ沟道MISFET形成区IB中的半导体衬底I中的离子注入等，可以形成η型阱NW。可以先形成ρ型阱PW和η型阱NW中的任一个。在形成P型阱PW和η型阱NW之前或之后，必要时还可以进行到半导体衬底I的上层部分中的离子注入以调整后面形成的MISFET的阈值(所谓的沟道掺杂离子注入)。接下来，通过使用例如水性氢氟酸(HF)溶液的湿法蚀刻等，去除半导体衬底I的表面上的自然氧化物膜，以清理(清洗)半导体衬底I的表面。结果，暴露半导体衬底I (P型阱PW和η型阱NW中的每一个)的表面(硅表面)。接着，在半导体衬底I的表面(P型阱PW和η型阱NW中的每一个的表面)上，形成作为绝缘膜的由氧化硅膜或氧氮化硅膜制成的间层(绝缘层或绝缘膜)3(图2中的步骤S4)。间层3的膜厚小且可以被控制为优选0.5 — 2nm,例如约lnm。在步骤S4，可以使用例如热氧化法等形成间层3。在间层3由氧氮化硅膜形成的情况下，其可以利用例如如下的方法形成:使用N20、02和H2的高温短时间氧化法；形成氧化硅膜然后在等离子体中对其进行氮化处理(等离子体氮化)的方法；等等。通过在步骤S4中形成间层3以及随后在间层3上形成基于Hf的绝缘膜(对应于含Hf绝缘膜GIl和GI2的每一个)，形成具有较小数目的缺陷(诸如俘获电平)的致密且紧凑的氧化物膜(自然氧化物膜)以允许驱动能力和可靠性的改进。接着，如图6所示，在半导体衬底I的主表面上，即，在间层3上，形成作为氧化铪膜的HfO (氧化铪)膜4 (图2的步骤S5)。HfO膜4和后述的HfSiO膜5是用于形成高介电常数栅极绝缘膜(基于Hf的栅极绝缘膜)的膜(绝缘膜).
HfO膜是由铪(Hf)和氧(O)构成的绝缘材料膜(即，氧化铪膜)。即使当使用符号HfO膜时，HfO膜中的Hf和O之间的原子比不限于1:1。HfO膜的代表是HfO2 ( 二氧化铪)膜。HfO膜4可以使用例如ALD (原子层沉积)法或CVD (化学气相沉积)法形成。在步骤S5中，HfO膜4形成于半导体衬底I的整个主表面上。因而，HfO膜4形成于η沟道MISFET形成区IA和ρ沟道MISFET形成区IB的每一个中。优选地，HfO膜4的厚度可以被控制为约0.6-0.85nm。如图7所示，在上述步骤S5中形成HfO膜4之后，在半导体衬底I的主表面上，即，在HfO膜4上，形成作为硅酸铪膜的HfSiO膜5 (图2中的步骤S6).
HfSiO膜是由铪(Hf)、硅(Si)和氧(O)构成的绝缘材料膜(即，硅酸铪膜)。即使当使用符号HfSiO膜时，Hf、Si和O之间的原子比不限于1:1:1。HfSiO膜5可以使用例如ALD法或CVD法形成。在步骤S6中，HfSiO膜5形成于半导体衬底I的整个主表面上。因而，HfSiO膜5形成于η沟道MISFET形成区IA和ρ沟道MISFET形成区IB的每一个中的HfO膜4上。优选地，HfSiO膜的厚度可以被控制为约0.2-0.55nm。在步骤S6中形成HfSiO膜5的阶段，在η沟道MISFET形成区IA中，获得如下状态:间层3、HfO膜4和HfSiO膜5按升序连续层叠于半导体衬底I (ρ型阱PW)上。另一方面，在P沟道MISFET形 成区IB中，获得如下状态:间层3、HfO膜4和HfSiO膜5按升序连续层叠于半导体衬底I (η型阱NW)上。如上所述在步骤S5中形成HfO膜4以及如上所述在步骤S6中形成HfSiO膜5之后，HfSiO膜5和HfO膜4经受氮化处理(图2中的步骤S7)。对于步骤S7中的氮化处理，优选使用等离子体氮化(等离子体氮化处理)。通过在步骤S7中氮化HfO膜4和HfSiO膜5，如图8所示，HfO膜4被氮化以形成HfON膜4a，HfSi05膜被氮化以形成HfSiON膜5a。也就是说，通过步骤S7中的氮化处理，包括在步骤S5和S6中形成的HfO膜4和层叠于其上的HfSiO膜5的层合膜被改变为包括HfON膜4a和层叠于其上的HfSiON膜5a的层合膜。HfON膜(氧氮化铪膜)是由铪(Hf)、氧(O)和氮(N)构成的绝缘材料膜。HfSiON膜(氧氮化铪硅膜)是由铪(Hf)、硅(Si)、氧(O)和氮(N)构成的绝缘材料膜。即使在使用HfON膜的符号时，HfON膜中的Hf、O和N之间的原子比也不限于1:1:1。同样，S卩使在使用HfSiON膜的符号时，HfSiON膜中的Hf、S1、O和N之间的原子比也不限于1:1:1:1。在如上所述的步骤S7中的氮化处理之后，如图9所示，在半导体衬底I的主表面上，即，在HfSiON膜5a上，形成含Al膜(包含Al的膜)6 (图2中的步骤S8)。形成含Al膜6主要用于获得ρ沟道MISFET的阈值的减小。含Al膜6是包含Al (铝)、且包含Al (铝)作为主要成分的材料膜。作为含Al膜
6,最优选氧化铝膜(A10膜，其代表为Al2O3膜)，而除此之外，还可以使用铝膜(Al膜或Al的单元素膜)等。含Al膜6可以利用PVD (物理气相沉积)法、ALD法等形成。在步骤S8中，含Al膜6形成于半导体衬底I的整个表面上。因而，含Al膜6形成于η沟道MISFET形成区IA和ρ沟道MISFET形成区IB的每一个中的HfSiON膜5a上。含Al膜6的厚度可以被控制为优选约0.5 — 1.0nm。接下来，如图10所示，在半导体衬底I的主表面上，即，在含Al膜6上，形成掩模层7 (图2的步骤S9)。在步骤S9中，掩模层7形成于半导体衬底I的整个表面上。因而，掩模层7形成于η沟道MISFET形成区IA和ρ沟道MISFET形成区IB的每一个中的含Al膜6上。掩模层7可以利用例如诸如溅射法的PVD法、ALD法等形成。掩模层7的厚度可以被控制为优选5 — 20nm,例如约10nm。优选地，掩模层7由金属氮化物膜构成。更优选地，掩模层7由氮化钛(TiN)膜或氮化钽(TaN)膜构成。在氮化钛(TiN)膜和氮化钽(TaN)膜中，氮化钛(TiN)膜是特别优选的。形成掩模层7以抑制或防止后面形成的含稀土元素膜8与ρ沟道MISFET形成区IB中的含Al膜6、HfSiON膜5a和HfON膜4a反应。如果考虑均为掩模层7所期望的反应防止功能、易于加工、易于去除，则前述材料适合用于掩模层7。在步骤S9中形成掩模层7的阶段，在η沟道MISFET形成区IA和ρ沟道MISFET形成区IB的每一个中，获得如下状态:间层3、HfON膜4a和HfSiON膜5a、含Al膜6和掩模层7按升序连续层叠于半导体衬底I (阱区)上。接着，如图11所示，通过蚀刻(优选使用湿法蚀刻或干法蚀刻与湿法蚀刻的组合)选择性去除η沟道MISFET形成区IA中的掩模层7和含Al膜6，而保留ρ沟道MISFET形成区IB中的掩模层7和含Al膜6(图2中的步骤SlO)。结果，在η沟道MISFET形成区IA中，暴露HfSiON膜5a，而在ρ沟道MISFET形成区IB中，保持如下状态:含Al膜6和层叠于其上的掩模层7形成于HfSiON膜5a上。具体地，在步骤SlO中，首先在掩模层7上形成覆盖P沟道MISFET形成区IB和η沟道MISFET形成区IA的光致抗蚀剂图案(未示出)。然后，使用光致抗蚀剂图案作为蚀刻掩模，通过蚀刻(优选通过湿法蚀刻)去除η沟道MISFET形成区IA中的掩模层7。随后，通过蚀刻(优选通过湿法蚀刻)去除η沟道MISFET形成区IA中的含Al膜6。之后，去除光致抗蚀剂图案。在使用氮化钛膜作为掩模层7的情况下，作为用于在步骤SlO中去除η沟道MISFET形成区IA中的掩模层7的蚀刻剂，可以使用例如水性过氧化氢等。还可以在使用光致抗蚀剂图案(未示出)作为蚀刻掩模通过蚀刻(优选通过湿法蚀刻)去除η沟道MISFET形成区IA中的掩模层7之后，去除光致抗蚀剂图案，然后使用剩余的掩模层7作为蚀刻掩模通过蚀刻(优选通过湿法蚀刻)去除η沟道MISFET形成区IA中的含Al膜6。还可以在使用光致抗蚀剂图案(未示出)作为蚀刻掩模对η沟道MISFET形成区IA中的掩模层7进行湿法蚀刻时，通过调整蚀刻剂，同时对η沟道MISFET形成区IA中的含Al膜6进行湿法蚀刻。接着，如图12所示，在半导体衬底I的主表面上，形成含稀土元素膜(包含稀土元素的膜)8(图3中的步骤Sll)。在步骤Sll中，含稀土元素膜8形成于半导体衬底I的整个表面上。因而，含稀土元素膜8形成于η沟道MISFET形成区IA和ρ沟道MISFET形成区IB的每一个中。形成含稀 土元素膜8主要用于获得η沟道MISFET的阈值的减小。
在上述步骤SlO的蚀刻步骤中，η沟道MISFET形成区IA中的掩模层7和含Al膜被去除，而P沟道MISFET形成区IB中的掩模层7和含Al膜6被保留。因此，在步骤Sll中，含稀土元素膜8形成于η沟道MISFET形成区IA中的HfSiON膜5a上，且形成于ρ沟道MISFET形成区IB中的掩模层7上。结果，获得如下状态:在η沟道MISFET形成区IA中，含稀土元素膜8与HfSiON膜5a接触；而在ρ沟道MISFET形成区IB中，含稀土元素膜8不与含Al膜6 (以及与HfSiON膜5a)接触，因为掩模层7置于它们之间。含稀土元素膜8是包含稀土元素的材料膜，且包含稀土元素作为主要成分。特别优选地，含稀土元素膜8包含La (镧)。就稳定性而言，含稀土元素膜8优选稀土元素氧化物膜，特别优选氧化镧膜(氧化镧的代表是La2O3)。含稀土元素膜8的厚度可以被控制为优选约0.3 — L Onm。在步骤Sll中形成含稀土元素膜8的阶段，在η沟道MISFET形成区IA中，获得如下状态:间层3、Η Ν膜4a、HfSiON膜5a和含稀土元素膜8按升序连续层叠于半导体衬底(P型阱PW)上。另一方面，在ρ沟道MISFET形成区IB中，获得如下状态:间层3、HfON膜4a、HfSiON膜5a、含Al膜6、掩模层7和含稀土兀素膜8按升序连续层叠于半导体衬底(η型阱NW)上。接着，对半导体衬底I进行热处理(图3中的步骤S12)。优选地，步骤S12中热处理在如下条件下进行:热处理温度在650 - 850° C的范围内，例如约750° C ;并且在惰性气体气氛(也可以是氮气气氛)下。通过步骤S12中的热处理，在η沟道MISFET形成区IA中，导致HfON膜4a和HfSiON膜5a中的每一个与含稀土元素膜8之间的反应；而在ρ沟道MISFET形成区IB中，导致HfON膜4a和HfSiON膜5a中·的每一个与含Al膜6之间的反应。如图13所示，通过步骤S12中的热处理，在η沟道MISFET形成区IA中，导致HfON膜4a和HfSiON膜5a中的每一个与含稀土元素膜8之间的反应(混合、混入或相互扩散)以形成含Hf绝缘膜GII，含Hf绝缘膜GII是HfON膜4a和HfSiON膜5a中的每一个与含稀土元素膜8之间的反应层(混合物层或混合层)。同样，如图13所示，通过步骤S12中的热处理，在P沟道MISFET形成区IB中，导致HfON膜4a和HfSiON膜5a中的每一个与含Al膜6之间的反应(混合、混入或相互扩散)以形成含Hf绝缘膜GI2，含Hf绝缘膜GI2是HfON膜4a和HfSiON膜5a中的每一个与含Al膜6之间的反应层(混合物层或混合层)。在ρ沟道MISFET形成区IB中，含稀土元素膜8形成于掩模层7上。因而，ρ沟道MISFET形成区IB中的含稀土元素膜8较不容易与掩模层7反应并因此在步骤S12的热处理之后保留在掩模层7上。即使在ρ沟道MISFET形成区IB中的含稀土元素膜8在步骤S12的热处理中与掩模层7反应了，其反应部分也通过后述的步骤S13中的蚀刻步骤被去除。在步骤S12的热处理期间，优选地是抑制HfON膜4a和HfSiON膜5a中的每一个与位于其下的间层3之间的反应并保留作为间层3的氧化硅膜或氧氮化硅膜。也就是说，在η沟道MISFET形成区IA中，作为间层3的氧化硅膜或氧氮化硅膜优选保留在含Hf绝缘膜GIl与半导体衬底I (ρ型阱PW)之间；而在ρ沟道MISFET形成区IB中，作为间层3的氧化硅膜或氧氮化硅膜优选保留在含Hf绝缘膜GI2与半导体衬底I (η型阱NW)之间。这允许制造其中抑制了驱动力或可靠性的退化的优异的器件。在含Al膜6是氧化铝膜或铝膜的情况下，通过HfON膜4a和HfSiON膜5a中的每一个与含Al膜6之间的反应形成含Hf绝缘膜GI2是HfAlSiON膜。这里，HfAlSiON膜(氧氮化铪铝硅膜)是由铪(Hf)、铝(Al)、硅(Si)、氧(O)和氮(N)构成的绝缘材料膜。即使在使用HfAlSiON膜的符号时，HfAlSiON膜中的Hf、Al、S1、O和N之间的原子比也不限于
1:1:1:1:1ο在含稀土元素膜8是稀土元素氧化物膜或稀土元素膜的情况下，如果含稀土元素膜8中包含的稀土元素由Ln代表，则通过HfON膜4a和HfSiON膜5a中的每一个与含稀土元素膜8之间的反应形成的含Hf绝缘膜GIl是HfLnSiON膜。在含稀土元素膜8是氧化镧膜或镧膜的情况下，通过HfON膜4a和HfSiON膜5a中的每一个与含稀土元素膜8之间的反应形成的含Hf绝缘膜GIl是HfLaSiON膜。这里，HfLnSiON膜(氧氮化铪稀土元素硅膜)是由铪(Hf)、稀土元素(Ln)、硅(Si)、氧(O)和氮(N)构成的绝缘材料膜；而HfLaSiON膜(氧氮化铪镧硅膜)是由铪(Hf)、镧(La)、硅(Si)、氧(O)和氮(N)构成的绝缘材料膜。即使在使用HfLnSiON膜的符号时，HfLnSiON膜中的Hf、Ln、S1、O和N之间的原子比也不限于1:1:1:1:1。同样，即使在使用HfLaSiON膜的符号时，HfLaSiON膜中的Hf、La、S1、O和N之间的原子比也不限于1:1:1:1:1。在进行步骤S12中的热处理步骤之后，如图14所示，通过蚀刻(优选通过湿法蚀亥Ij)去除在步骤S12的热处理步骤中未反应的含稀土元素膜8 (未反应含稀土元素膜8，特别是保留于掩模层7上的含稀土元素膜8)，然后通过蚀刻(优选通过湿法蚀刻)去除掩模层7(图3中的步骤S13)。在另一实施例中，在步骤S13中，在步骤S12的热处理步骤中未反应的含稀土元素膜8 (未反应含稀土元素膜8，特别是保留于掩模层7上的含稀土元素膜8)和掩模层 也可以同时去除(优选通过湿法蚀刻去除)。在ρ沟道MISFET形成区IB中的含稀土元素膜8在步骤S12的热处理中与掩模层7反应了的情况下，其反应部分在步骤S13的蚀刻步骤中被去除。通过S13的蚀刻步骤，获得如下状态:含Hf绝缘膜GII暴露于η沟道MISFET形成区IA中，且含Hf绝缘膜GI2暴露于ρ沟道MISFET形成区IB中。对于步骤S13中的蚀刻(湿法蚀刻)，可以适当地使用例如硫酸和过氧化氢的混合溶液等。
`
接着，如图15中所示，在包括η沟道MISFET形成区IA和ρ沟道MISFET形成区IB的半导体衬底I的主表面上，即，在η沟道MISFET形成区IA中的Hf绝缘膜GIl和ρ沟道MISFET形成区IB中的Hf绝缘膜GI2上，形成用于金属栅极(金属栅电极)的金属膜(金属层或金属栅极膜)9 (图3中的步骤S14)。金属膜9优选由金属氮化物(即，金属氮化物膜)构成,且优选氮化钛(TiN)膜、氮化钽(TaN)膜或氮化钨(WN)膜。作为金属膜9，特别优选氮化钛(TiN)膜。金属膜9可以通过例如溅射法等形成。金属膜9的厚度(所形成的膜的厚度)可以被控制为例如约5 -20nmo接着，如图16所示，在半导体衬底I的主表面上，S卩，在金属膜9上，形成硅膜10(图3中的步骤S15)。硅膜10可以由多晶硅膜或非晶硅膜形成。即使在硅膜10在其沉积期间是非晶硅膜时，在沉积之后通过热处理(例如后述步骤S23中用于激活退火的热处理)也改变为多晶硅膜。硅膜10的厚度可以被控制为例如约40 - 60nm。通过增加在步骤S14中形成的金属膜9的厚度，也可以省略在步骤S15中形成硅膜10的步骤(B卩，栅电极也可以由金属膜9 (没有硅膜10)形成)。但是，更优选地是在步骤S15中在金属膜9上形成硅膜10 (即，形成由包括金属膜9和层叠其上的硅膜10的层合膜构成的栅电极中的每一个)。其原因如下:如果金属膜9的厚度过大，则可能出现金属膜9易于剥落的问题或在图案化金属膜9时由过蚀刻给衬底造成损害的问题。而通过形成由包括金属膜9和层叠其上的娃膜10的层合膜构成的栅电极中的每一个,金属膜9的厚度可以减小为小于栅电极中的每一个仅由金属膜9形成的情形，这减少了上述问题。当硅膜10形成于金属膜9上时，可以继续进行用于多晶硅栅电极(由多晶硅制成的栅电极)的相关技术处理方法及其工艺。这也提供了微加工能力(microfabricability)、制造成本和产率方面的优点。接着，通过图案化包括金属膜9和层叠其上的硅膜10的层合膜，如图17所示，形成均包括金属膜9和层叠其上的硅膜10的栅电极GEl和GE2(图3中的步骤S16)。步骤S16中的图案化步骤(形成栅电极GEl和GE2的步骤)可以通过如下方式进行:例如，使用光刻法在硅膜10上形成光致抗蚀剂图案(未示出)，然后使用该光致抗蚀剂图案作为蚀刻掩模通过蚀刻(优选通过湿法蚀刻)来图案化包括金属膜9和层叠其上的硅膜10的层合膜。之后，去除光致抗蚀剂图案。栅电极GEl形成于η沟道MISFET形成区IA中的含Hf绝缘膜GII上，栅电极GE2形成于P沟道MISFET形 成区IB中的含Hf绝缘膜GI2上。也就是说，包括金属膜9和层叠于金属膜9上的硅膜10的栅电极GEl通过含Hf绝缘膜GIl (间层3和含Hf绝缘膜GIl)形成于η沟道MISFET形成区IA中的ρ型阱PW的表面上，而包括金属膜9和层叠于金属膜9上的硅膜10的栅电极GE2通过含Hf绝缘膜GI2(间层3和含Hf绝缘膜GI2)形成于ρ沟道MISFET形成区IB中的η型阱NW的表面上。在步骤S16中的用于图案化硅膜10和金属膜9的干法蚀刻步骤之后，更优选地进行用于去除含Hf绝缘膜GIl的未覆盖以栅电极GEl的部分和含Hf绝缘膜GI2的未覆盖以栅电极GE2的部分的湿法蚀刻。位于栅电极GEl下方的含Hf绝缘膜GIl和位于栅电极GE2下方的含Hf绝缘膜GI2保留而不被步骤S16中的干法蚀刻和随后的湿法蚀刻去除，以形成高介电常数栅极绝缘膜。另一方面，含Hf绝缘膜GIl的未覆盖以栅电极GEl的部分和含Hf绝缘膜GI2的未覆盖以栅电极GE2的部分通过在步骤S16中图案化硅膜10和金属膜9时的干法蚀刻以及通过随后的湿法蚀刻被去除。保留于栅电极GEl下方的含Hf绝缘膜GIl用作η沟道MISFET的栅极绝缘膜，保留于栅电极GE2下方的含Hf绝缘膜GI2用作ρ沟道MISFET的栅极绝缘膜。含Hf绝缘膜GIl和含Hf绝缘膜GI2中的每一个的介电常数(电容率)高于氧化硅的介电常数，并用作高介电常数栅极绝缘膜。上述HfO膜4、HfON膜4a、HfSiO膜5、HfSi0N膜5a以及含Hf绝缘膜GIl和含Hf绝缘膜GI2中的每一个是介电常数(电容率)高于氧化硅的介电常数的绝缘材料膜，即，所谓的高k膜(高介电常数膜)。接下来，如图18所示，在栅电极GEl和GE2的侧壁上，形成均由诸如氮化硅膜的绝缘体(绝缘膜)制成的偏置间隔件(偏置侧壁间隔件或侧壁绝缘膜)(图3中的步骤S17)。通过例如在半导体衬底I上形成氮化硅膜以覆盖栅电极GEl和GE2，然后各向异性蚀刻(回蚀刻)氮化硅膜，可以形成由保留于栅电极GEl和GE2的侧壁上的氮化硅膜构成的偏置间隔件0S1。偏置间隔件OSl中的每一个的厚度可以被控制为例如约10nm。
接着，在ρ沟道MISFET形成区IB使用光刻技术覆盖以光致抗蚀剂膜(用于引入η型源/漏延伸区的抗蚀剂膜，这里未示出)的状态下，将诸如磷(P)或砷(As)的η型杂质离子注入到位于η沟道MISFET形成区IA中的栅电极GEl (和偏置间隔件0S1)两侧上的ρ型阱PW的区域中，以形成η_型半导体区EXl (图3中的步骤S18)。在用于形成η_型半导体区EXl的离子注入过程中，ρ沟道MISFET形成区IB覆盖以作为离子注入抑制掩模的前述光致抗蚀剂膜(未示出)，使得使用栅电极GEl和偏置间隔件OSl作为掩模将η型杂质离子注入到η沟道MISFET形成区IA中的半导体衬底I (p型阱PW)中。接着，如图19所示，在栅电极GEl和GE2的侧壁上(即，在形成于栅电极GEl和GE2的侧壁上的偏置间隔件OSl的侧壁上)，形成均由诸如氮化硅膜的绝缘体(绝缘膜)制成的偏置间隔件(偏置侧壁间隔件或侧壁绝缘膜)(图3中的步骤S19)。通过例如在半导体衬底I上形成氮化硅膜以覆盖栅电极GEl和GE2以及偏置间隔件0S1，然后各向异性蚀刻(回蚀刻)氮化硅膜，可以形成由保留于栅电极GEl和GE2的侧壁上的偏置间隔件OSl的侧壁上的氮化硅膜构成的偏置间隔件0S2。通过在栅电极GEl和GE2的侧壁上形成偏置间隔件0S2，结果形成由包括偏置间隔件OSl和偏置间隔件0S2的叠层(层合膜)构成的偏置间隔件(偏置侧壁间隔件或侧壁绝缘膜)OS。偏置间隔件OS比偏置间隔件OSl厚偏置间隔件0S2的厚度。接下来，在η沟道MISFET形成区IA使用光刻技术覆盖以光致抗蚀剂膜(用于引入P型源/漏延伸区的抗蚀剂膜，这里未示出)的状态下，将诸如硼(B)的P型杂质离子注入到位于P沟道MISFET形成区IB中的栅电极GE2(和偏置间隔件OS)两侧上的η型阱NW的区域中，以形成Ρ_型半导体区ΕΧ2 (图3中的步骤S20)。在用于形成ρ_型半导体区ΕΧ2的离子注入过程中，η沟道MISFET形成区IA覆盖以作为离子注入抑制掩模的前述光致抗蚀剂膜(未示出)，使得使用栅电极GE2和偏置间隔件0S2作为掩模将ρ型杂质离子注入到P沟道MISFET形成区IB中的半导体衬底I (η型阱NW)中。接着，如图20所 示，在栅电极GEl和GE2的侧壁上(即，在偏置间隔件OS的侧壁上)，形成均由绝缘体(绝缘膜)制成的侧壁间隔件(侧墙间隔件、侦彳壁绝缘膜或侧壁)sw(图3中的步骤S21)。 为了形成侧壁SW，例如，在半导体衬底I上以升序连续形成氧化硅膜和氮化硅膜以覆盖栅电极GEl和GE2以及偏置间隔件OS。然后，对包括氧化硅膜和氮化硅膜的层合膜进行各向异性蚀刻(回蚀刻)。以这种方式，可以形成包括均保留于栅电极GEl和GE2的侧壁上(即，偏置间隔件OS的侧壁上)的氧化硅膜和氮化硅膜的侧壁间隔件SW。侧壁间隔件SW通过偏置间隔件OS形成于栅电极GEl和GE2的侧壁上。为了简化图示，在图20和其后的附图中，均包含于侧壁间隔件SW中的氧化硅膜和氮化硅膜被整体示出。同样为了简化图示，在图20和其后的附图中，包括偏置间隔件OSl和0S2的叠层(层合膜)被示为偏置间隔件OS。接着，在η沟道MISFET形成区IA中的ρ型阱PW中，通过离子注入形成η+型半导体区SDl ;在ρ沟道MISFET形成区IB中的η型阱NW中，通过另一离子注入形成ρ+型半导体区SD2 (图3中的步骤S22)。η+型半导体区SDl可以通过将诸如磷(P)或砷(As)的η型杂质离子注入到位于η沟道MISFET形成区IA中的栅电极GEl和偏置间隔件SW两侧上的ρ型阱PW的区域中来形成。n+型半导体区SDl的杂质浓度高于ιΓ型半导体区EXl的杂质浓度，且结深度深于ιΓ型半导体区EXl的结深度。在用于形成η+型半导体区SDl的离子注入期间，ρ沟道MISFET形成区IB覆盖以作为离子注入抑制掩模的光致抗蚀剂膜(未示出)，并且使用栅电极GEl及其侧壁上的侧壁间隔件SW作为掩模进行到η沟道MISFET形成区IA中的半导体衬底I (ρ型阱PW)内的离子注入。因此，η_型半导体区EXl按照与栅电极GEl (其侧壁上的偏置间隔件OS)对准的方式形成，η+型半导体区SDl按照与偏置间隔件SW对准的方式形成。ρ+型半导体区SD2可以通过将诸如硼⑶的P型杂质离子注入到位于P沟道MISFET形成区IB中的栅电极GE2和偏置间隔件SW两侧上的η型阱NW的区域中来形成。P+型半导体区SD2的杂质浓度高于ρ_型半导体区ΕΧ2的杂质浓度，且结深度深于ρ_型半导体区ΕΧ2的结深度。在用于形成P+型半导体区SD2的离子注入期间，η沟道MISFET形成区IA覆盖以作为离子注入抑制掩模的另一光致抗蚀剂膜(未示出)，并且使用栅电极GE2及其侧壁上的侧壁间隔件SW作为掩模进行到ρ沟道MISFET形成区IB中的半导体衬底I (η型阱NW)内的离子注入。因此，P—型半导体区ΕΧ2按照与栅电极GE2 (其侧壁上的偏置间隔件OS)对准的方式形成，ρ+型半导体区SD2按照与偏置间隔件SW对准的方式形成。可以先形成η.型半导体区SDl和ρ+型半导体区SD2中的任一个。在η沟道MISFET形成区IA中的形成栅电极GEl的硅膜10内，在用于形成ιΓ型半导体区EXl的离子注入步骤中和在用于形成η+型半导体区SDl的离子注入步骤中引入η型杂质，使得硅膜10变为η型硅膜。在ρ沟道MISFET形成区IB中的形成栅电极GE2的硅膜10内，在用于形成ρ_型半导体区ΕΧ2的离子注入步骤中和在用于形成P+型半导体区SD2的离子注入步骤中引入ρ型杂质，使得硅膜10变为ρ型硅膜。注意，η+型半导体区SDl用作η沟道MISFET Qn的源/漏区，ρ+型半导体区SD2用作P沟道MISFET Qp的源/漏区。因此，步骤S22可以视为进行用于形成η沟道MISFET Qn的源/漏区的离子注入的步骤和进行用于形成P沟道MISFET Qp的源/漏区的离子注入的步骤。在步骤S22中进行·用于形成η.型半导体区SDl的离子注入和用于形成P+型半导体区SD2的离子注入之后，进行用于激活所引入的杂质的热处理(退火处理或激活退火)(图3中的步骤S23)。在步骤S18、S20和S22中的离子注入中引入η_型半导体区ΕΧ1、ρ_型半导体区ΕΧ2、η+型半导体区SDl和ρ+型半导体区SD2的杂质可以通过步骤S23中的热处理被激活。步骤S23中的热处理可以在例如900 - 1100° C的热处理温度下并于惰性气体气氛(更优选地，氮气氛)中进行。因此，获得图20所示的结构，η沟道MISFET Qn被形成为η沟道MISFET形成区IA中的场效应晶体管，P沟道MISFET Qp被形成为P沟道MISFET形成区IB中的场效应晶体管。栅电极GEl用作η沟道MISFET Qn的栅电极(金属栅电极),位于栅电极GEl下的含Hf绝缘膜GIl (及位于其下的间层3)用作η沟道MISFET Qn的栅极绝缘膜。均用作η沟道MISFET Qn的源极或漏极的N型半导体区(杂质扩散层)由η+型半导体区SDl和η_型半导体区EXl形成。另一方面，栅电极GE2用作ρ沟道MISFET Qp的栅电极(金属栅电极)，位于栅电极GE2下的含Hf绝缘膜GI2 (及位于其下的间层3)用作ρ沟道MISFET Qp的栅极绝缘膜。均用作P沟道MISFET Qp的源极或漏极的P型半导体区(杂质扩散层)由P+型半导体区SD2和p_型半导体区EX2形成。栅电极GEl和GE2具有与栅极绝缘膜接触的金属膜(这里为金属膜9)，因此是所谓的金属栅电极(金属化栅电极)。还可以通过salicide (自对准娃化物)工艺，在形成源/漏区的n+型半导体区SDl和P+型半导体区SD2上以及在形成栅电极GEl和GE2的硅膜10上，形成均由硅化钴、硅化镍或类似物制成的金属硅化物层(未示出)。接着，如图21所示，在半导体衬底I的主表面上，形成绝缘膜(层间绝缘膜)11以覆盖栅电极GEl和GE2、偏置间隔件OS和侧壁间隔件SW。绝缘膜11由例如单层氧化硅膜、包括薄氮化硅膜和其上层叠的厚氧化硅膜的层合膜等制成。在形成绝缘膜11之后，绝缘膜11的表面(上表面)使用例如CMP (化学机械抛光)法被平坦化。接着，使用形成于绝缘膜11上的光致抗蚀剂图案(未示出)作为蚀刻掩模，进行绝缘膜11的干法蚀刻以在绝缘膜11中形成接触孔(通孔或孔)CNT。接触孔CNT形成于n+型半导体区SDl、ρ+型半导体区SD2、栅电极GEl和GE2等上。接着，在接触孔CNT中，形成均由钨(W)等制成的导电插塞(连接导体部)PG。为了形成插塞PG，例如，在包括接触孔CNT的内部(在其底部和侧壁上)的绝缘膜11上，形成阻挡导体膜(例如钛膜、氮化钛膜或它们的层合膜)。然后，在阻挡导体膜上形成由钨膜等构成的主导体膜以填充接触孔CNT。通过利用CMP法、回蚀刻法等去除绝缘膜11上的不需要的主导体膜和阻挡导体膜，可以形成插塞PG。注意，为了简化图示，在图21中，均包含于插塞PG中的阻挡导体膜和主导体膜(钨膜)被整体示出。接着，如图22所示，在 其中埋入插塞PG的绝缘膜11上，形成用于形成互连导线的绝缘膜(层间绝缘膜)12。绝缘膜12可以由单层膜(单层绝缘膜)或层合膜(层合绝缘膜)构成。接着，通过单镶嵌法，形成第一层互连导线。首先，通过使用光致抗蚀剂图案(未示出)作为掩模的干法蚀刻，在绝缘膜12的预定区域中形成互连导线沟槽13。然后，在半导体衬底I的主表面上(即，在包含互连导线沟槽13的底部和侧壁的绝缘膜12上)形成阻挡导体膜(阻挡金属膜)。作为阻挡导体膜，例如，可以使用氮化钛膜、钽膜、氮化钽膜等。随后，通过CVD法、溅射法等，在阻挡导体膜上形成铜籽晶层。进而，使用电镀法等，在籽晶层上形成铜镀膜(主导体膜)以用铜镀膜填充互连导线沟槽13。然后，通过CMP法去除位于互连导线沟槽13之外的区域中的铜镀膜、籽晶层和阻挡导体膜，以形成互连导线沟槽13中的包含铜作为主要导电材料的第一层互连导线Ml。注意，为了简化图示，在图22中，包含于互连导线Ml中的铜镀膜、籽晶层和阻挡导体膜被整体示出。互连导线Ml中的每一个电耦接到插塞PG并通过插塞PG电耦接到n+型半导体区SDl、p+型半导体区SD2、栅电极GE1、栅电极GE2 等。之后，通过双镶嵌法形成第二和随后层中的互连导线，而在此省略其图示和描述。互连导线Ml和位于其上的层中的互连导线不限于镶嵌导线，而也可以通过图案化互连导线的导体膜来形成。例如，互连导线Ml和位于其上的层中的互连导线以可以是钨导线、铝导线等。接着，将更详细地描述本实施例的特性特征。在本实施例中，作为η沟道MISFET Qn的栅极绝缘膜，使用介电常数高于氧化硅的介电常数的含Hf绝缘膜GIl ;作为ρ沟道MISFET Qp的栅极绝缘膜，使用介电常数高于氧化硅的介电常数的含Hf绝缘膜GI2。即，作为介电常数(电容率)均高于氧化硅的材料膜的含Hf绝缘膜GIl和含Hf绝缘膜GI2，即，所谓的高k膜，用作η沟道MISFET Qn和ρ沟道MISFET Qp的栅极绝缘膜。因而，与氧化硅膜用作η沟道MISFET Qn和ρ沟道MISFET Qp的栅极绝缘膜的情况相比，含Hf绝缘膜GIl和含Hf绝缘膜GI2的物理厚度可以增加以允许栅极泄漏电流的减少。在本实施例中，η沟道MISFET Qn和ρ沟道MISFET Qp的栅电极GEl和GE2具有位于栅极绝缘膜(这里是间层3和含Hf绝缘膜GIl和GI2)上的金属膜9，是所谓的金属栅电极(金属化栅电极)。因此，可以抑制每个栅电极中的耗尽现象并消除寄生电容以允许MISFET元件尺寸的减小(栅极绝缘膜厚度的减小)。此外，在本实施例中，在ρ沟道MISFET Qp中，铝(Al)被引入作为ρ沟道MISFETQp的基于Hf的高介电常数栅极绝缘膜的含Hf绝缘膜GI2内以允许ρ沟道MISFET Qp的阈值的下降。另一方面，在η沟道MISFET Qn中，稀土元素(更具体地，La)被引入作为η沟道MISFET Qn的基于Hf的高介电常数栅极绝缘膜的含Hf绝缘膜GIl内以允许η沟道MISFETQn的阈值的下降。即，可以减小η沟道MISFET Qn和ρ沟道MISFET Qp中的每一个的阈值(可以减小η沟道MISFET Qn和ρ沟道MISFET Qp中的每一个的阈值电压的绝对值)。因此，在本实施例中，使用作为均包含Hf的高介电常数栅极绝缘膜的基于Hf的栅极绝缘膜(这里是含Hf绝缘膜GII和含Hf绝缘膜GI2)。本实施例的一个主要特性在于:在基于Hf的栅极绝缘膜(含Hf绝缘膜GIl和含Hf绝缘膜GI2)的形成中，使用包括Hf ON膜4a和层叠其上的HfSiON膜5a的层合膜(层合结构)。不同于本实施例，也可以考虑使用单层HfO膜来代替包括HfON膜4a和层叠其上的HfSiON膜5a的层合膜。这种情况将称为第一比较例。但是，在第一比较例的情况下，难以实现晶体管的更高性能和其能够保证10年以上的可靠性中的每一个。通过热处理(例如均在上文描述过的步骤S12中的 热处理或步骤S23中的热处理)HfO膜高度地容易被晶化，而一旦Hf O膜晶化，则栅极泄漏电流倾向于增加。为了防止这种情况，不同于本实施例，可以考虑使用单层HfON膜来代替包括HfON膜4a和层叠其上的HfSiON膜5a的层合膜。这种情况将称为第二比较例。由于HfON膜相比HfO膜较不容易晶化，因此就抑制栅极泄漏电流而言，第二比较例优于第一比较例。但是，存在一种现象:氧(O)从隔离区2 (形成隔离区2的氧化硅膜)扩散到栅极绝缘膜中的任一个中以增加栅极绝缘膜的厚度和栅极绝缘膜的EOT (等效氧化物厚度)，从而使晶体管的驱动力退化(这种现象以下将称为“由氧扩散导致的栅极绝缘膜厚度增加现象”)。该现象不期望地不仅发生于使用单层HfO膜的第一比较例中，而且发生于使用单层HfON膜的第二比较例中。为了防止这种现象，不同于本实施例，可以考虑使用单层HfSiO膜或单层HfSiON膜来代替包括HfON膜4a和层叠其上的HfSiON膜5a的层合膜。这种情况将称为第三比较例。含Si的HfSiO膜或HfSiON膜是比不含Si的HfO膜和HfON膜晶化的可能性低得多的膜(非晶膜)。因此，HfSiO膜或HfSiON膜较不容易传输氧，由此较不容易发生上述由氧扩散导致的栅极绝缘膜厚度增加现象。注意，在第三比较例中，当使用HfSiON膜时相比使用HfSiO膜时抑制上述由氧扩散导致的栅极绝缘膜厚度增加现象的效应更高。
但是，含Si的HfSiO膜或HfSiON膜的介电常数低于不含Si的HfO膜或HfON膜。因而，当基于Hf的栅极绝缘膜中的每一个的EOT被控制为相同时，在使用单层HfSiO膜或单层HfSiON膜的第三比较例中，基于Hf的栅极绝缘膜的物理厚度薄于使用单层HfO膜的第一比较例和使用单层HfON膜的第二比较例。这可能增加栅极泄漏电流。相对照地，在本实施例中，在基于Hf的栅极绝缘膜的形成中，使用包括HfON膜4a和层叠其上的HfSiON膜5a的层合膜。HfON膜4a和层叠其上的HfSiON膜5a在热处理期间彼此反应以形成含Hf绝缘膜GIl和GI2，从而含Hf绝缘膜GIl和GI2包含Hf (铪)、0(氧)、N(氮)和Si (硅)作为主要成分。但是，可以认为，由于HfON膜4a形成于下层而HfSiON膜5a形成于上层，在所制造的半导体器件中的含Hf绝缘膜GIl和GI2的每一个中的Si (硅)浓度分布在厚度方向不均匀(不恒定)，并且Si浓度(原子比)在其上部(更靠近栅电极GEl和GE2)较高而在其下部(更靠近半导体衬底I)较低。也就是说，在本实施例的半导体器件中，基于Hf的栅极绝缘膜(含Hf绝缘膜GIl和GI2)的厚度方向上的硅(Si)浓度可预见地分布成在上部(更靠近栅电极GEl和GE2)比在下部(更靠近半导体衬底I)高。图23A和23B是含Hf绝缘膜GIl和GI2的例示图。图23A示出半导体衬底I (p型阱PW)、间层3、含Hf绝缘膜GIl和栅电极GEl的层合结构的局部放大截面图。图23B示出半导体衬底I (η型阱NW)、间层3、含Hf绝缘膜GI2和栅电极GE2的层合结构的局部放大截面图。为了改进图示的简洁性，省略了阴影线。在图23Α中，如果在含Hf绝缘膜GII的上部(上层部)GIla与其下部(下层部)GIlb之间进行对比，则Si浓度(原子比)可预见地在上部GIla中比在下部GIlb中高。此外，在图23Β中，如果在含Hf绝缘膜GI2的上部(上层部)GI2a与其下部(下层部)GI2b之间进行对比，则Si浓度(原子比)可预见地在上部GI2a中比在下部GI2b中高。这是因为，作为在基于Hf的栅极绝缘膜(含Hf绝缘膜GIl和GI2)的形成中使用包括HfON膜4a和层叠其上的HfSiON膜5a的结果，HfSiON膜5a的成分倾向于主要保留于含Hf绝缘膜GIl和GI2的上部GIla和GI2a中以增加Si浓度，而HfON膜4a的成分倾向于主要保留于含Hf绝缘膜GIl和GI2的下部GIlb和GI2b中。这里，上部GIla和GI2a中的每一个的厚度基本对应于HfSiON膜5a的厚度，而下部GIlb和GI2b中的每一个的厚度基本对应于HfON膜4a的厚度。而在含Hf绝缘膜GIl和GI2中，没有形成于上部GIla和GI2a与下部GIlb和GI2b之间的明显界面(图23A和23B中由虚线所不出的部分)。在本实施例中，在基于Hf的栅极绝缘膜的形成中使用HfSiON膜5a，因而在基于Hf的栅极绝缘膜(这里是含Hf绝缘膜GIl和GI2)中包含N (氮)和Si (硅)。由于其中包含N (氮)和Si (硅)，基于Hf的栅极绝缘膜(这里是含Hf绝缘膜GIl和GI2)较不容易晶化(是非晶膜)，因此较不容易传输氧(O)。作为结果，较不容易发生上述由氧扩散导致的栅极绝缘膜厚度增加现象，并且可以防止具有短沟道长度和窄沟道宽度的沟道区(其中满足宽度Wl彡I μ m)中的每个晶体管的驱动力的退化。在本实施例中，在基于Hf的栅极绝缘膜的形成中，不使用含硅的单层HfSiON膜，而使用包括不含Si的HfON膜4a和含Si的HfSiON膜5a的层合膜。因而，与使用含Si的单层HfSiON膜(或 单层HfSiO膜)的第三比较例相比，基于Hf的栅极绝缘膜(这里是含Hf绝缘膜GIl和GI2)中的每一个的介电常数可以增加，并且当EOT被控制为相同时，基于Hf的栅极绝缘膜(这里是含Hf绝缘膜GII和GI2)中的每一个的物理厚度可以增加。因此，可以抑制栅极泄漏电流。另外，栅电极GEl和GE2的金属膜9是金属氮化物膜且包含氮(N)。如果栅电极GEl和GE2的金属膜9中的氮(N)向半导体衬底I扩散以到达半导体衬底I (ρ型阱PW和η型阱NW中的每一个)与间层3之间的界面附近，则可能发生NBTI (负偏置温度不稳定性)的退化(可能发生由于NBTI导致的阈值电压的变化)。相对照地，在本实施例中，作为在基于Hf的栅极绝缘膜的形成中使用HfSiON膜5a的结果，在基于Hf的栅极绝缘膜(这里是含Hf绝缘膜GIl和GI2)中包含N (氮)和Si (硅)。由于其中包含N (氮)和Si (硅)，基于Hf的栅极绝缘膜(这里是含Hf绝缘膜GIl和GI2)较不容易晶化(是非晶膜)，因此不仅较不容易传输氧(0)，而且较不容易传输氮(N)。作为结果，可以抑制或防止由于上述由于栅电极GEl和GE2的金属膜9中的氮(N)向半导体衬底I扩散(以到达半导体衬底I与间层3之间的界面附近)而发生NBTI的退化(由于NBTI导致的阈值电压的变化)。另一方面，不同于本实施例，也可以考虑使用包括HfSiON膜和层叠其上的HfON膜的层合膜替代包括HfON膜4a和层叠其上的HfSiON膜5a的层合膜。这种情况将称为第四比较例。也就是说，在本实施例中，HfON膜4a处于下层而HfSiON膜5a处于上层；而在第四比较例中，HfON膜处于上层而HfSiON膜处于下层。在本实施例和第四比较例中，HfON膜和HfSiON膜的层合次序是不同的。但是，就防止栅电极GEl和 GE2的金属膜9中的氮(N)向半导体衬底I扩散(到半导体衬底I与间层3之间的界面附近)而言，本实施例(HfON膜处于下层而HfSiON膜处于上层的情况)比第四比较例(HfON膜处于上层而HfSiON膜处于下层的情况)更有效。以下将描述其原因。也就是说，在本实施例中，在基于Hf的栅极绝缘膜的形成中，使用包括HfON膜4a和层叠其上的HfSiON膜5a的层合膜。不含Si的HfON膜4a处于下层，而含Si的HfSiON膜5a处于上层。因此，在本实施例中，所形成的基于Hf的栅极绝缘膜(这里是含Hf绝缘膜GIl和GI2)的Si浓度在上部可以增加。另一方面，在第四比较例中，在基于Hf的栅极绝缘膜的形成中，使用包括HfSiON膜和层叠其上的HfON膜的层合膜，但是含Si的HfSiON膜处于下层，而不含Si的HfON膜处于上层。结果，在第四比较例的情况下，所形成的基于Hf的栅极绝缘膜的Si浓度在其下部(更靠近半导体衬底)比在其上部(更靠近栅电极)高。因此，基于Hf的栅极绝缘膜中的Si浓度在栅电极与基于Hf的栅极绝缘膜之间的界面的附近难以增加。为了防止栅电极GEl和GE2的金属膜9中的氮(N)向半导体衬底I扩散(到半导体衬底I与间层3之间的界面附近)，有效的是增加在栅电极GEl和GE2与基于Hf的栅极绝缘膜(本实施例中是含Hf绝缘膜GIl和GI2)之间的界面附近的基于Hf的栅极绝缘膜中的Si浓度。这是因为，为了栅电极GEl和GE2的金属膜9中的氮(N)向半导体衬底I扩散，有效的是在与栅电极GEl和GE2接触的部分(界面部分)中具有针对氮(N)的高扩散阻挡功能，而为了提高扩散阻挡功能，需要增加Si浓度。在第四比较例的情况下，HfSiON膜形成于HfON膜下方。结果，基于Hf的栅极绝缘膜中的Si浓度在栅电极与基于Hf的栅极绝缘膜之间的界面的附近难以增加，并且在与栅电极GEl和GE2接触的部分(界面部分)中针对氮(N)的扩散阻挡功能难以提高。因而，允许栅电极的金属膜中的氮(N)向半导体衬底的扩散的防止的效应受到限制。相对照地，在本实施例中，HfSiON膜5a形成于HfON膜4a上方。结果，基于Hf 的栅极绝缘膜(含Hf绝缘膜GIl和GI2)中的Si浓度在栅电极GEl和GE2与基于Hf的栅极绝缘膜(含Hf绝缘膜GIl和GI2)之间的界面的附近易于增加，并且在与栅电极GEl和GE2接触的部分(界面部分)中针对氮(N)的扩散阻挡功能易于提高。因而，可以更可靠地防止栅电极GEl和GE2的金属膜9中的氮(N)向半导体衬底I扩散(到半导体衬底I与间层3之间的界面附近)。因而，可以更更可靠地抑制或防止发生NBTI的退化(由于NBTI导致的阈值电压的变化)。也就是说，为了可靠地防止栅电极GEl和GE2的金属膜9中的氮(N)向半导体衬底I扩散(到半导体衬底I与间层3之间的界面附近)，有效的是将针对氮(N)的扩散阻挡层(HfSiON膜)放置为尽可能地靠近栅电极GEl和GE2 (金属膜9)。在本实施例中，与第四比较例相比针对氮(N)的扩散阻挡层(HfSiON膜)被放置为更靠近栅电极GEl和GE2 (金属膜9)。因此，可以更可靠地防止栅电极GEl和GE2的金属膜9中的氮(N)向半导体衬底I扩散(到半导体衬底I与间层3之间的界面附近)。因此，在本实施例中，当整个基于Hf的栅极绝缘膜(含Hf绝缘膜GII和GI2)中的Si浓度增加时，基于Hf的栅极绝缘膜的介电常数减小。因而，Si浓度在防止栅电极GEl和GE2的金属膜9中的氮(N)向半导体衬底I扩散方面最有效的区域中增加，而Si浓度在其他区域(即，在基于Hf的栅极绝缘膜的下方)中减少。这通过在基于Hf的高介电常数栅极绝缘膜(含Hf绝缘膜GIl和含Hf绝缘膜GI2)的形成中使用包括HfON膜4a和层叠其上的HfSiON膜5a的层合膜(层合结构)来实现。因而，可以增加基于Hf的栅极绝缘膜的介电常数，并且防止由氮(N)从金属栅电极扩散导致的NBTI的退化(由于NBTI导致的阈值电压的变化)。在本实施例中，在基于Hf的高介电常数栅极绝缘膜(含Hf绝缘膜GIl和含Hf绝缘膜GI2)的形成中，使用包括HfON膜4a和层叠其上的HfSiON膜5a的层合膜(层合结构)。为了获得该层合膜， 在步骤S5中形成HfO膜4，在步骤S6中在HfO膜4上形成HfSiO膜5，然后在步骤S7中进行氮化处理以使HfO膜4和HfSiO膜5氮化，由此形成HfON膜4a和HfSiON膜5a。在获得包括HfON膜4a和层叠其上的HfSiON膜5a的层合膜的另一方法中，也可以在步骤S5中沉积HfO膜4，然后进行氮化处理以使HfO膜4氮化成HfON膜；随后在步骤S6中在HfO膜4上沉积HfSiO膜5，然后进行氮化处理以使HfSiO膜5氮化成HfSiON膜。但是，在步骤S5中沉积HfO膜4的步骤与步骤S6中沉积HfSiO膜5的步骤提供附加的氮化处理步骤(HfO膜4的氮化处理步骤)的情况下，HfO膜4因而在该附加的氮化处理和在步骤S7中的氮化处理中被氮化两次。结果，HfO膜4可能被过度氮化。因此，在步骤S5中沉积HfO膜4的步骤之后，更优选执行在步骤S6中沉积HfSiO膜5的步骤，而不执行HfO膜4的氮化处理。也就是说，更优选地，在步骤S7中执行HfO膜4和HfSiO膜5的氮化处理，而不在步骤S5和S6之间执行HfO膜4的氮化处理。因而，在执行步骤S7中的氮化处理之前的阶段，HfSiO膜5和HfO膜4未被氮化，而是在步骤S7中的氮化处理中被氮化。因此，可以防止HfO膜4的过度氮化。优选地，步骤S5中沉积HfO膜4的步骤S6中沉积HfSiO膜5的步骤连续进行，而不将半导体衬底I暴露至大气。这允许HfSiO膜5连续地形成于HfO膜4上，并可以防止在HfO膜4和HfSiO膜5之间形成不必要的间层。如果在HfO膜4和HfSiO膜5之间形成不必要的间层，则每个栅极绝缘膜的EOT会由于该间层而变化(波动)。通过连续进行步骤S5中沉积HfO膜4的步骤S6中沉积HfSiO膜5的步骤而不将半导体衬底I暴露至大气，可以防止在HfO膜4和HfSiO膜5之间形成不必要的间层，并抑制或防止每个栅极绝缘膜的EOT的变化。如果在上述步骤S5中形成的HfO膜4的厚度(膜厚或所形成膜的厚度)与在上述步骤S6中形成的HfSiO膜5的厚度(膜厚或所形成膜的厚度)之间进行比较，则HfO膜4的厚度优选地大于HfSiO膜5的厚度(HfO膜4优选地厚于HfSiO膜5)。因而，当在已经执行步骤S7中的氮化处理的阶段的HfON膜4a的厚度和HfSiON膜5a的厚度之间进行比较时，则HfON膜4a的厚度优选地大于HfSiON膜5a的厚度(HfON膜4a优选地厚于HfSiON膜5a)。这是因为这对于HfSiON膜5a (HfSiO膜5)足以保证的允许执行针对氧(O)和氮(N)的扩散防止功能的厚度。如果HfSiON膜5a (HfSiO膜5)太厚，则基于Hf的栅极绝缘膜的介电常数会退化。因此，HfON膜4a(HfO膜4)被用作主要的膜以抑制基于Hf的栅极绝缘膜的介电常数的减小。就保证允许执行针对氧(O)和氮(N)的扩散防止功能的厚度而言，HfSiON膜5a的厚度优选不小于0.2nm。就附加地抑制基于Hf的栅极绝缘膜的介电常数的退化而言，HfSiON膜5a的厚度更优选不小于0.2 — 0.55nm。如果考虑HfSiON膜5a的优选厚度和整个基于Hf的栅极绝缘膜的优选厚度，则HfON膜4a的厚度可以优选地控制为约0.6 —
0.85nm。如果在HfON膜4a中的Hf浓度(原子比)与HfSiON膜5a中的Hf浓度(原子比)之间进行比较，则含Si的HfSiON膜5a中的Hf浓度因而低于HfON膜4a中的Hf浓度HfSiON膜5a (HfSiO膜5)中包含的Hf与Si之间的原子比优选为:Hf原子占Hf原子和Si原子的总数的40 - 60%(原子百分比，at%) (Si原子占剩余的60 — 40%)。换言之，HfSiON膜5a (HfSiO膜5)中的Hf与Si之间的原子比(S卩，Hf:Si)优选为在4:6和6:4之间。即，在HfSiON膜5a (HfSiO膜5)中，Hf浓度(原子比)优选为Si浓度(原子比)的2/3至1.5倍。Hf浓度(原子比)优选为Si浓度(原子比)的2/3至1.5倍的表述与Si浓度(原子比)优选为Hf浓度(原子比)的2/3至1.5倍的表述同义。通过将Hf和Si之间的比率设置为在该范围内的数值，可以形成具有优异膜质量的HfSiON膜5a (HfSiO膜5)。图24是栅极宽度的例示图。图24示出栅电极GE (对应于本实施例的栅电极GEl或栅电极GE2)和源/漏区SD (对应于n_型半导体区EXl和n+型半导体区SDl的组合或P_型半导体区EX2和ρ+型半导体区SD2的组合)的二维布局。当图24所示的栅电极GE是栅电极GEl时，上述图1中的η沟道MISFET形成区IA的截面图大致对应于在沿图24的线Al-Al的位置处的截面图。当图24所示的栅电极GE是栅电极GE2时，上述图1中的ρ沟道MISFET形成区IB的截面图大致对应于在沿图24的线Al-Al的位置处的截面图。在图24中由附图标记Wl示出栅极宽度。在图24中由附图标记W2示出栅极长度。在图24中，源/漏区SD的周边由隔离区2围绕。栅极宽度Wl也可以视为沟道宽度。上述由氧扩散导致的栅极绝缘膜厚度增加现象对MISFET的特性造成的影响在栅极宽度Wl不大于Iym(满足Wl≤Iμm)时特别显著。其原因如下。当栅极宽度Wl大时，氧(O)从隔离区2 (形成隔离区2的氧化硅膜)扩散到栅极绝缘膜中以增加在靠近隔离区2的区域中的栅极绝缘膜的厚度，而在充分远离隔离区2的区域中，栅极绝缘膜的厚度几乎不改变。另外，栅极绝缘膜的厚度已增加的区域相对于整个栅极绝缘膜是有限的，并且其影响较小。也就是说，当栅极宽度Wl大时，如果氧(O)从隔离区2 (形成隔离区2的氧化硅膜)扩散到栅极绝缘膜中，则在靠近(邻近)隔离区2的区域21a和21b中，栅极绝缘膜的厚度有相当大的增加。相对照地，在栅极宽度Wl的方向上位于基本中间处区域21c (远离隔离区2)中，栅极绝缘膜的厚度几乎不改变。而当栅极宽度Wl减小时，如果氧(O)从隔离区2 (形成隔离区2的氧化硅膜)扩散到栅极绝缘膜中以增加栅极绝缘膜的厚度，则栅极绝缘膜的厚度已增加的区域相对于整个栅极绝缘膜的比率增加，使得对MISFET的特性造成的影响增大。也就是说，当栅极宽度Wl小时，如果氧(O)从隔离区2 (形成隔离区2的氧化硅膜)扩散到栅极绝缘膜中，则不仅在区域21a和21b中，而且在区域21c中，栅极绝缘膜的厚度均有相当大的增加。作为进行研究的结果，本发明人已经发现:在栅极宽度Wl大于Iym(满足W1>1 μ m)时，即使发生由氧扩散导致的栅极绝缘膜厚度增加现象，由此对MISFET的特性造成的影响也小；而当栅极宽度Wl不大于I μ m(满足Wl彡I μ m)时，如果发生由氧扩散导致的栅极绝缘膜厚度增加现象，由此对MISFET的特性造成的影响有相当大的增加。相对照地，在本实施例中，如上所述改进栅极绝缘膜(使用HfSiON膜)，以能够抑制或防止不仅在区域21a和21b中而且在区域21c中的由氧从隔离区2 (形成隔离区2的氧化硅膜)扩散导致的栅极绝缘膜厚度增加现象。因而，在本实施例中，即使当栅极宽度Wl减小为不大于Iym(满足Wl彡I μπι)时，也可以与栅极宽度Wl的尺寸无关地抑制或防止上述由氧扩散导致的栅极绝缘膜厚度增加现象。因此，本实施例如果应用于具有栅极宽度Wl不大于I μ m(满足Wl彡I μ m)的MISFET的半导体器件将获得大的效果。图25是示出栅极绝缘膜的EOT (等效氧化物厚度)与栅极泄漏电流之间的关联性的不例的图表(例不图)。图25的图表的横轴对应于栅极绝缘膜的EOT,图25的图表的纵轴对应于栅极泄漏电流。图25的图表示出了使用单层HfON膜作为栅极绝缘膜的基于Hf的绝缘膜的第二比较例的情形，使用单层HfSiON膜作为栅极绝缘膜的基于Hf的绝缘膜的第三比较例的情形，以及使用包括HfON膜4a和层叠其上的HfSiON膜5a的层合膜作为栅极绝缘膜的基于Hf的绝缘膜的本实施例的情形。如还可以从图25的图表中看到的，在使用单层HfSiON膜作为栅极绝缘膜的基于Hf的绝缘膜的第三比较例的情形下，与使用单层HfON膜作为栅极绝缘膜的基于Hf的绝缘膜的第二比较例的情形以及使用包括HfON膜4a和层叠其上的HfSiON膜5a作为栅极绝缘膜的基于Hf的绝缘膜的本实施例的情形相比，在EOT相等时栅极泄漏电流增大。栅极泄漏电流增大的可预见的原因是:在第三比较例的情形下，与第二比较例的情形和本实施例的情形相比，栅极绝缘膜的介电常数减小，因此当EOT相等时栅极绝缘膜的物理厚度减小。相对照地，在本实施例中，作为栅极绝缘膜的基于Hf的绝缘膜，使用包括HfON膜4a和层叠其上的HfSiON膜5a的层合膜(而不是单层HfSiON膜)，以能够保证栅极绝缘膜的高介电常数。结果，当EOT相等时栅极绝缘膜的物理厚度可以增加以允许栅极泄漏电流被抑制。在使用单层HfON膜作为栅极绝缘膜 的基于Hf的绝缘膜的第二比较例的情形下，可以保证栅极绝缘膜的高介电常数。结果，当EOT相等时栅极绝缘膜的物理厚度可以增加。因此，如从图25的图表中可以看到的，栅极泄漏电流可以被抑制。但是，在第二比较例的情形下，可能发生上述由氧扩散导致的栅极绝缘膜厚度增加现象，从而可能降低晶体管的驱动力。此外，在第二比较例的情形下，形成金属栅电极的金属氮化物膜中的氮(N)可能向半导体衬底I扩散(到半导体衬底I与间层2之间的界面附近)，从而可能导致NBTI的退化(由于NBTI导致的阈值电压的变化)。相对照地，在本实施例中，如上所述，可以抑制或防止氧(O)从隔离区2扩散到栅极绝缘膜中所导致的栅极绝缘膜厚度增加现象。还可以抑制或防止氮(N)从形成金属栅电极的金属氮化物膜中的扩散所导致的NBTI的退化(由于NBTI导致的阈值电压的变化)。这允许晶体管的特性(性能)的改进。当在HfON膜4a和HfSiON膜5a之间的反应(混合、混入或相互扩散)小时，在所制造的半导体器件中，基于Hf的绝缘膜(含Hf绝缘膜GIl和GI2)中的每一个还可以具有包括HfON膜4a和层叠其上的HfSiON膜5a的层合膜(当HfON膜4a和层叠其上的HfSiON膜5a的层合结构保持不变时)。这也类似地适用于以下示出的第二实施例至第四实施例。第二实施例在上述本发明的第一实施例中，已经描述了在如下情况下的制造步骤(参照图
9- 14描述的制造步骤):掩模层7选择性地设置于ρ沟道MISFET形成区IB中以防止ρ沟道MISFET形成区IB中在含稀土元素膜8与HfON膜4a和HfSiON膜5a中的每一个之间的反应。在本实施例中，作为上述第一实施例的修改，将参照图26 - 31描述在如下情况下的制造步骤(描述的制造步骤):掩模层7选择性地设置于η沟道MISFET形成区IA中以防止η沟道MISFET形成区IA中在含Al膜6与HfON膜4a和HfSiON膜5a中的每一个之间的反应。注意，将主 要描述与上述参照图9 一 14描述的第一实施例的制造步骤的差异。图26 - 31是本发明的第二实施例的半导体器件在其制作步骤期间的主要部分截面图。直到步骤S7中的氮化处理(形成HfON膜4a和HfSiON膜5a的步骤)，以与上述第一实施例相同的方式进行上述图2的处理流程中的制造步骤。然后，在本实施例中，在上述步骤S8中，含稀土元素膜8形成于HfSiON膜5a (而不是含Al膜6)上(参见图26)，并且在上述步骤S9中，掩模层7形成于含稀土元素膜8上(参见图27)然后，在上述步骤SlO中，去除ρ沟道MISFET形成区IB中的掩模层7和含稀土元素膜8，而保留η沟道MISFET形成区IA中的掩模层7和含稀土元素膜8 (参见图28)。然后，在上述步骤Sll中，形成含Al膜6而不是含稀土元素膜8。也就是说，在η沟道MISFET形成区IA中的掩模层7上和在ρ沟道MISFET形成区IB中的HfSiON膜5a上，形成含Al膜6 (参见图29)。在此阶段，获得如下状态:在η沟道MISFET形成区IA中，间层3、Η Ν膜4a、HfSiON膜5a、含稀土元素膜8、掩模层7和含Al膜6按升序连续层叠于ρ型阱PW上；而在ρ沟道MISFET形成区IB中，间层3、Hf0N膜4a和HfSiON膜5a和含Al膜6按升序连续层叠于η型阱NW上。然后，通过上述步骤S12中的热处理，在η沟道MISFET形成区IA中，导致HfON膜4a和HfSiON膜5a中的每一个与含稀土元素膜8之间的反应(混合、混入或相互扩散)以形成含Hf绝缘膜GI1，含Hf绝缘膜GIl是HfON膜4a和HfSiON膜5a中的每一个与含稀土元素膜8之间的反应层；而在ρ沟道MISFET形成区IB中，导致HfON膜4a和HfSiON膜5a中的每一个与含Al膜6之间的反应(混合、混入或相互扩散)以形成含Hf绝缘膜GI2，含Hf绝缘膜GI2是HfON膜4a和HfSiON膜5a中的每一个与含Al膜6之间的反应层(参见图30)。此时，在η沟道MISFET形成区IA中，掩模层7置于含Al膜6和HfSiON膜5a之间，以起到防止η沟道MISFET形成区IA中的含Al膜6与HfSiON膜5a和HfON膜4a反应的作用。之后，在上述步骤S13中，去除掩模层7上的含Al膜6并进一步去除掩模层7(参见图31)。通过至此为止执行的步骤，获得作为与上述图14中所述的结构相同的结构的图31的结构。随后的步骤与上述第一实施例相同，因而这里省略其例示和描述。即，以与上述第一实施例相同的方式进行上述步骤S14中的形成金属膜9的步骤及随后的步骤。由此制造的半导体器件的配置与上述图1中的相同。在本实施例中，也可以获得基本上与上述第一实施例中获得的效果相同的效果。第三实施例在上述第一实施例和第二实施例中，将稀土元素引入用作η沟道MISFET的栅极绝缘膜的含Hf绝缘膜GIl中，并将铝(Al)引入用作ρ沟道MISFET的栅极绝缘膜的含Hf绝缘膜GI2中，以获得η沟道MISFET和ρ沟道MISFET的阈值的减小。在本实施例中，作为上述第一实施例的另一修改，将参照图32-35描述当既不将稀土元素也不将铝(Al)引入用作η沟道MISFET的栅极绝缘膜的含Hf绝缘膜GIl和用作ρ沟道MISFET的栅极绝缘膜的含Hf绝缘膜GI2中时的制作步骤。注意，将主要描述与上述第一实施例的制造步骤的差异。图32 — 35是本发明的第三实施例的半导体器件在其制作步骤期间的主要部分截面图。

直到步骤S7中的氮化处理(形成HfON膜4a和HfSiON膜5a的步骤)，以与上述第一实施例相同的方式进行上述图2的处理流程中的制造步骤，以提供上述图8的结构。然后，在本实施例中，进行上述步骤S14中的形成金属膜9的步骤以及上述步骤S15中的形成硅膜10的步骤，而不进行步骤S8 (形成含Al膜6的步骤)到S13 (去除含稀土元素膜8和掩模层7的步骤)。结果，如图32所示，金属膜9形成于HfSiON膜5a上且硅膜10形成于金属膜9上。在此阶段，获得如下状态:在η沟道MISFET形成区IA和ρ沟道MISFET形成区IB的每一个中，间层3、Hf0N膜4a、HfSiON膜5a、金属膜9和硅膜10按升序连续层叠于半导体衬底I (P型阱PW上和η型阱NW的每一个)上。然后，进行在上述步骤S16中图案化包括硅膜10和金属膜9的层合膜，以形成均包括金属膜9和层叠于金属膜9上的硅膜10的栅电极GEl和GE2，如图33所示。当在步骤S16中通过干法蚀刻图案化硅膜10和金属膜9时并通过随后的湿法蚀刻，去除未覆盖以栅电极GEl和GE2的HfON膜4a和HfSiON膜5a的部分。另一方面，保留位于栅电极GEl和GE2下方的HfON膜4a和HfSiON膜5a不被步骤S16中的干法蚀刻和随后的湿法蚀刻去除。即，在上述第一实施例中，在步骤S16中形成栅电极GEl和GE2的阶段，含Hf绝缘膜GII保留于栅电极GEl下方，含Hf绝缘膜GI2保留于栅电极GE2下方。相对照地，在第三实施例中，在步骤S16中形成栅电极GEl和GE2的阶段，包括HfON膜4a和层叠于其上的HfSiON膜5a的层合膜保留于栅电极GEl和栅电极GE2中的每一个的下方。然后，以与上述第一实施例相同的方式，进行上述步骤S17、S18、S19和S20以形成偏置间隔件0S1、n_型半导体区EX1、偏置间隔件0S2和p_型半导体区EX2 ;进行上述步骤S21以形成侧壁间隔件SW ;进行上述步骤S22以形成n+型半导体区SDl和p+型半导体区SD2，由此提供图34的结构。在图34中，示出由包括偏置间隔件OSl和0S2的叠层(层合膜)构成的偏置间隔件OS。在进行步骤S22的阶段，在第三实施例中，获得如下状态:在栅电极GEl和GE2中的每一个与半导体衬底I (P型阱PW和η型阱NW)之间，形成包括间层
3、层叠于间层3上的HfON膜4a和层叠于HfON膜4a上的HfSiON膜5a的层合膜。然后，进行上述步骤S23中的热处理(激活退火)。通过步骤S23中的热处理，在本实施例中，以与上述第一实施例相同的方式，在步骤S18、S20和S22中的离子注入中引入n_型半导体区EXl、p_型半导体区EX2、n+型半导体区SDl和p+型半导体区SD2的杂质可以被激活。此外，在本实施例中，如图35所示，步骤S23中的热处理导致HfON膜4a与HfSiON膜5a之间的反应(混合、混入或相互扩散)以形成均作为HfON膜4a与HfSiON膜5a之间的反应层(混合物层或混合层)的含Hf绝缘膜GIl和GI2。S卩，通过步骤S23中的热处理，在η沟道MISFET形成区IA中，HfON膜4a与HfSiON膜5a彼此反应以形成含Hf绝缘膜GII ；而在P沟道MISFET形成区IB中，HfON膜4a与HfSiON膜5a彼此反应以形成含Hf绝缘膜GI2。结果，含Hf绝缘膜GIl形成于栅电极GEl下方，而含Hf绝缘膜GI2形成于栅电极GE2下方。因此，获得对应于上述图20的图35的结构。但是，本实施例中形成的含Hf绝缘膜GIl和GI2与上述第一实施例中的含Hf绝缘膜GIl和GI2的不同点如下。即，在上述第一实施例中，含Hf绝缘膜GII包含稀土元素，而在本实施例中，含Hf绝缘膜GII不包含稀土元素。此外，在上述第一实施例中，含Hf绝缘膜GI2包含铝(Al )，而在本实施例中，含Hf绝缘膜GI2不包含铝(Al)。除了含Hf绝缘膜GIl和GI2不包含稀土元素和铝(Al)之外，图35的结构与上述图20的结构基本相同。随后的步骤与上述第一实施例相同，因而这里省略其例示和描述。即，以与上述第一实施例相同的方式进 行参照图21和22的上述步骤。在本实施例中，不将稀土元素引入用作η沟道MISFET的栅极绝缘膜的含Hf绝缘膜GIl中，且不将铝(Al)引入用作ρ沟道MISFET的栅极绝缘膜的含Hf绝缘膜GI2中。因而，与上述第一实施例的情形相比，在本实施例的情形中，η沟道MISFET和ρ沟道MISFET的阈值电压(其绝对值)增加。不过，以与上述第一实施例相同的方式，在本实施例中，在基于Hf的栅极绝缘膜(含Hf绝缘膜GIl和GI2)的形成中也使用包括HfON膜4a和层叠其上的HfSiON膜5a的层合膜(层合结构)，尽管不将稀土元素和铝(Al)引入基于Hf的栅极绝缘膜中。因而，以与上述第一实施例相同的方式，在本实施例中，在所形成的基于Hf的栅极绝缘膜(这里是含Hf绝缘膜GIl和GI2)中，在其上部(更靠近栅电极GEl和GE2)的Si浓度也可以被增加为高于其下部(更靠近半导体衬底I)。也就是说，由于HfSiON膜5a形成于HfON膜4a上，基于Hf的栅极绝缘膜(含Hf绝缘膜GIl和GI2)的Si浓度在栅电极GEl和GE2与基于Hf的栅极绝缘膜(含Hf绝缘膜GIl和GI2)之间的界面附近中易于增加，并且针对氮(N)的扩散阻挡功能在与栅电极GEl和GE2接触的部分(界面部分)中易于增强。因此，可以更可靠地防止栅电极GEl和GE2的金属膜9中的氮(N)向半导体衬底I扩散(到半导体衬底I与间层3之间的界面附近)。结果，可以更可靠地抑制或防止发生NBTI的退化(由于NBTI导致的阈值电压的变化)。因此，在本实施例中，当基于Hf的栅极绝缘膜(含Hf绝缘膜GIl和GI2)的Si浓度增加时，基于Hf的栅极绝缘膜的介电常数减小。因而，在防止栅电极GEl或GE2的金属膜9中的氮(N)向半导体衬底I扩散最有效的区域中增加Si浓度，而在其他区域(即在基于Hf的栅极绝缘膜下方)中减少Si浓度。这是通过在形成基于Hf的栅极绝缘膜(含Hf绝缘膜GIl和GI2)中使用包括HfON膜4a和层叠其上的HfSiON膜5a的层合膜(层合结构)来实现的。因此，可以增加基于Hf的栅极绝缘膜的介电常数，并且防止由于氮(N)从金属栅电极的扩散导致NBTI的退化(由于NBTI导致的阈值电压的变化)。在本实施例中，在基于Hf的栅极绝缘膜的形成中使用HfSiON膜5a，由此基于Hf的栅极绝缘膜(含Hf绝缘膜GIl和GI2)中包含N (氮)和Si (硅)。因此，基于Hf的栅极绝缘膜(含Hf绝缘膜GIl和GI2)较不容易晶化(是非晶膜)，因此，较不容易传输氧(O)。结果，较不容易发生上述由氧扩散导致的栅极绝缘膜厚度增加现象，并可以防止晶体管的驱动力的退化。同样在本实施例中，在基于Hf的栅极绝缘膜的形成中，不使用含Si的单层HfSiON膜，而使用包括不含Si的HfON膜4a和含Si的HfSiON膜5a的层合膜。因而，与使用含Si的单层HfSiON膜(或单层HfSiO膜)的第三比较例相比，基于Hf的栅极绝缘膜中的每一个的介电常数可以增加，并且当EOT被控制为相同时，基于Hf的栅极绝缘膜(含Hf绝缘膜GII和GI2)中的每一个的物理厚度可以增加。因此，可以抑制栅极泄漏电流。第四实施例上述第一实施例至第三实施例中的每一个使用首先形成栅电极然后形成源/漏区的工艺(所谓的先栅极工艺)。在本实施例中， 作为上述第一实施例至第三实施例中的每一个的修改，将参照图36-43描述当适当地使用首先形成源/漏区然后形成栅电极的工艺(所谓的后栅极工艺)时的制造步骤。注意，本实施例中提及的“后栅极工艺”指的是在源/漏区的激活热处理之后进行真实栅极叠层(real gate stack)的主要部件的形成的方法。在后栅极方法中，在源/漏区的激活热处理之前进行界面栅极绝缘膜(界面真实栅极绝缘膜)和高k栅极绝缘膜(真实栅极绝缘膜)的形成并且在源/漏区的激活热处理之后进行位于其上的层中的真实栅极叠层的主要部件的形成的方法被称为“高k第一 /后金属栅极工艺”。图36-43是本发明的第四实施例的半导体器件在其制作步骤期间的主要部分截面图。首先，以与上述第一、第二和第三实施例相同的方式进行上述图3的在步骤S23之前且包括步骤S23 (激活杂质的热处理步骤)的制造步骤，以提供上述图20的结构。但是，在本实施例中，栅电极GEl和GE2是伪栅电极(假栅电极)并随后被去除。因而，在本实施例中，在此阶段(图20中的阶段)，η沟道MISFET Qn和ρ沟道MISFETQp没有完成。接着，如图36所示，在半导体衬底I的整个表面上，形成绝缘膜(层间绝缘膜)Ila以覆盖栅电极GEl和GE2、偏置间隔件OS以及侧壁间隔件SW。层间绝缘膜Ila例如由单层氧化硅膜、包括薄氮化硅膜和层叠于其上的厚氧化硅膜等构成，并且可以通过例如CVD法形成。类似于前述绝缘膜11，层间绝缘膜Ila被形成为覆盖栅电极GEl和GE2以及侧壁间隔件SW并填充相邻的栅电极之间的空间。因而，绝缘膜Ila的厚度(所沉积的绝缘膜Ila的厚度)被控制为优选大于栅电极GEl和GE2中的每一个的厚度(在垂直于半导体衬底I的主表面的方向上的尺寸)。接着，如图37所示，通过CMP法等抛光绝缘膜11的表面(上表面)以暴露栅电极GEl和GE2的上表面。该抛光步骤是用于平坦化绝缘膜Ila的上表面并且暴露栅电极GEl和GE2的上表面的处理。在完成抛光步骤的阶段，绝缘膜Ila的上表面与从绝缘膜Ila暴露的栅电极GEl和GE2的上表面基本上处于相同面(相同平面)内。接着，如图38所示，从绝缘膜Ila暴露的栅电极GEl和GE2通过蚀刻被去除。在蚀刻时，首先在如下蚀刻条件下进行硅膜10的蚀刻:在该条件下，绝缘膜11a、偏置间隔件OS(侧壁间隔件SW)和金属膜9与硅膜10相比较不容易被蚀刻，以去除形成栅电极GEl和GE2的硅膜10并暴露金属膜9。然后在如下蚀刻条件下进行金属膜9的蚀刻:在该条件下，绝缘膜11a、偏置间隔件OS(侧壁间隔件SW)以及含Hf绝缘膜GIl和GI2与金属膜9相比较不容易被蚀刻，以去除形成栅电极GEl和GE2的金属膜9并暴露含Hf绝缘膜GIl和GI2。因此，可以蚀刻掉栅电极GEl和GE2并且抑制或防止绝缘膜11a、偏置间隔件OS(侧壁间隔件SW)以及含Hf绝缘膜GIl和GI2被蚀刻。对于栅电极GEl和GE2的蚀刻，可以使用干法蚀刻、湿法蚀刻或者它们的组合。通过蚀刻掉栅电极GEl和GE2，暴露含Hf绝缘膜GIl和GI2的上表面以及基于氮化硅的偏置间隔件OS的内壁(侧壁)。即，通过去除栅电极GE1，形成沟槽(凹陷部、开口或凹口部)TRl，并在沟槽TRl的底部，暴露含Hf绝缘膜GIl (其上表面)。此外，通过去除栅电极GE2，形成沟槽(凹陷部、开口或凹口部)TR2，并在沟槽TR2的底部，暴露含Hf绝缘膜GI2 (其上表面)。沟槽TRl由在去除栅电极GEl之前栅电极GEl所存在的区域(空间)构成。沟槽TRl的底表面由含Hf绝缘膜GIl的上表面构成，并且沟槽TRl的侧壁(侧表面)由偏置间隔件OS的内壁(侧壁)构成。沟槽TR2由在去除栅电极GE2之前栅电极GE2所存在的区域(空间)构成。沟槽TR2的底表面由含Hf绝缘膜GI2的上表面构成，并且沟槽TR2的侧壁(侧表面)由偏置间隔件OS的内壁(侧壁)·构成。这里，偏置间隔件OS的内壁(侧壁)对应于在栅电极GEl和GE2被去除之前与栅电极GEl或栅电极GE2接触的偏置间隔件OS的侧壁。在本实施例中，蚀刻终止于栅电极GEl和GE2被去除且含Hf绝缘膜GII和GI2被暴露的阶段。因而，含Hf绝缘膜GIl和GI2保留，而未被去除。不同于上述第一实施例至第三实施例，在本实施例中，栅电极GEl和GE2是伪栅电极并在图38的步骤中被去除。因而，栅电极GEl和GE2中的每一个不必具有金属膜9和硅膜10的层合结构。还可以例如省略上述在步骤S14中形成金属膜的步骤，而形成单层硅膜
10构成的栅电极GEl和GE2中的每一个。在这种情况下，去除栅电极GEl和GE2的步骤更容易进行。接着，如图39所示，在半导体衬底I的主表面上，即，在包括沟槽TRl和TR2的内部的绝缘膜Ila上，形成栅电极的金属膜9a。此时，金属膜9a形成于绝缘膜Ila上以填充沟槽TRl和TR2。金属膜9a可以由与前述金属膜9相同的材料膜制成。其优选材料是如上针对第一实施例中的金属膜9所述的那些。金属膜9a可以通过例如溅射法等形成。接着，如图40所示，金属膜9a保留于沟槽TRl和TR2中的每一个中，而通过CMP法去除沟槽TRl和TR2外的金属膜9a，从而形成栅电极GEla和GE2a。即，抛光金属膜9a直到暴露绝缘膜Ila的上表面，由此金属膜9a被从沟槽TRl和TR2的外部去除且保留于沟槽TRl和TR2中的每一个中以形成栅电极GEla和GE2a。栅电极GEla由保留于沟槽TRl内的金属膜9a构成。栅电极GE2a由保留于沟槽TR2内的金属膜9a构成。在埋入沟槽TRl的栅电极GEla下，存在含Hf绝缘膜GII。在埋入沟槽TR2的栅电极GE2a下，存在含Hf绝缘膜 GI2。栅电极GEla用作η沟道MISFET Qn的栅电极(金属栅电极)，且栅电极GEla下的含Hf绝缘膜GII (以及位于其下的间层3)用作η沟道MISFET Qn的栅极绝缘膜。均用作η沟道MISFET Qn的源极或漏极的N型半导体区(杂质扩散层)由η+型半导体区SDl和η_型半导体区EXl形成。栅电极GE2a用作ρ沟道MISFET Qp的栅电极(金属栅电极)，且栅电极GE2a下的含Hf绝缘膜GI2(以及位于其下的间层3)用作ρ沟道MISFET Qp的栅极绝缘膜。均用作P沟道MISFET Qp的源极或漏极的ρ型半导体区(杂质扩散层)由P+型半导体区SD2和p_型半导体区EX2形成。栅电极GEla和GE2a具有与栅极绝缘膜接触的金属膜(这里是金属膜9a)，并因此是所谓的金属栅电极(金属化栅电极)。因此，η沟道MISFET Qn形成于η沟道MISFET形成区IA中，且ρ沟道MISFET Qp形成于P沟道MISFET形成区IB中。在另一形式中，还可以使用包括金属膜和层叠于其上的硅膜代替金属膜9a。在这种情况下，栅电极GEla由从沟槽TRl的底部(B卩，在含Hf绝缘膜GIl上)延伸到其侧壁(即，偏置间隔件OS的内壁)的金属膜以及经由该金属膜与含Hf绝缘膜GIl和偏置间隔件OS间隔开的硅膜构成。另一方面，栅电极GE2a由从沟槽TR2的底部(即，在含Hf绝缘膜GI2上)延伸到其侧壁(即，偏置间隔件OS的内壁)的金属膜以及经由该金属膜与含Hf绝缘膜GI2和偏置间隔件OS间隔开的硅膜构成。在又一形式中，还可以在形成金属膜9a之后从ρ沟道MISFET形成区IB去除金属膜9a，在半导体衬底I的主表面上形成另一金属膜以填充沟槽TR2，并随后通过CMP法去除均位于沟槽TRl和TR2外部的金属膜9a和另一金属膜以形成栅电极GEla和GE2a。在这种情况下，栅电极GEla由埋入沟槽TRl中的金属膜9a构成，而栅电极GE2a由埋入沟槽TR2中的前述另一金属膜构成。因此，可以形成由不同金属构成的栅电极GEla和GE2a。在再一形式中，还可以在形成金属膜9a之后从η沟道MISFET形成区IA去除金属膜9a，在半导体衬底I的主表面上形成另一金属膜以填充沟槽TRl，并随后通过CMP法去除均位于沟槽TRl和TR2外部的金属膜9a和前述另一金属膜以形成栅电极GEla和GE2a。在这种情况下，栅电极GEla由埋入沟槽TRl中的前述另一金属膜构成，而栅电极GE2a由埋入沟槽TR2中的金属膜9a构成。因此，可以形成由不同金属构成的栅电极GEla和GE2a。接着，如图41所示，在半导体衬底I的整个主表面上，即，在其中埋入栅电极GEla和GE2a的绝缘膜Ila上，形成绝缘膜(层间绝缘膜)llb。绝缘膜Ilb由例如氧化硅膜构成，并可以使用CVD法等形成。绝缘膜Ilb形成于绝缘膜Ila上以覆盖栅电极GEl和GE2的上表面。在形成绝缘膜Ilb之后，也可以通过CMP法进行绝缘膜Ilb的表面(上表面)的抛光等以允许绝缘膜Ilb的上表面的平面度提高。接着，使用形成于绝缘膜Ilb上的光致抗蚀剂图案(未示出)作为蚀刻掩模，进行绝缘膜Ilb和Ila的干法蚀刻以在绝缘膜Ila和Ilb中形成接触孔(通孔或孔)CNT。接触孔CNT被形成为延伸穿 过包括绝缘膜Ila和Ilb的层合膜(层合绝缘膜)。接触孔CNT形成于例如n+型半导体区SDl、p+型半导体区SD2、栅电极GEl和GE2等上。接着，以与第一实施例相同的方式，在接触孔CNT中形成(埋入)插塞PG。
随后的步骤与上述第一实施例相同。以与上述第一实施例相同的方式，如图43所示，形成前述绝缘膜12，形成前述互连导线沟槽13，并形成前述导线Ml。同样在本实施例中，形成基于Hf的绝缘膜(含Hf绝缘膜GIl和GI2)的步骤及其结构与上述第一实施例至第三实施例中的任一个是相同的。因此，在本实施例中也可以获得上述第一实施例至第三实施例中获得的效果，该效果由形成基于Hf的绝缘膜(含Hf绝缘膜GIl和GI2)的步骤及其结构导出。此外，在本实施例中，在形成基于Hf的绝缘膜(含Hf绝缘膜GII和GI2)、伪栅电极(栅电极GEl和GE2)以及源/漏区之后，去除伪栅电极(栅电极GE I和GE2)，然后形成栅电极(栅电极GEla和GE2a)(使用所谓的后栅极工艺)。另一方面，在上述第一实施例至第三实施例的每一个中，形成基于Hf的绝缘膜(含Hf绝缘膜GIl和GI2)、栅电极(栅电极GEl和GE2)以及源/漏区，而不再形成栅电极(栅电极GEl和GE2)(使用所谓的先栅极工艺)。这提供了能够抑制或防止由氧(O)从隔离区2 (形成隔离区2的氧化硅膜)的扩散导致的栅极绝缘膜厚度增加现象的优点。尽管以上基于其实施例已经具体描述了由本发明人所实现的发明，但是本发明并不限于前述实施例。应该理解在其范围内不脱离其主旨地可以对本发明进行各种改变和修改。 本发明当应用于半导体器件及其制造技术时是有效的。
权利要求
1.一种包括MISFET的半导体器件，该半导体器件包括: 半导体衬底； 形成于所述半导体衬底上的MISFET的栅极绝缘膜；和 包括形成于所述栅极绝缘膜上的金属氮化物膜的MISFET的金属栅电极， 其中所述栅极绝缘膜包含铪、氧、氮和硅，并且 其中硅在所述栅极绝缘膜的厚度方向上的的浓度被分布为在其上部高于其下部。
2.根据权利要求1所述的半导体器件， 其中所述金属氮化物膜是氮化钛膜。
3.根据权利要求2所述的半导体器件，还包括: 间层，由氧化硅或氧氮化硅制成，且形成于所述栅极绝缘膜与所述半导体衬底之间的界面处。
4.根据权利要求3所述的半导体器件， 其中所述MISFET的栅极宽度不大于I μ m。
5.根据权利要求4所述的半导体器件， 其中所述栅极绝缘膜包括:包含HfON膜和层叠于所述HfON膜上的HfSiON膜的层合膜。
6.一种制造半导体器件的方法，该半导体器件包括MISFET，该方法包括以下步骤: (a)制备半导体衬底； (b)形成用于栅极绝缘膜的层合膜，所述层合膜包含HfON膜和层叠于所述HfON膜上的HfSiON膜；以及 (c)在步骤(b)之后，在所述层合膜上形成金属栅电极，所述金属栅电极在其最下层中包括金属氮化物膜。
7.根据权利要求6所述的制造半导体器件的方法，所述方法还包括以下步骤: (al)在步骤(a)之后且在步骤(b)之前，在所述半导体衬底上形成由氧化硅或氧氮化硅制成的绝缘层， 其中，在步骤(b)中，在所述绝缘层上形成包含所述HfON膜和层叠于所述HfON膜上的所述HfSiON膜的层合膜。
8.根据权利要求7所述的制造半导体器件的方法， 其中步骤(b)包括以下步骤: (bl)在所述绝缘层上形成HfO膜； (b2)在所述HfO膜上形成HfSiO膜；以及 (b3)对包含所述HfO膜和所述HfSiO膜的层合膜进行氮化处理以形成包含所述HfON膜和所述HfSiON膜的所述层合膜。
9.根据权利要求8所述的制造半导体器件的方法， 其中在步骤(b3)中的所述氮化处理使用等离子体氮化。
10.根据权利要求9所述的制造半导体器件的方法， 其中步骤(bl)和步骤(b2)在不将所述半导体衬底暴露于大气的情况下连续地进行。
11.根据权利要求10所述的制造半导体器件的方法， 其中步骤(bl)中形成的HfO膜的厚度大于步骤(b2)中形成的HfSiO膜的厚度。
12.根据权利要求11所述的制造半导体器件的方法， 其中步骤(b3)中形成的HfSiON膜的厚度不小于0.2nm。
13.根据权利要求12所述的制造半导体器件的方法， 其中步骤(b3)中形成的HfSiON膜的厚度为0.2-0.55nm。
14.根据权利要求13所述的制造半导体器件的方法， 其中步骤(b3)中形成的HfON膜的厚度为0.6-0.85nm。
15.根据权利要求14所述的制造半导体器件的方法， 其中，在步骤(b3)中形成的HfSiON膜中，Hf浓度是Si浓度的2/3至1.5倍。
16.根据权利要求15所述的制造半导体器件的方法， 其中所述金属氮化物膜是氮化钛膜。
17.—种制造半导体器件的方法，该半导体器件包括半导体衬底的第一区中的η沟道第一 MISFET和所述半导体衬底的第二区中的P沟道第二 MISFET，该方法包括以下步骤: (a)制备所述半导体衬底； (b)在所述第一区和所述第二区中的所述半导体衬底上形成由氧化硅或氧氮化硅制成的绝缘层； (c)在所述第一区和 所述第二区中的所述绝缘层上形成HfO膜； (d)在所述第一区和所述第二区中的所述HfO膜上形成HfSiO膜； (e)在步骤(d)之后，对所述HfO膜和所述HfSiO膜进行氮化处理以形成包含HfON膜和HfSiON膜的层合膜； (f)在步骤(e)之后，在所述第一区和所述第二区中的所述层合膜上形成包含Al的含Al膜； (g)在步骤(f)之后，在所述第一区和所述第二区中的所述含Al膜上形成掩模层； (h)在步骤(g)之后，从所述第一区去除所述掩模层和所述含Al膜以保留所述第二区中的所述掩模层和所述含Al膜； (i)在步骤(h)之后，在所述第一区中的所述HfSiON膜上并在所述第二区中的所述掩模层上形成包含稀土元素的含稀土元素膜； U)在步骤(i)之后，进行热处理以在所述第一区中导致所述HfON膜和所述HfSiON膜中的每一个与所述含稀土元素膜之间的反应并在所述第二区中导致所述HfON膜和所述HfSiON膜中的每一个与所述含Al膜之间的反应； (k)在步骤(j)之后，去除在步骤(j)中未反应的所述含稀土元素膜以及所述掩模层；以及 (I)在步骤(k)之后，在所述第一区中形成用于所述第一MISFET的第一金属栅电极并在所述第二区中形成用于所述第二 MISFET的第二金属栅电极。
18.根据权利要求17所述的制造半导体器件的方法， 其中步骤(I)包括以下步骤: (II)在步骤(k)之后，在所述第一区和所述第二区中的所述半导体衬底上形成金属氮化物膜； (12)在所述金属氮化物膜上形成硅膜；以及 (13)在步骤(12)之后，对所述硅膜和所述金属氮化物膜进行图案化以在所述第一区中形成所述第一金属栅电极并在所述第二区中形成所述第二金属栅电极。
19.一种制造半导体器件的方法，该半导体器件包括半导体衬底的第一区中的η沟道第一 MISFET和所述半导体衬底的第二区中的P沟道第二 MISFET，该方法包括以下步骤: (a)制备所述半导体衬底； (b)在所述第一区和所述第二区中的所述半导体衬底上形成由氧化硅或氧氮化硅制成的绝缘层； (c)在所述第一区和所述第二区中的所述绝缘层上形成HfO膜； (d)在所述第一区和所述第二区中的所述HfO膜上形成HfSiO膜； (e)在步骤(d)之后，对所述HfO膜和所述HfSiO膜进行氮化处理以形成包含HfON膜和HfSiON膜的层合膜； (f)在步骤(e)之后，在所述第一区和所述第二区中的所述层合膜上形成包含稀土元素的含稀土元素膜； (g)在步骤(f)之后，在所述第一区和所述第二区中的所述含稀土元素膜上形成掩模层； (h)在步骤(g)之后，从所述第一区去除所述掩模层和所述含稀土元素膜以保留所述第二区中的所述掩模层和所述含稀土元素膜； (i)在步骤(h)之后，在所述第一区中的所述HfSiON膜上并在所述第二区中的所述掩模层上形成包含Al的含Al膜； (j)在步骤(i)之后，进行热处理以在所述第一区中导致所述HfON膜和所述HfSiON膜中的每一个与所述含稀土元素膜之间的反应并在所述第二区中导致所述HfON膜和所述HfSiON膜中的每一个与所述含Al膜之间的反应； (k)在步骤(j)之后，去除在步骤(j)中未反应的所述含Al膜以及所述掩模层；以及 (I)在步骤(k)之后，在所述第一区中形成用于所述第一MISFET的第一金属栅电极并在所述第二区中形成用于所述第二 MISFET的第二金属栅电极。
20.根据权利要求19所述的制造半导体器件的方法， 其中步骤(I)包括以下步骤: (II)在步骤(k)之后，在所述第一区和所述第二区中的所述半导体衬底上形成金属氮化物膜； (12)在所述金属氮化物膜上形成硅膜；以及 (13)在步骤(12)之后，对所述硅膜和所述金属氮化物膜进行图案化以在所述第一区中形成所述第一金属栅电极并在所述第二区中形成所述第二金属栅电极。
全文摘要
本公开涉及半导体器件及其制造方法。在半导体衬底上，形成包含间层、HfON膜和HfSiON膜的栅极绝缘膜。然后，在HfSiON膜上，形成含Al膜和掩模层。随后，从n沟道MISFET形成区选择性去除掩模层和含Al膜。然后，在n沟道MISFET形成区中的HfSiON膜上形成含稀土元素膜。进行热处理以在n沟道MISFET形成区中导致HfON膜和HfSiON膜中的每一个与含稀土元素膜之间的反应并在p沟道MISFET形成区中导致HfON膜和HfSiON膜中的每一个与含Al膜之间的反应。之后，去除未反应的含稀土元素膜和掩模层，然后形成金属栅电极。
文档编号H01L21/336GK103247672SQ20131004470
公开日2013年8月14日 申请日期2013年2月5日 优先权日2012年2月10日
发明者富松孝宏 申请人:瑞萨电子株式会社