专利名称：半导体装置及其制造方法和电子设备的制作方法
技术领域：
本发明涉及例如固态成像装置的半导体装置及制造该半导体装置的方法。本发明还涉及装配有该半导体装置的电子设备，例如摄像机。
背景技术：
被广泛使用的固态成像装置包括以MOS图像传感器(例如互补金属氧化物半导体(CMOS))为代表的放大型固态成像装置和以电荷耦合器件(CCD)图像传感器为代表的电荷转移型固态成像装置。这些固态成像装置广泛地用于数字静态摄像机、数字动态摄像机等。此外，近年来，由于其较低的电源电压低能耗等，MOS图像传感器已经用于安装在移动装置(如摄像机手机和PDA(个人数字助理))上的大部分固态成像装置。MOS固态成像装置包括像素阵列(像素区域)和外围电路区域，像素阵列中多个单元像素以二维阵列布置。单位像素由光电二极管和多个像素晶体管形成，用作为光电转换部分。像素晶体管可以是三个MOS晶体管:传输晶体管、复位晶体管和放大晶体管，或者可以是还包括选择晶体管的四个晶体管。一些MOS固态成像装置中，具有像素区域的半导体芯片电连接到其中形成用于信号处理的逻辑电路的半导体芯片以形成一个装置，该像素区域上布置多个像素。已经提出了这样的装置的各种类型。例如，日本未经审查专利公开N0.2006-49361公开了一种半导体模块，其中，具有用于每个 像素单元的微垫的背面照明的图像传感器和具有微型垫的信号处理芯片经由微凸缘彼此连接，该信号处理芯片上形成信号处理电路。日本未经审查专利申请公开N0.2007-13089公开了一种装置，其中，传感器芯片和信号处理芯片安装在插入件(中间基底)上。传感器芯片是具有成像像素的背面照明的MOS固态成像装置，并且信号处理芯片具有执行信号延伸的外围电路。在日本未经审查专利申请公开N0.2008-130603中，成像装置包括图像传感器芯片、薄层电路板和用于信号处理的逻辑芯片。此外，还公开了装置的结构中薄层电路板和逻辑芯片彼此电连接。在这种情况下，薄层电路板从图像传感器芯片的后侧通过通孔过孔电连接。此外，日本专利N0.4000507中公开了一种固态成像装置，在透明基底上支撑的固态成像元件上具有穿透电极，其中固态成像元件电连接到柔性电路基底。此外，日本未经审查专利申请公开N0.2003-31785中公开了一种背面照明的固态成像装置，具有从支撑基底中通过的电极。如日本未经审查专利申请公开2006-49361、2007-13089和2008-130603中所描述，已经提出用于将图像传感器芯片和不同的电路芯片(例如逻辑电路)结合的各种技术。在这些技术中，任何功能芯片几乎都是预先完全制成并随后安装到基底上，同时通过形成连接通孔允许芯片之间进行连接。
发明内容
从以上的固态成像装置的任一种可以看出，一种构造半导体装置的方法是通过使用穿过基底的连接导体进行不同的微芯片之间的连接。然而，需要在绝缘的同时使连接孔深深地形成在基底中。因此，从处理连接孔和嵌入连接导体的过程的成本有效性的观点看实际上很难。另一方面，形成具有约I微米的小直径的接触孔利用的是将较上面的芯片减薄到最小。然而在这种情况下，需要一些复杂的步骤，如将较上面的芯片结合在支撑基底上，使成本增加。为了将连接导体嵌入具有大高宽比的连接孔，因为需要使用具有较好的可涂覆性的CVD膜(例如钨(W))作为连接导体，连接导体材料受到限制。为了简单地通过大规模生产具有经济效益，希望选取这样的技术使得该连接孔的高宽比极大减小以容易地形成孔，并且孔在相关技术晶片制造过程中处理，而不使用专门的连接孔处理。此外，希望通过设计成像区域和用于信号处理的逻辑电路的两者以充分地发挥它们相应的性能，提供具有高性能的固态成像装置。除了固态成像装置外，还希望通过设计电路以充分地发挥它们相应的特性，提供具有高性能半导体集成电路的任意其它半导体装置。鉴于上述需求和目的提出本发明，以提供允许其电路充分地发挥它们各自的能力的固态成像装置，以获得大规模产生以及成本的降低。并且，本发明旨在提供一种装配有上述固态成像装置的电子设备，例如摄像机。根据本发明的一个实施例，半导体装置是包括微芯片的背面照明的固态成像装置，通过将具有半成品状态的像素阵列(以下也称为半成品的像素阵列)的第一半导体晶片与具有半成品状态的逻辑电 路(以下也称为半成品的逻辑电路)的第二半导体晶片结合起来并随后完成电路以使它们成为微芯片。结合可以包括将半导体晶片结合起来，减薄所述第一半导体晶片，以及将所述像素阵列和所述逻辑电路电连接。在根据本发明的实施例的半导体装置中，像素阵列形成在第一半导体晶片制成的微芯片部分上，并且逻辑电路形成在第二半导体晶片制成的微芯片部分上。因此，像素阵列和逻辑电路在优选的条件下形成。在优选的处理技术下，可以形成发挥充分的特性能力的像素阵列和逻辑电路。具有半成品的逻辑电路的第二半导体晶片也可以用作为支撑将被减薄的第一半导体晶片的基底。随后，将具有半成品状态的像素阵列的所述第一半导体晶片与具有半成品状态的逻辑电路的所述第二半导体晶片结合起来。最后，形成成品状态的像素阵列和成品状态的逻辑电路。因此，可以获得适于大规模生产的背面照明的固态成像装置以及降低的成本。根据本发明的实施例的半导体装置制备具有半成品状态的像素阵列的第一半导体晶片与具有半成品状态的逻辑电路的第二半导体晶片。该方法包括以下步骤:将所述第一半导体晶片与所述第二半导体晶片结合起来；将所述第一半导体晶片减薄；并且将所述像素阵列和所述逻辑电路电连接。该方法还包括以下步骤:完成结合在一起的所述第一半导体晶片和所述第二半导体晶片并将它们切成用于各微芯片的片。因此，可以生产背面照明的固态成像装置。在根据本发明的实施例的半导体装置中，像素阵列形成在第一半导体晶片的微芯片部分上，并且逻辑电路形成在第二半导体晶片的微芯片部分上。像素阵列和逻辑电路都可以在优选的条件下形成。换言之，在优选的处理技术下，可以形成发挥充分的特性能力的像素阵列和逻辑电路。此外，具有半成品的逻辑电路的第二半导体晶片也可以用作为支撑将被减薄的第一半导体晶片的基底。随后，将具有半成品状态的像素阵列的所述第一半导体晶片与具有半成品状态的逻辑电路的所述第二半导体晶片结合起来，然后进行减薄和电连接，然后完成晶片并将它们分为各个微芯片。因此，可以大规模生产背面照明的固态成像装置。从而，能够以及低成本生产固态成像装置。根据本发明的实施例的电子设备，包括:固态成像装置；光学系统，其将入射光线引入所述固态成像装置中的光电二极管中；以及信号处理电路，处理从所述固态成像装置输出的信号。在该电子设备中，固态成像装置是包括微芯片的背面照明的固态成像装置，通过将具有半成品状态的像素阵列的第一半导体晶片与具有半成品状态的逻辑电路的第二半导体晶片结合起来并随后完成电路以使它们成为微芯片。结合可以包括将半导体晶片结合起来，减薄所述第一半导体晶片，以及将所述像素阵列和所述逻辑电路电连接。由于本发明的电子设备包括本发明的实施例的固态成像装置，可以形成用于固态成像装置的发挥充分的特性能力的像素阵列和逻辑电路。此外，能够以低成本生产固态成像装置。从而，能够以低成本生产电子设备。根据本发明的一个实施例，半导体装置包括微芯片，通过将具有半成品状态的第一半导体集成电路的第一半导体晶片与具有半成品状态的第二半导体集成电路的第二半导体晶片结合起来并随后完成电路以使它们成为微芯片。结合可以包括将半导体晶片结合起来，减薄所述第一半导体晶片，以及将所述第一半导体集成电路和所述第二半导体集成电路电连接。在根据本发明的实施例的半导体装置中，第一半导体集成电路形成在第一半导体晶片制成的微芯片部分上，并且第二半导体集成电路形成在第二半导体晶片制成的微芯片部分上。因此，第一半导体集成电路和第二半导体集成电路在优选的条件下形成。在优选的处理技术下，可以形成发挥充分的特性能力的第一半导体集成电路和第二半导体集成电路。具有第二半导体集成电路的第二半导体晶片也可以用作为支撑将被减薄的第一半导体晶片的基底。随后，将具有半成品状态的第一半导体集成电路的所述第一半导体晶片与具有半成品状态的第二半导体集成电路的所述第二半导体晶片结合起来以最终完成半导体集成电路。因此，可以获得适于大规模生产的半导体装置以及降低的成本。根据本发明的实施例的半导体装置制备具有半成品状态的第一半导体集成电路的第一半导体晶片与具有半成品状态的第一半导体集成电路的第二半导体晶片。该方法包括以下步骤:将所述第一半导体晶片与所述第二半导体晶片结合起来；将所述第一半导体晶片减薄；并且将所述第一半导体集成电路和所述第二半导体集成电路电连接。该方法还包括以下步骤:完成结合在一起的所述第一半导体晶片和所述第二半导体晶片并将它们切成用于各微芯片的 片。
在根据本发明的实施例的半导体装置中，第一半导体集成电路形成在第一半导体晶片的微芯片部分上，并且第二半导体集成电路形成在第二半导体晶片的微芯片部分上。因此，第一半导体集成电路和第二半导体集成电路在优选的条件下形成。在优选的处理技术下，可以形成发挥充分的特性能力的第一半导体集成电路和第二半导体集成电路。此外，具有半成品的第二半导体集成电路的第二半导体晶片也可以用作为支撑将被减薄的第一半导体晶片的基底。随后，将具有半成品状态的第一半导体集成电路的所述第一半导体晶片与具有半成品状态的第二半导体集成电路的所述第二半导体晶片结合起来，然后进行减薄和电连接，然后完成晶片并将它们分为各个微芯片。因此，可以大规模生产半导体装置。从而，能够以及低成本生产半导体装置。在根据本发明的任何实施例的半导体装置中，发挥它们的各自的充分的特性能力的像素阵列和逻辑电路形成在每个微芯片部分中。从而，可以提供高性能的半导体装置或背面照明的固态成像装置。此外，可以提供具有良好的大规模生产率和成本有效性的高性能的背面照明的固态成像装置。此外，在根据本发明的任何实施例的半导体装置中，发挥它们的各自的充分的特性能力的第一半导体集成电路和第二半导体集成电路形成在每个微芯片部分中。从而，可以提供高性能的半导体装置。此外，可以提供具有良好的大规模生产率和成本有效性的高性能的半导体装置。在根据本发明的任何实施例的半导体装置中，在优选的处理技术下，可以制造具有发挥充分的特性能力的像素阵列和逻辑电路的高性能的半导体装置或高性能的背面照明的固态成像装置。此外，可以提供具有良好的大规模生产率和成本有效性的高性能的背面照明的固态成像装置。 在根据本发明的任何实施例的半导体装置中，在优选的处理技术下，可以制造具有发挥充分的特性能力的第一半导体集成电路和第二半导体集成电路的高性能的半导体装置。此外，可以生产具有良好的大规模生产率和成本有效性的高性能的半导体装置。根据本发明的实施例的电子设备包括具有较低生产成本的高性能的固态成像装置。因此，可以提供便宜并且可靠的电子设备。
图1是示出根据本发明的实施例的MOS固态成像装置的结构的示意图；图2A至2C是示出根据本发明的实施例的固态成像装置的示意图；图3是示出根据本发明的第一实施例的固态成像装置的主要部分的示意图；图4是示出根据本发明的第一实施例的制造固态成像装置的方法的示例的(第
一)视图；图5是示出根据本发明的第一实施例的制造固态成像装置的方法的示例的(第
二)视图；图6是示出根据本发明的第一实施例的制造固态成像装置的方法的示例的(第
三)视图；图7是示出根据本发明的第一实施例的制造固态成像装置的方法的示例的(第
四)视图8是示出根据本发明的第一实施例的制造固态成像装置的方法的示例的(第
五)视图；图9是示出根据本发明的第一实施例的制造固态成像装置的方法的示例的(第
六)视图；图10是示出根据本发明的第一实施例的制造固态成像装置的方法的示例的示例的(第七)视图；图11是示出根据本发明的第一实施例的制造固态成像装置的方法的示例的(第
八)视图；图12是示出根据本发明的第一实施例的制造固态成像装置的方法的示例的(第
九)视图；图13是示出根据本发明的第一实施例的制造固态成像装置的方法的示例的(第十)视图；图14是示出根据本发明的第二实施例的固态成像装置的视图；图15是示出根据本发明的第三实施例的固态成像装置的视图；图16是示出根据本发明的第四实施例的固态成像装置的主要部分的视图；图17是示出根据本发明的第四实施例的制造固态成像装置的方法的示例的(第·一)视图；图18是示出根据本发明的第四实施例的制造固态成像装置的方法的示例的(第
二)视图；图19是示出根据本发明的第四实施例的制造固态成像装置的方法的示例的(第
三)视图；图20是示出根据本发明的第四实施例的制造固态成像装置的方法的示例的(第
四)视图；图21是示出根据本发明的第四实施例的制造固态成像装置的方法的示例的(第
五)视图；图22是是示出根据本发明的第五实施例的半导体装置的主要部分的示例的视图；图23是示出根据本发明的第五实施例的半导体装置的示例的(第一)视图；图24是示出根据本发明的第五实施例的半导体装置的示例的(第二)视图；图25是示出根据本发明的第五实施例的半导体装置的示例的(第三)视图；图26是示出根据本发明的第五实施例的半导体装置的示例的(第四)视图；图27是示出根据本发明的第五实施例的半导体装置的示例的(第五)视图；图28是示出根据本发明的第五实施例的半导体装置的示例的(第六)视图；并且图29是示出根据本发明的第六实施例的电子设备的结构的示意图。
具体实施例方式以下，实施本发明的最优模式将作为其实施例进行描述。实施例将以如下顺序进行描述:1.MOS固态成像装置的示意结构的示例；
2.第一实施例(固态成像装置的结构的示例以及制造固态成像装置的方法)；3.第二实施例(固态成像装置的结构的示例)；4.第三实施例(固态成像装置的结构的示例)；5.第四实施例(固态成像装置的结构的示例以及制造固态成像装置的方法)；6.第五实施例(半导体装置的结构的示例以及制造固态成像装置的方法)；7.第六实施例(电子设备的示例)；1.MOS固态成像装置的示意结构的示例；图1是示出应用于本发明的任何实施例的半导体装置的MOS固态成像装置的示例结构的示意图。图1所示的MOS固态成像装置的结构也适用于根据本发明的每个实施例的固态成像装置。如图1所示，固态成像装置I包括:半导体基底11 ;像素部分(所谓的像素阵列)3，其中多个具有光电转换部件的像素2规则地布置在半导体基底11上；以及外围电路部分。每个像素(即，单位像素)2包括光电转换部件(如光电二极管)和多个像素晶体管(所谓的MOS晶体管)。多个像素晶体管例如可以包括三个晶体管:传输晶体管、复位晶体管和放大晶体管。或者，多个像素晶体管可以还包括选择晶体管，从而包括了四个晶体管。单位像素的等效电路与常规使用的相同，因此以下描述中将省略其详细。像素2可以是一个单位像素。或者，像素2可以具有共享的像素结构。共享的像素结构包括多个光电二极管、多个传输晶体管、一个共享的浮动扩散区和每个共享的其它像素晶体管，换言之，共享的像素结构包括构成多个单位像素的光电二极管和传递晶体管，以及每个其它共享的像素晶体管。外围电路部分包括垂直驱动电路4、列信号处理电路5、水平驱动电路6、输出电路
7、控制电路8等等。`控制电路8接收用于操作模式的指令的输入时钟和数据等，并且输出例如固态成像装置的内部信息的的信息。换言之，控制电路8产生信号，例如用于驱动垂直驱动电路4、列信号处理电路5、水平驱动电路6等所参考的时钟信号和控制信号。然后，控制电路8将这些信号输入到垂直驱动电路4、列信号处理电路5、水平驱动电路6等。垂直驱动电路4包括移位寄存器等，并且通过选择像素驱动线并每次传送一行地将用于驱动像素的脉冲提供到所选择的像素来驱动线上的像素。换言之，垂直驱动电路4在竖直方向每次传送一行相继地执行像素区域3的像素2的选择性扫描。然后，垂直驱动电路4将像素信号提供到列信号处理电路5。这里，像素信号基于根据每个像素2的光电转换器(例如光电二极管)上通过竖直信号线9接收的光线的量所产生的信号电荷。在该实施例中，例如列信号处理电路5可以用于像素2的每列，并且执行从一条线上的每个像素2输出的信号的信号处理(例如去除噪声)。换言之，列信号处理电路5执行用于除去针对像素2的固定模式的噪声的CDS (相关双采样)以及例如信号放大和AD (模数)转换的信号处理。列信号处理电路5的输出级连接到位于该输出级和水平信号线10之间的水平选择开关(未图示)。由移位寄存器等构成的水平驱动电路6相继输出水平扫描脉冲，选择相应的列信号处理电路5以将其像素信号输出到水平信号线10。输出电路7对通过水平信号线10从列信号处理电路5相继地提供的信号实施信号处理，并且随后输出处理后的信号。具体地，例如输出电路7可以仅执行缓冲或可以执行暗电平调节、列变化补偿、各种数字信号处理等。输入/输出终端12实施装置和外界的信号交换。图2A至2C是示出根据本发明的实施例的MOS固态成像装置的基本结构的示意图。首先，将参照图2A描述典型的MOS固态成像装置151。典型的MOS固态成像装置151包括安装在一个半导体芯片152上的像素区域153、控制电路154和用于信号处理的逻辑电路155。大体上，图像传感器156包括像素区域153和控制电路154。如图2B所示，另一方面，根据本发明的实施例的MOS固态成像装置21包括安装在第一半导体芯片部分22上的像素区域23和控制电路(控制区域)24，以及安装在第二半导体芯片部分26上的逻辑电路25，逻辑电路25包括用于信号处理的信号处理电路。第一半导体芯片部分22和第二半导体芯片部分26彼此电连接以形成一个半导体芯片，用于MOS固态成像装置21。如图2C所示，在根据本发明的另一个实施例的MOS固态成像装置27中，像素区域23安装在第一半导体芯片部分22上。并且，控制电路24和包括信号处理电路的逻辑电路25安装在第二半导体芯片部分26上。第一半导体芯片部分22和第二半导体芯片部分26彼此电连接以形成一个半导体芯片，用于MOS固态成像装置27。根据上述实施例的MOS固态成像装置的特征可以在其制造方法及下术宾基于这样的方法的结构中找出。2.第一实施例(固态成像装置的结构的示例以及制造固态成像装置的方法)现在参照图3和图4至图13，将描述半导体装置(S卩，MOS固态成像装置)以及制造固态成像装置的方法。在第一实施例中，首先，如图4所示，在将作为第一半导体晶片(以下也称为半导体基底)31的每个微芯片部分的区域上形成半成品的图像传感器或像素阵列(以下也称为像素区域)23和控制电路(控制区域)24。换言之，用作为每个像素的光电转换部件的光电二极管(PD)形成在将形成为半导体基底(例如硅基底)31的每个微芯片部分的区域上。然后，每个像素晶体管的源区/漏区33形成在半导体基底31中的半导体阱区32上。半导体阱区32通过引入第一传导类型(例如P型)的杂质形成，并且源区/漏区33通过引入第二传导类型(例如η型)的杂质形成。每个像素晶体管的源区/漏区33和光电二极管(PD)通过从基底31的表面注入离子形成。光电二极管(PD)包括η型半导体区域34和ρ型半导体区域35。这里，ρ型半导体区域35在基底31的表面侧。在形成像素的基底31的表面上，栅电极36形成在栅绝缘层上。像素晶体管Trl和Tr2通过栅电极36和成对的源区/漏区33形成。在图4中，为了简化说明，示出了代表多个像素晶体管的两个像素晶体管Trl和Tr2。邻近光电二极管(PD)的像素晶体管Trl相当于传输晶体管，并且其源区/漏区相当于浮动扩散区(FD)。单位像素30分别通过隔离区域38彼此分隔。隔离区域38由LOCOS(硅局部氧化)、STI (溅沟槽隔离)或使用具有不同于形成为节点的扩散层的传导类型的杂质扩散层来形成。LOCOS的过程中半导体基底31被氧化以形成氧化硅层。STI的过程在半导体基底31中提供沟槽并用氧化硅层充填沟槽。另一方面，在控制电路(控 制区域)24上，构成控制电路的MOS晶体管形成在半导体基底31上。图4示出了构成控制电路(控制区域)24的MOS晶体管，由MOS晶体管Tr3和Tr4表示。每个MOS晶体管Tr3和Tr4包括η型的源区/漏区33和栅绝缘层上的栅电极36。之后，在半导体基底31的表面上形成第一绝缘中间层39，并且随后在绝缘中间层39中形成连接孔，之后形成通过连接孔连接到理想的晶体管的连接导体44。可以通过在包括各晶体管的上表面的半导体基底31的整个表面上堆叠第一绝缘薄层43a(例如氧化硅膜)和第二绝缘薄层43b (例如氮化硅膜)来形成具有不同高度的连接导体44。这里，在用于提供连接到栅电极36和源区/漏区33并随后充填连接导体44的接触孔的刻蚀过程中，第二绝缘薄层43b用作为刻蚀阻挡物。第一绝缘中间层39形成在第二绝缘薄层43b上。然后，在第一绝缘中间层39中选择性地形成具有不同深度的连接孔，到达作为刻蚀阻挡物的第二绝缘薄层43b。随后，附加的连接孔通过选择性地刻蚀形成在第一绝缘薄层43a和第二绝缘薄层43b的具有相同膜厚的相应的部分中，从而这些附加的连接孔可以分别与之前的连接孔相通。之后，连接导体44嵌入每个形成的连接孔中。在不使用刻蚀阻挡物来提供接触孔的情况下，可以不形成第二绝缘薄层43b。接下来，多个层形成在绝缘中间层39中，从而层可以连接到相应的连接导体44。在该示例中，通过形成三个金属布线层40来形成多布线层41，但是不限于此。金属布线层40由铜(Cu)布线形成。一般地，每个铜布线覆盖有防止Cu分散的障碍金属层。因此，在多布线层41上形成铜布线40的帽层(所谓的保护层42)。在上述的步骤中，形成具有半成品的像素区域23和控制电路24的第一半导体基底31。另一方面，如图5所示，在第二半导体基底(半导体晶片)45的将要作为每个微芯片部分的区域上形成包括用于信号 处理的信号处理电路的半成品的逻辑电路25。此外，在第二半导体基底(例如半导体晶片)45的表面侧的P型半导体阱区46上，形成逻辑电路的多个MOS晶体管形成为使得MOS晶体管分别通过隔离区域50彼此分隔开。这里，多个MOS晶体管由MOS晶体管Tr6、Tr7和Tr8表示。每个MOS晶体管Tr6、Tr7和Tr8使用一对η型源区/漏区47和形成在栅绝缘层上的栅电极48来形成。逻辑电路25可以由CMOS晶体管构成。之后，第一绝缘中间层49形成在半导体基底45的表面，并且随后在绝缘中间层49中形成连接孔，之后形成通过相应的连接孔连接到理想的晶体管的连接导体54。可以通过在包括各晶体管的上表面的半导体基底45的整个表面上堆叠第一绝缘薄层43a (例如氧化硅膜)和第二绝缘薄层43b (例如氮化硅膜)来形成具有不同高度的连接导体54。这里，第二绝缘薄层43b用作为刻蚀阻挡物。第一绝缘中间层49形成在第二绝缘薄层43b上。然后，在第一绝缘中间层49中选择性地形成具有不同深度的连接孔，到达作为刻蚀阻挡物的第二绝缘薄层43b。随后，附加的连接孔通过选择性地刻蚀形成在第一绝缘薄层43a和第二绝缘薄层43b的具有相同膜厚的相应的部分中，从而这些附加的连接孔可以分别与之前的连接孔相通。之后，连接导体44嵌入每个形成的连接孔中。另一方面，在将作为每个微芯片部分的区域的理想位置处，连接孔从第一绝缘中间层49的表面形成到半导体基底45中的预定深度的位置。然后，用于引出电极的连接导体51嵌入形成的连接孔。连接导体51可以由铜(Cu)、钨(W)、多晶硅等形成。在嵌入连接导体51前，在连接孔的内壁表面上形成绝缘层52，以将连接导体51与半导体基底45绝缘。接下来，多个层通过绝缘中间层49形成以连接到相应的连接导体54和引出连接导体51。在该示例中，通过形成三个金属布线层53来形成多布线层55，但是不限于此。金属布线层53由铜(Cu)布线形成。以类似于上述的方式，在多布线层49上形成铜布线53的帽层(所谓的保护层56)。在上述的步骤中，形成具有半成品的逻辑电路25的第一半导体基底45。接下来，如图6所示，第一半导体基底31和第二半导体基底45结合起来，从而其相应的多布线层41和55可以彼此相对。结合可以通过等离子体结构、粘接剂等执行。在用等离子体结合的情况中，如图7所示，在第一半导体晶片31和第二半导体晶片45的每个的结合表面上形成层57，例如等离子体TEOS膜、等离子体SiN膜、SiON膜(阻挡膜)或SiC膜。与层57的结合表面经历等离子体处理并随后置于彼此上，然而通过退火处理结合。这样的结合过程优选地使用等于或小于400°C的低温处理来执行。这样的温度范围不会影响结合过程和布线等。在用粘接剂的情况中，如图8所示，在第一半导体晶片31和第二半导体晶片45中的一个结合表面上形成粘接层58，并且两个晶片随后通过粘接层58置于彼此上。在该示例中，使用等离子体结合来执行该结合。接下来，如图9所示，从第一半导体基底31的后侧31b执行研磨和抛光，以使第一半导体基底31成为薄膜。执行薄膜处理以封闭光电二极管(PD)。薄膜处理之后，用于暗电流控制的P型半导体层形成在光电二极管(PD)的后侧。例如，具有约600 μ m的厚度的半导体基底31可以减薄到约I至10 μ m，优选地约I至5 μ m。一般地使用另外准备的用于将它们结合起来的支撑基底来执行薄膜处理。然而在实施例中，其上形成逻辑电路25的第二半导体基底45也用作为支撑基底，以使第一半导体基底31成为薄膜。在薄膜处理之后，在基底31的后侧形成例如氧化硅的绝缘中间层59。在背面照明的固态成像装置中，第一半导体基底31的后侧31b用作为光线入射表面。接下来，如图10所示，连接通孔61在将作为每个微芯片部分的区域的理想位置处形成在薄膜化的第一半导体基底31中。连接通孔61通过第一半导体基底31从后侧31b延伸到第二半导体基底45的布线53的最上层。同时，在第一半导体基底31中邻近连接通孔61形成连接孔62，从后侧 31b延伸到第一半导体基底31的第一层布线40。连接通孔61和连接孔62中的每个可以具有直径I至5 μ m的接触区域。由于连接通孔61和连接孔62在第一半导体基底31成为薄膜后形成，这些孔61和62可以形成为具有较小高宽比的微孔。例如，连接通孔61和连接孔62中的每个可以具有约5至15μπι的接触深度。随后，用于与半导体基底31电绝缘的绝缘层63形成在连接通孔61和连接孔62中的每个的内壁表面上。此时，制造像素阵列的过程没有完成，因为还没有进行形成片上颜色滤光片和片上微透镜的步骤。此外，连接孔61和62两者都可以在典型的晶片处理的延展期中处理和形成。对于逻辑电路，适于电路技术的直到最上层布线53的处理已经完成，但是整个制造过程没有完成。因此，可以获得制造成本的降低。接下来，如图11所示，通过连接导体64和连接导体65分别嵌入连接通孔61和连接孔62。通过连接导体64和连接导体65中的每个可以由如铜(Cu)或钨(W)的金属制成。之后，绝缘保护层66形成在第一半导体基底31的整个后侧。绝缘保护层66例如可以由SiCN膜、等离子体氮化硅膜或SiC膜制成。接下来，如图12所示，在将被遮光的区域上形成遮光层67。在该图中，遮光层67形成在控制电路24上方。或者，也可以形成在其它的像素晶体管上方。遮光层67可以是例如钨膜的金属层。遮光层67电连接到具有地电势的半导体阱区32，并且避免处于电浮动状态。此外，由于电连接到半导体阱区32的遮光层67具有地电势，避免半导体阱区32处于电浮动状态。钝化层68形成在遮光层67的整个表面上，从而完全覆盖遮光层67。钝化层68例如可以是等离子体氮化硅膜或CVD-SiV膜。随后，连接孔69形成在钝化层68和绝缘保护层66中，分别对应于通过连接导体64和连接导体65。然后，连接布线72 (铝膜)形成在连接孔69上的阻挡金属层71上。阻挡金属层71例如由Ti (下侧)/TiN(上侧)的堆叠的膜形成。连接布线72通过阻挡金属层71连接到通过连接导体64和连接导体65两者。连接布线72用于将像素区域23和控制电路24连接到逻辑电路25并用作为从上侧的引出电极，或用作为所谓的电极垫。以下，连接布线72也称为电极垫。因此，由形成在第一半导体基底31上的像素区域23和控制电路24构成的图像传感器通过连接导体65、电极垫72和通过连接导体64电连接到形成在第二半导体基底45上的逻辑电路25。之后，在这些结构构件上形成平面化层73。接下来，如图13所示，红(R)、绿(G)和蓝⑶色片上颜色滤光片74形成在平面化层73上，对应于相应的 像素，并且片上微透镜75随后形成在相应的颜色滤光片74上。换言之，片上颜色滤光片74和片上微透镜75两者形成为使得其每个对应于像素阵列的每个单位像素。这里，为了方便理解本发明的实施例，图12是示出基底的结构的放大的横截面图，但是图中没有示出片上颜色滤光片74和片上微透镜75。因此，片上颜色滤光片74和片上微透镜75的间距尺寸相对于单位像素的间距尺寸减小。接下来，尽管图13中未示出，通过选择性地移除透镜材料层75a和平面化层73，电极垫72被暴露。另一方面，在第二半导体基底45侧，基底45的表面被研磨并抛光以暴露用作为引出电极的连接导体51的表面。在第二半导体基底45的连接导体51的暴露的表面上形成钝化层76后，在钝化层76中形成与连接导体51对应的开口 77。球形电极凸缘78形成为通过开口 77电连接到连接导体51 (参见图3)。因此，在第一半导体基底31中像素区域23和控制电路24都成为成品状态。在第二半导体基底45中，逻辑电路25成为成品状态。随后，形成的产品分成各个微芯片，从而获得图3所示的理想的背面照明的固态成像装置79。在第一实施例的固态成像装置79中，如果使用电极垫72，装置79可以通过连到电极垫72的线电连接到外部布线。如果使用电极凸缘78，装置79可以通过面向下结合电连接到外部布线。用户可以根据需求选择电极垫72和电极凸缘78中的一种。在第一实施例中，可以使用电极垫72相对于半导体晶片检查固态成像装置。此夕卜，检测包括两个检查步骤，一个在晶片状态中，另一个在切割成芯片后的最后的模块状态中。根据本发明的第一实施例的固态成像装置79及其制造方法，像素区域23和控制电路24都形成在来自第一半导体基底31的微芯片部分上。此外，用于信号处理的逻辑电路25形成在来自第二半导体基底45的微芯片部分上。这样，像素阵列的功能和逻辑电路的功能被分配在不同的微芯片部分上，从而可以将适当的处理技术分别用于像素阵列和逻辑电路。从而，可以有效地发挥像素阵列和逻辑电路的性能。因此，可以提供高性能的固态成像装置。在图2C所示的装置的结构中，仅用于接收入射光线的像素区域23可以形成在半导体芯片部分22侧。因此，控制电路24和逻辑电路25可以分别地形成在半导体芯片部分26上。因此，可以独立地选择适用于各个功能微芯片的处理技术，同时还可以减小产生模块的表面面积。由于像素阵列和逻辑电路可以采用典型的晶片处理技术结合安装，因此还可以方便装置的生产。具有半成品的状态的像素区域23和控制电路24的第一半导体基底31和具有半成品的状态的逻辑电路25的第二半导体基底45安装到一起，随后将第一半导体基底31制成薄膜。换言之，第二半导体基底45可被用作支撑基底，用以将第一半导体基底31制成薄膜。因此，可以减少结构构件的数目并减少制造步骤的数目。此外，由于在薄膜形成期间形成通过连接孔，因此可以减小孔的高宽比，并且可以高精度地执行连接孔的形成。此外，通过连接导体61和连接导体62嵌入具有小高宽比的通过连接孔和连接孔中。因此，可以使用的金属材料可以包括具有低可涂覆性的材料(例如铜(Cu))和具有高可涂覆性的材料(例如钨(W))。换言之，连接导体材料几乎不对装置产生约束。因此，像素区域和控制电路可以高精度地电连接到逻辑电路。因此，可以大规模产生制造高性能的固态成像装置，同时保持生产成本降低。3.第二实施例
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(固态成像装置的结构的示例)参照图14，将描述根据本发明的第二实施例的固态成像装置(S卩，MOS固态成像装置)。根据本发明的第二实施例的固态成像装置81以类似于第一实施例的方式构成，除了以下方面:在本实施例中，仅形成第一半导体基底31侧上的电极垫72,同时省略第二半导体基底45侧的连接导体51、绝缘层52和电极凸缘78。此外，76形成在第二半导体基底45的后侧。其它的结构构件与上述的第一实施例中的相同。因此，相应的结构构件由与图3中的相同的附图标记表示，以省略对其重复地说明。此外，通过与图4至图13所示的第一实施例相同的方法制造固态成像装置81，除了以下方面:本实施例的方法不包括形成连接导体51、绝缘层52和电极凸缘78以及形成连接孔(用于形成连接导体51)的步骤。第二实施例的固态成像装置发挥与第一实施例中的相同的有利效果，因为除电极凸缘78外具有与第一实施例中的相似的结构。在第二实施例中，连接孔、绝缘层62和连接通孔61没有预先形成在逻辑电路侧。因此，可以实现更低的成本。4.第三实施例(固态成像装置的结构的示例)现在参照图15，将描述根据本发明的第三实施例的半导体装置(即，MOS固态成像装置)。根据本发明的第三实施例的固态成像装置83中，形成在第一半导体基底31侧的像素区域23和控制电路24通过形成在第一半导体基底31中的一个通过连接导体84电连接到形成在第二半导体基底45侧的逻辑电路25。换言之，连接通孔85通过第一半导体基底31从第一半导体基底的后侧31b延伸到第二半导体基底45的布线53的最上层。此外，部分连接通孔85到达第一半导体基底31的布线40的最上层。在连接通孔85的内壁表面上形成绝缘层63后，通过连接导体84嵌入连接通孔85以连接像素区域23和控制电路24侧的布线40以及逻辑电路25侧的布线53。在上述的第一实施例中，连接导体65连接到布线40的第一层，同时连接导体65用作为连接端。然而，在第二实施例中，通过连接导体84连接到布线40的最上层。布线40的各层彼此连接，从而连接到通过连接导体84的其最上层将用作为连接端。在本实施例中，像素区域23和控制电路24通过一个通过连接导体84连接到逻辑电路25。从而，不形成第一实施例中所述的用作为连接布线的最上层的电极垫72。其它的结构构件与上述的第一实施例中的相同。因此，相应的结构构件由与图3中的相同的附图标记表示，以省略对其重复地说明。此外，通过与图4至图13所示的第一实施例相同的方法制造固态成像装置83，除了形成连接导体65和电极垫72的步骤以及选择性地刻蚀透镜材料层75a和平面化层73的步骤。在第三实施例中，可以使用电极凸缘从连接导体51检查固态成像装置。根据第三实施例的固态成像装置83，像素区域23和控制电路24通过一个通过连接导体84电连接到逻辑电路25。此外，省略了电极垫72。因此，相比第一实施例简化了装置的结构。此外，减少了制造步骤的数目。因此，可以获得制造成本的进一步降低。此外，可以发挥与第一实施例中描述的相同的效果。5.第四实施例(固态成像装置的结构的示例以及其制造方法)
现在参照图16和图17至图21，将描述根据本发明的第四实施例的半导体装置(即，MOS固态成像装置)以及制造固态成像装置的方法。在第四实施例中，首先，如图17所示，在将作为第一半导体基底31的每个微芯片部分的区域上形成半成品的图像传感器或像素区域23和控制电路24。本实施例中的制造步骤与上述第一实施例的图4中所示的相同。与图4中相同的附图标记用于代表相应的或类似的部分。因此，将省略重复的描述。然而，在本实施例中，多布线层41形成在第一半导体基底31上。然而，过程在形成布线40的最上层时完成。换言之，过程在布线40的最上层暴露时完成。图4中所示的保护层42不形成在被暴露的层上。另一方面，如图18所示，在第二半导体基底45的将要作为每个微芯片部分的区域上形成用于信号处理电路的半成品的逻辑电路25。本实施例中的制造步骤与上述第一实施例的图5中所示的相同。与图5中相同的附图标记用于代表相应的结构组件。因此，将省略重复的描述。然而，在本实施例中，多布线层55形成在第二半导体基底45上，并且过程在形成布线53的最上层时完成。换言之，过程在布线53的最上层暴露时完成。图5中所示的保护层56不形成在被暴露的层上。接下来，如图19所示，第一半导体基底31和第二半导体基底45结合起来，从而其相应的多布线层41和55可以彼此相对，同时其布线40和53彼此连接并且其绝缘中间层39和49彼此连接。在该结合过程中，布线40和53是铜(Cu)布线，并且绝缘中间层39和49是氧化硅膜。此外，半导体基底31和45置于彼此上，在受到预定的载荷的同时被加热，同时其相应的Cu布线40和50彼此直接接触。同时，绝缘中间层39和49可以彼此连接。此时的加热温度例如约300°C，防止Cu布线退化。接下来，如图20所示，从第一半导体基底31的后侧31b执行研磨和抛光，以减薄第一半导体基底31。执行薄膜处理以封闭光电二极管(PD)。薄膜处理之后，绝缘中间层59(例如氧化硅膜)形成在基底31的后侧。随后，在薄膜化的第一半导体基底31中形成连接孔88。连接孔88位于将作为每个微芯片部分的区域中的理想位置，并且从基底31的后侧31b延伸到布线40的第一层。在连接孔88的内壁表面上形成绝缘层63。然而形成连接通孔61和连接孔62。连接通孔61在第二半导体基底45侧到达布线53的最上层。接下来，通过连接导体64和连接导体65分别嵌入连接通孔61和连接孔62。之后，绝缘保护层66形成在第一半导体基底31的后侧31b的整个表面。图20所示的制造步骤与图9至图11中所示的相同。与图9至图11中相同的附图标记用于代表相应的结构组件。因此，将省略重复的描述。接下来，如图21所示，电极垫72和遮光层67形成在第一半导体基底31侧。这里，电极垫72连接到连接导体62和通过连接导体61。此外，在同侧形成平面化层73、片上颜色滤光片74和片上微透镜74。另一方面，在第二半导体基底45侧，基底被研磨并抛光以暴露用连接导体51。形成钝化层76后，电极凸缘78形成在连接导体51上(参见图16)。图21所示的制造步骤与图13中所示的相同。与图13中相同的附图标记用于代表相应的结构组件。因此，将省略重复的描述。随后，形成的产品分成各个微芯片，从而获得图16所示的理想的背面照明的固态成像装置91。在该实施例中，可以采用图2B所示的装置的结构。或者，可以采用图2C所示的装置的结构。根据第四实施例的固态成像装置91及其制造方法，在结合第一半导体基底31和第二半导体基底45的步骤中，同时地，布线40和布线53彼此直接连接。从而，像素区域23和控制电路24电连接到逻辑电路25，完成其电连接。因此，可以进一步减少制造步骤的数目，并且还可以获得制造成本的进一步降低。此外，本实施例的装置发挥与第一实施例中的相同的有利效果。
6.第五实施例(半导体装置的结构的示例及其制造方法)现在参照图22和图23至图28，将描述根据本发明的第五实施例的半导体装置及其制造方法。本发明的半导体装置是基上共同安装第一半导体集成电路和第二半导体集成电路的半导体装置。在第五实施例中，首先，如图23所示，在将作为第一半导体基底(半导体晶片)101上的每个微芯片部分的区域上形成半成品的第一半导体集成电路(该示例中的逻辑电路102)。换言之，在形成在半导体基底(例如硅基底)103中的半导体阱区104上的将作为每个微芯片部分的区域上，形成多个MOS晶体管Trll、Trl2和Trl3。MOS晶体管Trll至Trl3每个包括一对源区/漏区105和栅电极106，其间布置栅绝缘层。MOS晶体管Trll至Trl3分别通过隔离区域107的存在而彼此分隔。这里MOS晶体管由MOS晶体管Trll至Tr 13表示，但是不限于此。逻辑电路102包括CMOS晶体管。因此，这些MOS晶体管可以是η型MOS晶体管或P型晶体管。因此，当形成η沟道MOS晶体管时，在ρ型半导体阱区上形成η型源区/漏区。当形成P沟道MOS晶体管时，在η型半导体阱区上形成ρ型源区/漏区。此外，例如，第一半导体集成电路可以是半导体存储电路，而不是逻辑电路102。在这种情况下，将作用为第二半导体集成电路的逻辑电路经历半导体存储电路的信号处理。接下来，多个层通过中间层绝缘层108形成在导电的基底103上。在该示例中，通过层叠三个金属布线层109来形成多布线层111。例如，金属布线层109可以由铜或Cu布线形成。此外，各个MOS晶体管Trll至Trl3通过布线109的理想的第一层和连接导体112彼此连接。此外，布线109的三个层通过连接导体彼此连接。在多布线层113上形成帽层(所谓的保护层114)，防止铜布线109分散。另一方面，如图24所示，在将作为第二半导体基底(半导体晶片)116上的每个微芯片部分的区域上形成半成品的第二半导体集成电路(逻辑电路117)。换言之，如图20所示，在形成在半导体基底(例如硅基底)118中的半导体阱区119上的将作为每个微芯片部分的区域上，形成多个η沟道MOS晶体管Tr21、Tr22和Tr23。晶体管Tr21至Tr23每个包括一对源区/漏区121和栅电极122，其间布置栅绝缘层。MOS晶体管Tr21至Tr23分别通过隔离区域123的存在而彼此分隔。这里MOS晶体管由MOS晶体管Tr21至Tr23表示，但是不限于此。逻辑电路117包括CMOS晶体管。因此，这些MOS晶体管可以是η沟道MOS晶体管或P沟道晶体管。因此，当形成η沟道MOS晶体管时，在P型半导体阱区上形成η型源区/漏区。当形成P沟道MOS晶体管时，在η型半导体阱区上形成P型源区/漏区。接下来，多个层通过中间层绝缘层124形成在导电的基底118上。在该示例中，通过层叠三个金属布线层125来形成多布线层126。例如,金属布线层125可以由铜或Cu布线形成。此外，各个MOS晶体管Tr21至Tr23通过布线125的理想的第一层和连接导体112彼此连接。此外，布线125的三个层通过连接导体彼此连接。在半导体基底118上，此外，在将作为每个微芯片部分的区域的理想位置处，连接孔从第一绝缘中间层124的表面形成到半导体基底118中的预定深度的位置。然后，用于引出电极的连接导体128嵌入形成的连接孔。连接导体128可以由铜(Cu)、钨(W)、多晶硅等形成。在嵌入连接导体128前，在连接孔的内壁表面上形成绝缘层129，以将连接导体128与半导体基底118绝缘。然后，在多布线层126上形成帽层(所谓的保护层127)，防止铜布线125分散。接下来，如图25所示，第一半导体基底101和第二半导体基底116结合起来，从而其相应的多布线层1 11和126可以彼此相对。如上述实施例的情况，结合可以通过等离子体结构、粘接剂等执行。在该示例中，在第一半导体晶片101和第二半导体晶片116的每个的结合表面上形成层129 (例如等离子体TEOS膜、等离子体SiN膜、SiON膜(阻挡膜)或SiC膜)并通过等离子体结合而结合起来。接下来，如图26所示，从第一半导体基底101的后侧执行研磨和抛光，以减薄第一半导体基底101。例如，具有约600 μ m的厚度的半导体基底101可以减薄到约5至10 μ m。接下来，如图27所示，连接通孔131在将要作为每个微芯片部分的区域的理想位置处形成在薄膜化的第一半导体基底101中。连接通孔131通过第一半导体基底101从后侧IOlb延伸到第二半导体基底116的布线125的最上层。同时，在第一半导体基底101中邻近连接通孔131形成连接孔132，从后侧IOlb延伸到第一半导体基底101上的布线109的第一层部分。由于连接通孔131和连接孔132在第一半导体基底101成为薄膜后形成，这些孔131和132可以形成为具有较小高宽比的微孔。随后，用于与半导体基底101电绝缘的绝缘层133形成在连接通孔131和连接孔132中的每个的内壁表面上。接下来，通过连接导体134和连接导体135分别嵌入连接通孔131和连接孔132。通过连接导体134和连接导体135中的每个可以由如铜(Cu)或钨(W)的金属制成。
接下来，如28所示，连接布线136形成在第一半导体基底101的后侧，以形成通过连接导体134和连接导体135之间的连接。第一半导体集成电路102通过连接导体135、通过连接导体134和连接布线136电连接到第二半导体集成电路117。连接布线136用作为电极垫(作为引出电极使用)。绝缘层施加到除连接布线136外的表面，以形成过敷层139。过敷层139例如可以是等离子体氮化硅膜。另一方面，在第二半导体基底116侧，基底116的表面被研磨并抛光以暴露用作为引出电极的连接导体128的表面。在第二半导体基底116的连接导体128的暴露的表面上形成钝化层137后，形成球形电极凸缘138从而可以电连接到连接导体128 (参见图22)。随后，形成的产品分成各个芯片，从而获得图22所示的半导体装置140。根据本发明的第五实施例的半导体装置140及其制造方法，如前述的实施例中的情况，第一半导体 集成电路和第二半导体集成电路可以分别通过它们的优选的处理技术独立地形成在不同的微芯片部分上。因此，可以提供高性能的半导体集成电路。此外，通过将共同在半成品的状态下的第一和第二半导体晶片结合并减薄，将第一和第二集成电路彼此电连接，并且将成品状态下的形成的结合分成微芯片，从而可以获得加工成本的降低。在第五实施例中，如第四实施例的情况，第一和第二半导体基底可以结合起来，以将多层布线的布线层彼此直接连接。装置的这样的结构可以减少制造步骤的数目并进一步降低制造成本。尽管根据以上任意实施例的固态成像装置使用电子作为信号电荷(P型为第一传导类型并且η型为第二传导类型)，然而还可以使用电子空穴作为信号电荷。在这种情况下，半导体基底、半导体阱区或半导体区域的传导类型成为相反的。因此，η型作为第一传导类型并且P型作为第二传导类型。在根据以上任意实施例的固态成像装置中，第一半导体芯片部分22的厚度可以小于第二半导体芯片部分26的厚度。7.第六实施例(电子设备的构造的示例)根据本发明的实施例的固态成像装置可以用于包括摄像机系统(例如数字摄像机和视频摄像机)的电子设备、具有成像功能的移动电话和具有成像功能的其它设备等。图29示出了根据本发明的第六实施例的作为示例电子设备的摄像机的结构。根据本发明的摄像机的示例是可以拍摄静态图像或视频的视频摄像机。本发明的摄像机141包括固态成像装置142、将入射光线引到固态成像装置142的感光器中的光学系统143和快门装置144。此外，摄像机141包括用于驱动固态成像装置142的驱动电路145和用于处理从固态成像装置142输出的信号的信号处理电路146。固态成像装置142是前述的实施例的固态成像装置的任一种。光学系统(光学透镜)143执行从摄影对象到固态成像装置142的成像表面上的图像光线(入射光线)的图像形成。因此，信号电荷积累在固态成像装置142中达给定的时间段。光学系统143可以是由多个光学透镜构成的光学透镜系统。快门装置144控制固态成像装置142上的光线照射的周期以及光线遮挡的周期。驱动电路145提供用于控制固态成像装置142的传输操作和快门装置144的快门操作的驱动信号。驱动电路145提供的驱动信号(定时信号)允许固态成像装置142传输信号。信号处理电路146执行各种信号处理。经历信号处理的视频信号存储在例如存储器的存储介质中或输出出监视器。根据本发明的第六实施例的例如摄像机的电子设备包括具有较低生产成本的高性能的固态成像装置142。因此，可以提供廉价并且可靠的电子设备。本发明包含了与2009年3月19日向日本专利局递交的日本在先专利申请JP2009-068582中公开的主题相关的主题，这里通过弓丨用引入其全部内容。本领域技术人员应理解，只要在所附权利要求或与其相当的范围内，可以按照设计要求等其它因素进行各种 改变、结合、附属结合和替代。
权利要求
1.一种半导体装置，其具行背面照明的固态成像装置，所述半导体装置包括: 第一半导体层，其包括像素阵列，和 第二半导体层，其包括逻辑电路， 其中， 所述第一半导体层和所述第二半导体层结合在一起，并且 所述像素阵列和所述逻辑电路电连接。
2.根据权利要求1所述的半导体装置，包括 电连接所述像素阵列和所述逻辑电路的第一连接导体。
3.根据权利要求2所述的半导体装置，其中 所述第一连接导体通过所述第一半导体层。
4.根据权利要求3所述的半导体装置，其中 所述第一连接导体连接所述第一半导体层的最下层和所述第二半导体层的最上层。
5.根据权利要求4所述的半导体装置，包括 连接到所述逻辑电路的第二连接导体。
6.根据权利要求5所述的半导体装置，其中 所述第二连接导体的表面在所述第二半导体层的表面处暴露。
7.根据权利要求6所述的半导体装置，包括 连接到所述第二连接导体的电极凸缘。
8.根据权利要求5所述的半导体装置，其中 所述第二连接导体连接所到述第二半导体层的最下层。
9.根据权利要求3所述的半导体装置，包括 第二连接导体，连接到所述第一半导体层中的所述第一连接导体。
10.根据权利要求9所述的半导体装置，其中 所述第一连接导体连接所述第二半导体层的最上层并且所述第二连接导体连接所述第一半导体层的最上层。
11.根据权利要求9所述的半导体装置，其中 所述第一连接导体或所述第二连接导体的表面在所述第一半导体层上暴露。
12.根据权利要求11所述的半导体装置，包括 连接到所述第一连接导体和所述第二连接导体的垫。
13.根据权利要求9所述的半导体装置，包括 连接到所述逻辑电路的第三连接导体，所述第三连接导体的表面在所述第二半导体层的表面处暴露。
14.根据权利要求13所述的半导体装置，包括 连接到所述第三连接导体的电极凸缘。
15.根据权利要求13所述的半导体装置，其中 所述第三连接导体连接到所述第二半导体层的最下层。
16.根据权利要求3所述的半导体装置，其中 所述第一连接导体的表面在所述第一半导体层的上侧处暴露。
17.根据权利要求16所述的半导体装置，包括连接到所述第一连接导体的垫。
18.根据权利要求2所述的半导体装置，其中 所述第一连接导体位于布置所述像素阵列的像素区域的外侧。
19.根据权利要求1所述的半导体装置，其中 所述第一半导体层的厚度小于所述第二半导体层的厚度。
20.根据权利要求2所述的半导体装置，其中 所述第一连接导体在所述第一半导体层和所述第二半导体层中的一者的结合表面处暴露。
21.根据权利要求1所述的半导体装置，其中 所述像素阵列包括光电二极管和传输晶体管、复位晶体管和放大晶体管中的至少一个；并且 所述逻辑电路包括信号处理电路。
22.根据权利要求2所述的半导体装置，其中 所述第一连接导体形成为使其通过所述第一半导体层并从所述第一半导体层的背侧向所述第二半导体层直线地延伸。
全文摘要
本发明涉及半导体装置及其制造方法和电子设备。半导体装置用作为背面照明的固态成像装置。该装置的制造方法为将具有半成品状态的像素阵列的第一半导体晶片与具有半成品状态的逻辑电路的第二半导体晶片结合起来，将第一半导体晶片制成薄膜，将像素阵列电连接到逻辑电路，将像素阵列和逻辑电路制成成品的状态，并且将结合在一起的第一半导体晶片和第二半导体晶片分成微芯片。
文档编号H01L27/14GK103247648SQ20131009286
公开日2013年8月14日 申请日期2010年3月12日 优先权日2009年3月19日
发明者梅林拓, 高桥洋, 庄子礼二郎 申请人:索尼公司