一种浅沟槽的形成方法
【专利摘要】本发明提供一种浅沟槽的形成方法，其包括采用至少一步刻蚀步骤刻蚀半导体衬底，形成沟槽，并在每步刻蚀步骤后，采用具有电负性的等离子体进行等离子清洗工艺清洗已形成的部分浅沟槽。本发明中，等离子体清洗工艺可有效清除，在刻蚀工艺后滞留在浅沟槽中的带电粒子，从而防止带电粒子的累积在刻蚀所产生的副产物上，并由此造成的对于后续刻蚀工序的阻碍，以及后续形成的浅沟槽的形态。此外，提高对于带电粒子清洗力度，避免带电粒子在沟槽中的累积，可有效防止由于电子在沟槽中累积而造成的STI的漏电现象出现。
【专利说明】一种浅沟槽的形成方法
【技术领域】
[0001] 本发明涉及半导体制备领域，尤其是涉及一种浅沟槽的形成方法。
【背景技术】
[0002] 随着集成电路制造技术的发展，集成电路的特征尺寸（CD)不断减小。半导体器 件间的排列越来越紧密，相应地对于各有源区域以及器件之间的电隔离性的要求也越发严 格。
[0003] 在现有的电隔离技术中，STI (浅沟槽隔离）结构由于具有隔离区域面积小、超强 的闩锁保护能力、几乎为零的场腐蚀、有源区倾斜角度非常小、有利于一步工艺的加工等优 势，而成为微电子工艺进入深亚微米阶段后，最为常用的电隔离结构。
[0004] 现有在STI形成工艺包括：先在半导体衬底上形成光掩模图案；之后以光掩模图 案为掩膜刻蚀半导体衬底形成沟槽；接着向所述沟槽内填充绝缘介质，从而形成STI。
[0005] 浅沟槽的形成工艺中，干法蚀刻是最常用的工艺。干法刻蚀的刻蚀剖面是各向异 性，具有良好的侧壁剖面控制和良好的CD控制，采用干法刻蚀工艺形成的沟槽具有良好的 沟槽结构形态。在干法刻蚀工艺的刻蚀作用是通过化学作用、物理作用或是两者的结合共 同完成。其过程包括：先通过一高频电场将刻蚀气体被激发成等离子体状态，若化学作用， 则等离子体产生包括自由基和反应原子的反应元素，若物理作用，等离子体产生包括正电 离子的带能离子。反应元素与半导体衬底反应，刻蚀半导体衬底，带能力子受垂直于半导体 衬底表面的电场加速，轰击半导体衬底，以溅射刻蚀去除半导体衬底表面材料。
[0006] 在干法刻蚀工艺中，等离子体产生的反应元素或是带能离子与半导体衬底作用形 成沟槽，同时，也会产生大量的副产物。这些副产物会吸附大量带电粒子，并依附在沟槽内 壁，影响后续制成的浅沟槽的绝缘性能。因而干法刻蚀过程中，需要采用循环通入惰性气体 方式，清除聚集在沟槽和半导体衬底底面的副产物。
[0007] 而随着半导体技术的发展，在半导体衬底上形成的浅沟槽的纵深比逐步增大，对 于浅沟槽内壁的副产物清洗越来越困难，现有的清洗工艺往往不能有效清洗浅沟槽内部的 副产物，从而造成后续形成的浅沟槽隔离的电隔离性能缺陷。
【发明内容】
[0008] 本发明解决的问题是，提供一种浅沟槽的形成方法，提高对于刻蚀后所产生的副 产物的清洗效率，改善最终形成的浅沟槽形态，以及后续形成的STI的绝缘性能。
[0009] 为解决上述问题，本发明提供一种浅沟槽的形成方法，包括：
[0010] 在半导体衬底上形成掩膜图形；
[0011] 以所述掩膜图形为掩膜，采用至少一步刻蚀步骤刻蚀所述半导体衬底，形成沟 槽；
[0012] 在每步刻蚀步骤后，进行等离子体清洗工艺，所述等离子体为电负性。
[0013] 可选地，所述等离子体清洗工艺包括步骤：
[0014] 通入至少包括C0和co2中的一种的混合气体；
[0015] 在射频条件下等离子体化所述混合气体。
[0016] 可选地，所述射频条件包括：射频源功率为200?1500w，压力为5?lOOmtorr。
[0017] 可选地，所述等离子体的流量为20?2000ccm。
[0018] 可选地，所述刻蚀步骤持续时间与等离子体清洗工艺持续时间的比为1:1?2:1。
[0019] 可选地，所述等离子体清洗工艺在第二偏置电压下进行。
[0020] 可选地，所述第二偏置电压为-500?0V。
[0021] 可选地，所述刻蚀步骤包括：
[0022] 向反应腔中通入刻蚀气体；
[0023] 等离子化所述刻蚀气体；
[0024] 在第一偏置电压下，以所述掩膜图形为掩膜，刻蚀所述半导体衬底。
[0025] 可选地，所述第一偏置电压与第二偏置电压的极性相反。
[0026] 可选地，所述第一偏置电压为50?700V。
[0027] 可选地，所述刻蚀步骤在射频源功率为700?1500w，压力为5?20mtorr条件下 进行。
[0028] 可选地，所述刻蚀气体包括HRr、Cl2、SF4、SF 3、02和N2中的一种或多种组合。
[0029] 可选地，所述刻蚀步骤还包括通入载气He和/或Ar。
[0030] 可选地，所述至少一步刻蚀步骤为一步刻蚀步骤；
[0031] 在所述刻蚀步骤后进行所述等离子体清洗工艺。
[0032] 可选地，所述至少一步刻蚀步骤为两步刻蚀步骤，包括第一步刻蚀步骤和第二步 刻蚀步骤。
[0033] 可选地，还包括：
[0034] 在对半导体衬底进行第一步刻蚀步骤之后，进行第一等离子体清洗工艺；
[0035] 第一等离子体清洗工艺后，对半导体衬底进行第二步刻蚀步骤，形成沟槽；
[0036] 进行第二等离子体清洗工艺。
[0037] 可选地，所述至少一步刻蚀步骤为三步刻蚀步骤，包括第一步刻蚀步骤、第二步刻 蚀步骤和第三步刻蚀步骤。
[0038] 可选地，还包括：
[0039] 在对半导体衬底进行第一步刻蚀步骤之后，进行第一等离子体清洗工艺；
[0040] 第一等离子体清洗工艺后，对半导体衬底进行第二步刻蚀步骤，之后，进行第二等 离子体清洗工艺；
[0041] 第二等离子体清洗工艺后，对半导体衬底进行第三步刻蚀步骤，形成沟槽；
[0042] 进行第三等离子体清洗工艺。
[0043] 与现有技术相比，本发明的技术方案具有以下优点：
[0044] 采用至少一步刻蚀步骤刻蚀半导体衬底，形成浅沟槽，并在每步刻蚀步骤后，采用 具有电负性等离子体进行等离子体清洗工艺进行清洗。由于等离子体清洗工艺采用具有电 负性的等离子体可有效吸引浅沟槽以及半导体衬底上的正电离子，从而驱散在刻蚀工艺后 基于电性以及反应腔中电势分步而聚集在浅沟槽中的带电粒子，并在清洗气流作用下将这 些带电粒子以及副产物清除；有效提高浅沟槽内以及半导体衬底上方副产物和带电粒子清 除效率，从而避免带电粒子以及的吸附有带电粒子的刻蚀副产物积聚在浅沟槽内，并由此 阻碍后续刻蚀工序进程，以及对后续形成的浅沟槽结构形态的影响。此外，提高对于带电粒 子清洗力度，可避免带电粒子在浅沟槽中的积聚，从而有效防止由于带电粒子在浅沟槽中 积聚而造成的STI的漏电现象出现。
[0045] 进一步，在刻蚀步骤中，调整偏置功率源，以在半导体衬底表面形成正偏置电压， 以引导刻蚀气体的等离子体移动方向，提高刻蚀速率；而等离子体清洗工艺中，调整偏置 功率源，以在半导体衬底表面形成与刻蚀步骤中极性相反的负偏置电压，从而改变反应腔 中的电势分步，驱散在刻蚀工艺中产生的堆积于浅沟槽中的带电粒子，增加电负性的等离 子体捕捉正离子粒子的概率，从而提高清除这些带电粒子和带电粒子所附着的副产物的效 率。
【专利附图】
【附图说明】
[0046] 图1至图6是本发明浅沟槽的形成方法的实施例1的示意图；
[0047] 图7至图10是本发明浅沟槽的形成方法的实施例2的示意图；
[0048] 图11至图16是本发明浅沟槽的形成方法的实施例3的示意图。
【具体实施方式】
[0049] 正如【背景技术】所述，在干法刻蚀工艺中，通过高频电场中，将刻蚀气体被激发成等 离子体状态，并通过设定半导体衬底表面的偏置电压等方式，形成垂直于硅片表面的电场， 以引导等离子态气体，加速轰击、腐蚀硅片表面，从而形成坡度更为平滑，方向性更佳的浅 沟槽。
[0050] 然而，在干法刻蚀过程中，在反应腔中形成的电场作用下，等离子态气体中的带正 电的正电离子趋向于聚集到浅沟槽的底部，带负电的电子趋向于聚集到浅沟槽的顶部。大 量的带电粒子依附在刻蚀产生的副产物上，使得副产物吸附在形成的浅沟槽侧壁和底部。 而且随着半导体制备过程中，浅沟槽纵深比的增大，这些积聚带电粒子的副产物牢牢地吸 附在浅沟槽内，增加了排气系统清除副产物的难度，从而造成后续形成的STI的漏电隐患。 除此之外，基于电子的同性相斥性质，如在已成形的浅沟槽底部聚集的正电离子，使得后续 到达的带正电粒子的轨迹发生偏转，阻碍了后续到达的正电离子进一步轰击浅沟槽底部， 从而增加了对已形成的部分浅沟槽的进一步刻蚀的难度，并影响最终形成的浅沟槽的结构 形态，进而影响后续形成的STI绝缘效果。
[0051] 为此，本发明一种浅沟槽的形成方法，包括至少一步刻蚀步骤，已在半导体衬底上 形成浅沟槽，且在每一步刻蚀步骤后，进行等离子体清洗工艺，清洗已形成的浅沟槽中的带 电粒子和刻蚀后产生的副产物，所述等离子体为电负性。等离子体清洗过程中，具有强电负 性的等离子体可有效捕捉已形成的浅沟槽以及半导体衬底上的在前一步刻蚀步骤中形成 的正电离子，从而破坏不同带电粒子在半导体衬底以及浅沟槽中的积聚分布，降低浅沟槽 以及半导体衬底上的基于电性以及反应腔中的电势而积聚的带电粒子的聚集强度，提高滞 留在浅沟槽中的带电粒子和副产物的清除效率。并由此确保后续的刻蚀步骤的有序进行， 提高最终形成的浅沟槽的形态结构，以及抑制最终形成的STI的漏电隐患。
[0052] 在本发明的优选方案中，在等离子体清洗工艺中，半导体衬底表面所形成的偏置 电压与刻蚀步骤的半导体表面形成的偏置电压的极性相反，从而改变反应腔中的电场方 向，以驱散在刻蚀步骤中在已形成的浅沟槽中所聚集的带电粒子，提高等离子体清洗工艺 中所用的等离子体捕捉带电粒子的概率，提高对于浅沟槽中的带电粒子和刻蚀副产物的清 除效率。
[0053] 为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明 的具体实施例做详细的说明。附图1?5是本发明浅沟槽的形成方法的具体实施例的结构 示意图。
[0054] 实施例1
[0055] 图1至图6是本发明浅沟槽的形成方法的一个实施例的示意图。
[0056] 参考图1所示，提供一半导体衬底10。所述半导体衬底可以是单晶、多晶或非晶结 构的硅、锗、砷化镓或硅锗（SiGe)化合物，也可以是绝缘体上硅（SOI)制成的半导体衬底。 现有的半导体衬底皆可作为本发明的半导体衬底，在此不再一一列举。
[0057] 继续参考图1，在所述半导体衬底10上，由下至上依次形成热氧化层11、硬掩膜层 12。其中，所述热氧化层11可利用热氧化工艺生长的方式形成，其结构致密，以在后续的工 艺中保护其下方的半导体衬底10。本实施例中，所述硬掩膜层12优选为氮化硅层，其可采 用化学气相沉积法（CVD)形成。
[0058] 参考图2所示，之后在所述硬掩膜层12上涂覆光刻胶层（图中未显示)，并经曝光、 显影等步骤，图案化所述硬掩膜层12,在所述硬掩膜层12内形成开口 40,所述开口 40与后 续要在所述半导体衬底10内开设的浅沟槽结构相匹配。
[0059] 其中，本实施例中，在所述涂覆光刻胶前，可先在所述硬掩膜层12上有选择性地 形成无定形碳层、Dare层（Dielectric Anti-Reflect Coating,介质抗反射层）和Bare层 (Bottom Anti-reflective coating,底部抗反射涂层）中的一层或多层。之后，再沉积一 层光刻胶层，并经曝光、显影工艺后，图案化所述光刻胶层，并以图案化后的光刻胶层为掩 膜逐层刻蚀，直至将所述光刻胶层上的图案转移至所述硬掩膜层12上。所述无定形碳层、 Dare层和Bare层在所述光刻胶层曝光过程中，可有效降低驻波效应并提高在所述光刻胶 层16上形成的图形的对比度。但没有所述无定形碳层13、Darc层14和Bare层15并不阻 碍在所述硬掩膜层12上形成图案的目的实现。
[0060] 之后，结合参考图3所示，以所述硬掩膜层12为掩膜，沿着所述开口 40(图2所示） 采用RIE (反应离子刻蚀）工艺刻蚀依次刻蚀所述热氧化层11和所述半导体衬底10,从而 在所述半导体衬底10上形成所需的浅沟槽。
[0061] 所述RIE工艺刻蚀所述半导体衬底10的具体过程包括：
[0062] 刻蚀步骤：调节反应腔中的射频源，设定射频功率为700?1500?，调整压力为 5?20mtorr，同时调节偏置功率源，在半导体衬底10表面形成电压值为50?700V的第一 偏置电压。向反应腔中通入包括SF4的气体作为刻蚀气体，以所述硬掩膜12为掩膜，沿着 所述开口 41第一次刻蚀所述半导体衬底10,形成浅沟槽17。
[0063] 继续参考图3所示，刻蚀过程中，在高频电场作用下产生的电子21与通入反应腔 中的SF4发生撞击，所述SF 4分解成SF3+22、游离F基23和一个电子丨（图中未标示)。所 述游离F基23沿着所述开口 40腐蚀所述半导体衬底10裸露的表面，同时基于所述半导体 衬底10表面的第一偏置电压形成的电场，所述SF3+22沿着所述开口 40轰击所述半导体衬 底10裸露的表面。在所述游离F基23和SF3+22的共同作用下，在所述半导体衬底10上形 成所述浅沟槽17。所述刻蚀气体还可包括HRr、Cl2、SF3、02和N 2中的一种或多种组合。现 有的RIE刻蚀工艺所用的刻蚀气体均可采用，在此不再一一赘述。此外，在刻蚀步骤中，可 同时通入载气He和/或Ar。其中，He作为稀释气体，可有效提高刻蚀均匀度，从而提高刻 蚀工艺的稳定性和安全性，Ar可有效增加刻蚀气体的轰击能量以提高干法刻蚀速率。
[0064] 然而，基于在所述半导体衬底10的偏置电压以及射频电压而在反应腔中形成的 电场E1作用下，反应腔中的带电粒子按着各自的电性，在浅沟槽的各部分出现积聚现象， 带正电的正电离子(如SF3+22)趋向于聚集到浅沟槽的底部，带负电的电子趋向于聚集到浅 沟槽的顶部，从而在所述浅沟槽17的底部形成正电荷区域，在所述浅沟槽17顶部形成负电 荷区域。因而在后续的进一步刻蚀过程中，基于电子的同性相斥性质，使得SF 3+22的轨迹发 生偏转，增加SF3+22进一步轰击浅沟槽底部以进一步刻蚀的难度，并影响最终形成的浅沟 槽的结构形态。除此之外在刻蚀过程中，同时产生副产物24,这些带电粒子还会吸附在所述 副产物24上，使得副产物牢牢地吸附于浅沟槽17内壁。
[0065] 参考图4所示，图4为图3所示的刻蚀步骤后的等离子体清洗工艺示意图。在所 述刻蚀步骤后，向反应腔中通入不会与所述半导体衬底10反应的清洗气体，所述清洗气体 在射频条件下被激发成等离子态，从而进行等离子体清洗工艺，除去在上述刻蚀步骤中产 生的，聚集在半导体衬底10上以及浅沟槽17内的带电粒子(包括正电离子和负电离子）和 副产物24。其具体过程包括：
[0066] 调节反应腔中的射频源，设定射频功率为200?1500?，调整压力为5? lOOmtorr。向反应腔中通入不会与半导体衬底发生反应的清洗气体，以清除反应腔中的副 产物。本实施例中，所述清洗气体优选地至少含有CO、C0 2中的一种的混合气体，进一步优 选为C0和C02的混合气体。所述包括C0和C02的混合气体通入反应腔后，在上述射频条件 下，被激发形成具有强电负性的等离子体30,所述等离子体30包括如C0和C0 2在射频条件 下会分解形成的诸如〇2_等具有强电负性的等离子状态粒子。所述等离子体30可有效捕捉 正电离子。如本实施例中，在向所述反应腔中通入清洗气体被激发形成等离子体30后，所 述等离子体30进入所述浅沟槽17底部，从而中和浅沟槽17的正电荷(如SF 3+22)，且所述 等离子体30可有效捕捉浅沟槽17底部的正电离子，并基于气流作用，将这些正电离子带出 反应腔中。同时，在所述正电离子被清除后，破坏了半导体衬底10以及浅沟槽17内的电荷 分布平衡，所述位于浅沟槽17顶部的电子的聚积力降低，随着清洗气体的气流被清除出反 应腔。本实施例中，所述等离子体30的流量优选为20?2000 SCCm，进一步优选为100? 500sccm，本实施例中，可通过调节通入的清洗气体流量以调节所述等离子体30的流量。在 本实施例中，在所优选采用的包括C0和C0 2清洗气体中，C0和C02的流量比优选为2:3? 3:2。
[0067] 在本实施例的等离子体清洗工艺的优选方案中，可同时调节偏置功率源，在半导 体衬底10表面形成，与刻蚀步骤中在半导体衬底10表面所形成的第一偏置电压极性相反 的第二偏置电压，或是直接将所述半导体衬底10表面的偏置电压调至为ον。具体的，所述 第二偏置电压为-500?0V。
[0068] 如图4所示，基于在所述半导体衬底10表面的第二偏置电压，在所述半导体衬底 10上方形成与刻蚀步骤中，所形成的电场E1方向相反的电场E2。所述第二偏置电压设置 可改变所述半导体衬底10上方的电势分步，从而驱使包括聚集于所述浅沟槽17底部的正 电离子以及聚集于所述浅沟槽17顶端的电子的带电粒子移动，驱散原先积聚在一起的带 电粒子。这些带电粒子被驱散后，有助于提高等离子体30对于正电离子的捕捉效率。所述 第二偏置电压设置可避免各带电粒子基于各自电性以及刻蚀步骤中的第一偏置电压在反 应腔内形成的电场，而牢固积聚在所述浅沟槽17以及半导体衬底10上，提高反应腔内的副 产物及带电粒子的清洗效率。
[0069] 在本实施例中，所述刻蚀步骤和等离子体清洗工艺的条件参数，以及持续时间可 根据实际需求作对应调整。优选地，所述等离子体清洗工艺持续时间与刻蚀步骤持续时间 的比为1:2?1:1。其中，所述时间比例若小于1:2则可能造成清洗力度不够，在所述半导 体衬底10以及浅沟槽17内滞留较多的带电粒子以及副产物，从而造成后续制得的STI的 漏电隐患，若大于1:1则造成等离子体的浪费，提高了等离子体清洗工艺成本。
[0070] 参考图5所示，在所述清洗步骤结束后，去除位于所述半导体衬底上方的所述热 氧化层11和硬掩膜层12,形成浅沟槽18。
[0071] 参考图6所示，之后，采用圆角化工艺实现浅沟槽顶端和浅沟槽底部圆角化工艺， 实现所述沟槽18圆角化。
[0072] 具体地可将形成所述浅沟槽18后的半导体衬底进行热氧化工艺，在所述半导体 衬底10的表面以及所述浅沟槽18的内壁形成一层热氧化层19。
[0073] 在热氧化工艺中，所述浅沟槽18的尖角部分的氧化速度比其他位置快，尖角处的 硅的消耗量也最大。在形成热氧化层19后，采用湿法刻蚀工艺去除所述热氧化层19后，尖 角处的衬底材料被去除最多，从而在所述浅沟槽18的顶端和底部尖角处形成圆弧状弯角， 形成浅沟槽20。在后续半导体制备过程中，有效降低电子在所述浅沟槽的拐角处出现带电 粒子积聚的概率，进而提高后续形成的STI的电隔绝功效。
[0074] 实施例2
[0075] 本实施例中在所述硬掩膜层12内形成开口 40以前的步骤同实施例1，在此不再赘 述。而只详细阐述区别点，即本实施例形成浅沟槽时包括两步刻蚀步骤，且每一步所述刻蚀 步骤之后，均采用等离子体清洗工艺清洗已形成的浅沟槽，以去除在刻蚀步骤中形成的副 产物和带电粒子。
[0076] 其具体过程包括：
[0077] 第一步刻蚀步骤：参考图7所示，向反应腔内通入刻蚀气体，并以所述硬掩膜层12 为掩膜，沿着所述开口 40刻蚀所述半导体衬底10,形成第一浅沟槽171。
[0078] 参考图8所示，在所述第一步刻蚀步骤后，对所述第一浅沟槽171以及半导体衬底 10进行第一等离子清洗工艺，其具体过程包括：向反应腔中通入清洗气体，以进行第一等 离子体清洗工艺，清除在第一步刻蚀步骤中产生的，聚集在所述半导体衬底10上和第一浅 沟槽171内的副产物和带电粒子。
[0079] 结合参考图9所示，在所述第一等离子体清洗工艺后，继续以所述硬掩膜层12为 掩膜，沿着所述开口 40在所述第一浅沟槽171的基础上继续刻蚀所述半导体衬底，以形成 第二浅沟槽172。
[0080] 之后，参考图10所示，在所述第二浅沟槽172形成后，再次向反应腔中通入清洗气 体，进行第二等离子体清洗工艺，以清除反应腔内，聚集在所述半导体衬底10上和第二浅 沟槽172内的副产物和带电粒子。
[0081] 其中，所述第一步刻蚀步骤以及第二刻蚀步骤与实施1中的刻蚀步骤过程相似， 所述第一等离子体清洗工艺和第二等离子体清洗工艺也与所述实施例1中的等离子体清 洗工艺过程相似，在此不再赘述。
[0082] 其中，就如实施例1中所述，在所述刻蚀步骤中，可在所述半导体衬底10的表面会 形成一正偏置电压。基于所述偏置电压，在所述半导体衬底10上方形成电场E1，基于所述 电场的存在，反应腔中的正电离子大多积聚于所述第一浅沟槽171的底部，而负电离子积 聚于所述第一浅沟槽171的顶端。这些在所述第一步刻蚀步骤后，在已形成的第一浅沟槽 171内聚集的正电离子，基于电子同性相斥异性相吸的原理，会改变后续RIE刻蚀工艺中， 正电离子对于半导体衬底的轰击轨道，从而改变最终形成的浅沟槽的结构形态，进而影响 后续形成的STI的性能。在本实施中，在第一步刻蚀步骤后，采用第一等离子体清洗工艺及 时而有效清除所述半导体衬底10和第一浅沟槽内171积聚的带电粒子和副产物，因而给第 二步刻蚀步骤创造良好的刻蚀条件，并保证最终形成的浅沟槽18 (图5所示）的结构形态。
[0083] 实施例3
[0084] 在本发明的另一个实施例中，在所述硬掩膜层12内形成开口 40以前的步骤同实 施例1，在此不再赘述。而只是详细阐述区别，即本实施例形成浅沟槽时包括三步刻蚀步骤， 且在每一步所述刻蚀步骤之后，均以采用等离子清洗工艺清洗已形成的浅沟槽，以去除在 各刻蚀步骤中形成的副产物和带电粒子。
[0085] 其具体过程包括：
[0086] 参考图11所示，以所述硬掩膜层12为掩膜，沿着所述开口 40刻蚀所述半导体衬 底10,进行第一步刻蚀步骤，形成第三浅沟槽1711 ;
[0087] 参考图12所示，之后，进行第一等离子体清洗工艺，去除所述第三浅沟槽1711内 以及半导体衬底10上的带电粒子和副产物；
[0088] 参考图13所示，在第一等离子体清洗工艺后，在所述第三浅沟槽1711的基础上对 半导体衬底10进行第二步刻蚀步骤，形成第四浅沟槽1712 ;
[0089] 参考图14所示，对所示第四浅沟槽1712和半导体衬底10进行第二等离子体清洗 工艺；
[0090] 参考图15所示，在第二等离子体清洗工艺后，在所述第四浅沟槽1712基础上，继 续对半导体衬底进行第三步刻蚀步骤，形成第五浅沟槽1713 ;
[0091] 参考图16所示，在所述第三步刻蚀步骤后，进行第三等离子体清洗工艺，清洗所 述第五浅沟槽1713内的带电粒子和副产物。
[0092] 值得注意的是，上述各实施例只是列举了采用一步刻蚀步骤和一步等离子体清洗 工艺，两步刻蚀步骤和两步等离子体清洗工艺，以及三步刻蚀步骤和三步刻蚀工艺的情况。 本发明浅沟槽的形成方法并不局限于上述情况，其可根据实际情况需要，采用N (N > 2)步 刻蚀工艺以在所述半导体衬底10内形成浅沟槽，且在每一步刻蚀步骤后采用等离子体清 洗工艺去除前一刻蚀步骤中，在所述半导体衬底以及已形成的浅沟槽中积聚的带电粒子和 副产物。而优选方案中，一次刻蚀步骤的持续时间为5?30秒，一次等离子体清洗工艺持 续时间为3?20秒。这样可保证刻蚀速率同时，保证等离子体清洗工艺中对于副产物和带 电粒子高效去除，从而保证最终形成的浅沟槽的结构形态，以及后续形成的STI的性能。
[0093] 虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本 发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所 限定的范围为准。
【权利要求】
1. 一种浅沟槽的形成方法，其特征在于，包括： 在半导体衬底上形成掩膜图形； 以所述掩膜图形为掩膜，采用至少一步刻蚀步骤刻蚀所述半导体衬底，形成沟槽； 在每步刻蚀步骤后，进行等离子体清洗工艺，所述等离子体为电负性。
2. 如权利要求1所述的浅沟槽的形成方法，其特征在于，所述等离子体清洗工艺包括 步骤： 通入至少包括C0和C02中的一种的混合气体； 在射频条件下等离子体化所述混合气体。
3. 如权利要求2所述的浅沟槽的形成方法，其特征在于，所述射频条件包括：射频源功 率为200?1500w，压力为5?lOOmtorr。
4. 如权利要求1所述的浅沟槽的形成方法，其特征在于，所述等离子体的流量为20? 2000ccm〇
5. 如权利要求1所述的浅沟槽的形成方法，其特征在于，所述刻蚀步骤持续时间与等 离子体清洗工艺持续时间的比为1:1?2:1。
6. 如权利要求1所述的浅沟槽的形成方法，其特征在于，所述等离子体清洗工艺在第 二偏置电压下进行。
7. 如权利要求6所述的浅沟槽的形成方法，其特征在于，所述第二偏置电压为-500? 0V〇
8. 如权利要求6所述的浅沟槽的形成方法，其特征在于，所述刻蚀步骤包括： 向反应腔中通入刻蚀气体； 等离子化所述刻蚀气体； 在第一偏置电压下，以所述掩膜图形为掩膜，刻蚀所述半导体衬底。
9. 如权利要求8所述的浅沟槽的形成方法，其特征在于，所述第一偏置电压与第二偏 置电压的极性相反。
10. 如权利要求9所述的浅沟槽的形成方法，其特征在于，所述第一偏置电压为50? 700V。
11. 如权利要求8所述的浅沟槽的形成方法，其特征在于，所述刻蚀步骤在射频源功率 为700?1500w，压力为5?20mtorr条件下进行。
12. 如权利要求8所述的浅沟槽的形成方法，其特征在于，所述刻蚀气体包括HRr、Cl2、 SF4、SF 3、02和N2中的一种或多种组合。
13. 如权利要求8所述的浅沟槽的形成方法，其特征在于，所述刻蚀步骤还包括通入载 气He和/或Ar。
14. 如权利要求1所述的浅沟槽的形成方法，其特征在于，所述至少一步刻蚀步骤为一 步刻蚀步骤； 在所述刻蚀步骤后进行所述等离子体清洗工艺。
15. 如权利要求1所述的浅沟槽的形成方法，其特征在于，所述至少一步刻蚀步骤为两 步刻蚀步骤，包括第一步刻蚀步骤和第二步刻蚀步骤。
16. 如权利要求15所述的浅沟槽的形成方法，其特征在于，还包括： 在对半导体衬底进行第一步刻蚀步骤之后，进行第一等离子体清洗工艺； 第一等离子体清洗工艺后，对半导体衬底进行第二步刻蚀步骤，形成沟槽； 进行第二等离子体清洗工艺。
17. 如权利要求1所述的浅沟槽的形成方法，其特征在于，所述至少一步刻蚀步骤为三 步刻蚀步骤，包括第一步刻蚀步骤、第二步刻蚀步骤和第三步刻蚀步骤。
18. 如权利要求17所述的浅沟槽的形成方法，其特征在于，还包括： 在对半导体衬底进行第一步刻蚀步骤之后，进行第一等离子体清洗工艺； 第一等离子体清洗工艺后，对半导体衬底进行第二步刻蚀步骤，之后，进行第二等离子 体清洗工艺； 第二等离子体清洗工艺后，对半导体衬底进行第三步刻蚀步骤，形成沟槽； 进行第三等离子体清洗工艺。
【文档编号】H01L21/762GK104143522SQ201310170494
【公开日】2014年11月12日 申请日期:2013年5月9日 优先权日:2013年5月9日
【发明者】张海洋, 王冬江 申请人:中芯国际集成电路制造(上海)有限公司