利用具有非金属部分的掩模形成半导体器件的方法与流程

本发明构思涉及制造半导体器件的方法，更具体地，涉及利用双图案化技术制造半导体器件的方法。

背景技术：
半导体器件被广泛地使用在电子工业中，因为它们尺寸小、多功能性和/或低制造成本。半导体器件能够例如分为存储数据的存储装置、处理数据的逻辑装置以及既具有存储装置的功能又具有逻辑装置的功能的混合式装置。随着电子工业进展，半导体器件中的图案由于它们增大的集成密度而变得越来越小。半导体器件的减小的图案尺寸（线宽）使得更加难以实现具有高运行速度和/或优良的可靠性的半导体器件。

技术实现要素：
根据本发明的实施例能够提供利用具有非金属部分的掩模形成半导体器件的方法。按照这些实施例，一种形成半导体器件的方法能够通过如下提供：形成包括非金属的第一间隔部分和非金属的第二间隔部分的掩模图案，该非金属的第一间隔部分在下目标层上在第一方向上延伸，该非金属的第二间隔部分在下目标层上在第二方向上延伸以在多个位置交叉非金属的第一间隔部分，下目标层能够利用该掩模图案被蚀刻。在根据本发明的一些实施例中，蚀刻下目标层还可以包括在蚀刻下目标层时，去除掩模图案的非金属的第二间隔部分的上部分。在根据本发明的一些实施例中，非金属的第一和第二间隔部分没有金属。在根据本发明的一些实施例中，非金属的第一和第二间隔部分可以包括相应的非金属的第一和第二间隔线形部分。在根据本发明的一些实施例中，形成掩模图案可以包括在下目标层上形成在第二方向上延伸的第一硬掩模层和在该第一硬掩模层上的非金属的缓冲图案以及在第一硬掩模层上和在该非金属的缓冲图案上形成在第一方向上延伸的硬掩模图案。在根据本发明的一些实施例中，形成硬掩模图案可以包括形成硬掩模图案以包括覆盖下目标层下面的隔离区并且在非金属的缓冲图案的直接相邻部分之间延伸的部分。在根据本发明的一些实施例中，第一硬掩模层和非金属的缓冲图案具有相对于硬掩模图案的蚀刻选择性。在根据本发明的一些实施例中，形成第一硬掩模层可以包括在有机掩模层上形成无机掩模层，其中该方法还可以包括利用硬掩模图案蚀刻第一硬掩模层以去除无机掩模层的被硬掩模图案暴露的部分从而暴露有机掩模层并留下在非金属的缓冲图案下面和在硬掩模图案下面的无机掩模图案。硬掩模图案可以被从非金属的缓冲图案和从无机掩模图案去除。在根据本发明的一些实施例中，该方法还可以包括利用非金属的缓冲图案和无机掩模图案蚀刻有机掩模层的暴露部分以暴露下面的部分下目标层从而形成掩模图案的非金属的第一和第二间隔部分。在根据本发明的一些实施例中，掩模图案的第二间隔部分包括非金属的缓冲图案。在根据本发明的一些实施例中，蚀刻下目标层可以包括利用无机掩模图案、在下面的有机掩模层和非金属的缓冲图案各向异性地蚀刻下目标层。在根据本发明的一些实施例中，该方法还可以包括从下目标层去除掩模图案。在根据本发明的一些实施例中，该方法还可以包括在下目标层的暴露部分上形成填充材料。在根据本发明的一些实施例中，非金属的第一间隔部分间隔开第一距离，非金属的第二间隔部分间隔开不同于第一距离的第二距离。在根据本发明的一些实施例中，第二距离在整个下目标层上改变。在根据本发明的一些实施例中，非金属的第一间隔部分间隔开第一距离，非金属的第二间隔部分间隔开等于第一距离的第二距离。在根据本发明的一些实施例中，半导体器件包括静态随机存取存储器（SRAM）。在根据本发明的一些实施例中，该方法还可以包括在形成掩模图案之前形成栅电极，其中蚀刻下目标层暴露在下目标层下面的与栅电极相关的有源区。在根据本发明的一些实施例中，非金属的第一间隔部分和非金属的第二间隔部分可以分别包括在彼此垂直的第一和第二方向上延伸的非金属的第一间隔线和非金属的第二间隔线。一种形成半导体器件的方法可以通过如下提供：利用没有金属的多级掩模网格图案蚀刻下目标层，以暴露衬底的邻近于与有源区相关的金属栅结构的有源区。一种形成半导体器件方法可以通过在衬底上的电介质层中形成包括金属的栅结构来提供，其中栅结构与衬底中的目标结构相关。非金属掩模图案可以形成在电介质层上。电介质层可以利用非金属掩模图案被蚀刻以暴露目标结构。附图说明考虑到附图和伴随的具体描述，本发明构思将变得更加明显。图1至图8是示出根据本发明构思的一些实施例的制造半导体器件的方法的透视图；图9是示出根据本发明构思的一些实施例的半导体器件的单位单元的电路图；图10A至图15A是示出根据本发明构思的一些实施例的制造半导体器件的方法的平面图；图10B至图15B是分别沿图10A至图15A的线I-I'截取的截面图；图10C至图15C是分别沿图10A至图15A的线II-II'截取的截面图；图16是示出包括根据本发明构思的一些实施例中形成的半导体器件的电子系统的一示例的示意框图；以及图17是示出包括根据本发明构思的一些实施例中形成的半导体器件的存储卡的一示例的示意框图。具体实施方式现在，将参照附图在下文更充分地描述本发明构思，附图中示出了本发明构思的示范性实施例。本发明构思的优点和特征以及实现它们的方法将从以下的示范性实施例而明显，示范性实施例将参照附图被更详细地描述。然而，应当指出，本发明构思不限于下面的示范性实施例，而是可以以各种形式实施。因此，示范性实施例仅被提供来公开本发明构思并让本领域技术人员知晓本发明构思的范畴。在附图中，本发明构思的实施例不限于这里提供的特定的示例，并且为了清晰被夸大。这里所用的术语仅是为了描述特定实施例的目的，并非要限制本发明。在这里使用时，除非上下文另有明确表述，否则单数形式“一”和“该”也旨在包括复数形式。在这里使用时，术语“和/或”包括一个或多个所列相关项目的任何及所有组合。将理解，当称一元件“连接”或“耦接”到另一元件时，它可以直接连接到或耦接到另一元件，或者可以存在居间元件。类似地，将理解，当称一元件诸如层、区域或衬底在另一元件“上”时，它可以直接在另一元件上，或者可以存在居间元件。相反，术语“直接”表示没有居间元件。将进一步理解，术语“包括”和/或“包含”，当在这里使用时，表明所述特征、整体、步骤、操作、元件和/或组件的存在，但并不排除一个或多个其它特征、整体、步骤、操作、元件、组件和/或其组合的存在或增加。还将理解，虽然这里可以使用术语第一、第二、第三等来描述各种元件，但这些元件不应受到这些术语限制。这些术语仅用于将一个元件与另一元件区别开。因此，在一些实施例中的第一元件可以在其它实施例中被称为第二元件，而不背离本发明的教导。这里解释和说明的本发明构思的多个方面的示范性实施例包括它们的补充相似物。相同的附图标记或相同的参考指示符在整个说明书中指代相同的元件。而且，这里参照截面图和/或平面图描述了示范性实施例，这些图为理想化示范性图示。因此，由例如制造技术和/或公差引起的图示形状的变化是可以预期的。因此，示范性实施例不应被解释为限于这里示出的区域的形状，而是包括由例如制造引起的形状偏差在内。例如，图示为矩形的蚀刻区域将通常具有圆化或弯曲的特征。因此，附图所示的区域本质上是示意性的，它们的形状并非要示出器件区域的实际形状，也并非要限制示例实施例的范围。图1至图8是示出根据本发明构思的一些实施例的制造半导体器件的方法的透视图。参照图1，下目标层20、第一有机掩模层30、第一无机掩模层40和缓冲掩模层50顺序地形成在衬底10上。第一有机掩模层30和第一无机掩模层40可以构成第一硬掩模层。下目标层20可以由半导体材料、导电材料、绝缘材料和其任意组合的其中之一形成。例如，如果下目标层20由半导体材料形成，则下目标层20可以为衬底10的一部分或外延层。如果下目标层20由例如导电材料形成，则下目标层20可以由掺杂的多晶硅、金属硅化物、金属、金属氮化物或其任意组合形成。例如，如果下目标层20由绝缘材料形成，则下目标层20可以由硅氧化物、硅氮化物、硅氮氧化物或低K电介质材料形成。另外，下目标层20可以为单层或包括多个堆叠的层的叠层。在一些实施例中，下目标层20可以包括多个堆叠的绝缘层和设置在堆叠的绝缘层之间的导电层或半导体层。在一些其它的实施例中，下目标层20可以包括半导体图案、导电图案和绝缘图案中的至少一种。第一有机掩模层30可以由相对于下目标层20具有蚀刻选择性的材料形成。第一有机掩模层30可以由硬掩模上旋涂（spin-on-hardmask，SOH）层或无定形碳层（ACL）形成。SOH层可以包括基于碳的SOH层或基于硅的SOH层。第一有机掩模层30可以为非光敏材料层。第一有机掩模层30可以利用涂覆上旋涂法（spin-on-coatingmethod）形成。第一无机掩模层40可以由相对于第一有机掩模层30具有蚀刻选择性的材料形成。例如，第一无机掩模层40可以由在随后的蚀刻第一有机掩模层30的工艺中相对于第一有机掩模层30具有至少约1:10的蚀刻选择比的材料形成。在一些实施例中，第一无机掩模层40可以由不包括金属（即，没有金属）的非金属材料形成。例如，第一无机掩模层40可以由基于硅的材料诸如硅氧化物层、硅氮化物层、硅氮氧化物层、硅碳氮化物层和多晶硅层中的至少一种形成。缓冲掩模层50可以由相对于第一无机掩模层40具有蚀刻选择性的材料形成。例如，缓冲掩模层50可以由在随后的蚀刻第一无机掩模层40的工艺中相对于第一无机掩模层40具有至少约1:10的蚀刻选择比的材料形成。缓冲掩模层50可以由不包括金属的非金属材料形成。例如，缓冲掩模层50可以由基于硅的材料诸如硅氧化物层、硅氮化物层、硅氮氧化物层、硅碳氮化物层和多晶硅层中的至少一种形成。缓冲掩模层50可以由不同于第一无机掩模层40的材料形成。在一些实施例中，如果第一无机掩模层40由硅氮化物层和/或硅氮氧化物层形成，则缓冲掩模层50可以由硅氧化物层形成。例如，缓冲掩模层50可以由高密度等离子体（HDP）氧化物、正硅酸乙酯（TEOS）、等离子体增强正硅酸乙酯（PE-TEOS）、O3-正硅酸乙酯（O3-TEOS）和非掺杂的硅酸盐玻璃（USG）中的至少一种形成。在一些实施例中，如果第一无机掩模层40由硅氮化物层形成，则缓冲掩模层50可以由硅氮化物层和/或硅氮氧化物层形成。参照图2，用于图案化缓冲掩模层50的光致抗蚀剂图案63可以形成在缓冲掩模层50上。光致抗蚀剂图案63可以为线形的。光致抗蚀剂图案63可以通过在缓冲掩模层50上涂覆光致抗蚀剂层以及对光致抗蚀剂层进行曝光工艺和显影工艺而形成。在一些实施例中，可以对光致抗蚀剂层进行用于形成线形图案的光刻工艺。抗反射图案61可以形成在每个光致抗蚀剂图案63和缓冲掩模层50之间。抗反射图案61可以由相对于缓冲掩模层50具有蚀刻选择性并在曝光工艺期间吸收光以减少光反射的材料形成。抗反射图案61可以由有机材料或无机材料形成。在一些实施例中，抗反射图案61可以由具有类似于光致抗蚀剂的蚀刻性质的材料形成。参照图3，利用光致抗蚀剂图案63和抗反射图案61蚀刻缓冲掩模层50。在蚀刻缓冲掩模层50时，第一无机掩模层40可以用作蚀刻停止层。因此，缓冲掩模图案55可以形成在第一无机掩模层40上并彼此间隔开预定距离。缓冲掩模图案55可以包括线形的且彼此平行地延伸的单元。在一些实施例中，缓冲掩模图案55的宽度可以彼此相等，但是缓冲掩模图案55之间的间隔可以彼此不同。在一些实施例中，缓冲掩模图案55的宽度可以彼此相等并且缓冲掩模图案55之间的间隔可以彼此相等。在形成缓冲掩模图案55之后，光致抗蚀剂图案63和抗反射图案61可以通过例如灰化工艺被去除。参照图4，第二有机掩模图案75和第二无机掩模图案85可以形成为交叉缓冲掩模图案55。顺序堆叠的第二有机掩模图案75和第二无机掩模图案85可以构成第二硬掩模图案。第二有机掩模图案75和第二无机掩模图案85可以通过如下形成：在其上形成有缓冲掩模图案55的第一无机掩模层40上顺序地形成第二有机掩模层和第二无机掩模层、形成交叉缓冲掩模图案55的光致抗蚀剂图案、利用光致抗蚀剂图案作为蚀刻掩模蚀刻第二无机掩模层以形成第二无机掩模图案85、以及利用第二无机掩模图案85作为蚀刻掩模蚀刻第二有机掩模层以形成第二有机掩模图案75。第二有机掩模图案75可以由相对于缓冲掩模图案55和第一无机掩模层40具有蚀刻选择性的材料形成。第二有机掩模图案75可以由与第一有机掩模层30相同的材料形成。例如，第二有机掩模图案75可以由硬掩模上旋涂（SOH）层或无定形碳层（ACL）形成。SOH层可以包括基于碳的SOH层或基于硅的SOH层。第二有机掩模图案75可以为非光敏材料层。第二有机掩模图案75可以形成利用涂覆上旋涂法形成。蚀刻以上第二有机掩模层的蚀刻工艺可以使用基于氟的蚀刻气体和氧（O2）气的混合气体或基于氟的蚀刻气体、氧（O2）气和氩（Ar）气的混合气体。这里，基于氟的蚀刻气体可以包括C3F6、C4F6、C4F8和/或C5F8。第二无机掩模图案85可以由相对于第二有机掩模图案75具有蚀刻选择性的材料形成。第二无机掩模图案85可以包括含硅的材料诸如SiON、SiO2、Si3N4和多晶硅中的至少一种。在一些实施例中，第二无机掩模图案85可以由与第一无机掩模层40相同的材料形成。第二有机掩模图案75和第二无机掩模图案85可以暴露部分缓冲掩模图案55和部分第一无机掩模层40。参照图5，第一无机掩模层40利用缓冲掩模图案55和第二有机掩模图案75作为蚀刻掩模被蚀刻，使得第一无机掩模图案45可以形成为暴露第一有机掩模层30的预定区域。蚀刻第一无机掩模层40可以利用能够减小第一有机掩模层30、缓冲掩模图案55和第二有机掩模图案75的蚀刻比率并相对于第一无机掩模层40具有高蚀刻比率的蚀刻气体进行。第一无机掩模层40被蚀刻以形成具有二维布置的开口的第一无机掩模图案45。所述开口的宽度可以在预定区域中彼此不同。在一些实施例中，如果第一无机掩模层40由与第二无机掩模图案85相同的材料形成，则第二无机掩模图案85可以在第一无机掩模层40的蚀刻期间被去除。备选地，在形成第一无机掩模图案45之后，可以进行额外的工艺以去除第二无机掩模图案85。第二有机掩模图案75和第二无机掩模图案85可以通过灰化工艺被去除。因此，缓冲掩模图案55的上表面可以被暴露，并且第一无机掩模图案45的在缓冲掩模图案55之间的部分可以被暴露，如图6所示。参照图7，图6的第一有机掩模层30利用第一无机掩模图案45作为蚀刻掩模被各向异性地蚀刻以形成第一有机掩模图案35。蚀刻第一有机掩模层的工艺可以使用基于氟的蚀刻气体和氧（O2）气的混合气体或基于氟的蚀刻气体、氧（O2）气和氩（Ar）气的混合气体。这里，基于氟的蚀刻气体可以包括C3F6、C4F6、C4F8和/或C5F8。由于第一有机掩模层30被各向异性地蚀刻，所以第一无机掩模图案45的形状可以被转移到第一有机掩模层30。因此，第一有机掩模图案35可以形成为具有分别暴露下目标层20的预定区域的开口OP。第一无机掩模图案45和缓冲掩模图案55可以在形成第一有机掩模图案35的蚀刻工艺中具有相对于第一有机掩模层30的至少约1:10的蚀刻选择比。因此，第一无机掩模图案45和缓冲掩模图案55可以在蚀刻比第一无机掩模图案45和缓冲掩模图案55厚的第一有机掩模层30期间基本上保持其厚度。如上所述，可以形成包括在下目标层20上在第一方向（如图7所示）上延伸的非金属的第一间隔部分和在下目标层20上在第二方向（即，图7所示）上延伸的非金属的第二间隔部分的掩模图案，其中非金属的第二间隔部分在特定位置处交叉非金属的第一间隔部分并且该特定位置由所述交叉限定。接着，下目标层20可以利用第一有机掩模图案35作为蚀刻掩模被蚀刻。换句话说，在第一有机掩模图案35中形成的开口OP的形状可以被转移到下目标层20，使得以矩阵形式布置的孔可以形成在下目标层20中。因而，具有点阵形状（或网格形状）的上表面的下图案25可以如图8所示地形成。另一方面，如果下图案25由与图7的缓冲掩模图案55相同的材料形成，则缓冲掩模图案55可以在蚀刻下目标层20的工艺期间被去除。下图案25中的每个孔的平面面积可以根据参照图3和图4描述的缓冲掩模图案55和第二无机掩模图案85的节距和宽度而改变。因此，相邻孔的直径可以彼此不同。换句话说，分别具有彼此不同的直径的孔可以形成在下图案25中。在形成下图案25之后，可以进行去除第一无机掩模图案45的工艺和去除第一有机掩模图案35的工艺。更具体地，如果第一无机掩模图案45由硅氮氧化物形成，则它可以通过湿法蚀刻工艺或干洗工艺被去除。在一些实施例中，用于去除第一无机掩模图案45的湿法蚀刻工艺可以使用氟化氢溶液作为蚀刻剂。备选地，用于去除第一无机掩模图案45的干洗工艺可以利用氨（NH3）气和氟化氢气体进行。第一有机掩模图案35可以通过灰化工艺和/或剥离工艺被去除。因此，因为参考图7描述的第一和第二间隔部分没有金属，所以掩模图案可以被去除而不用使用否则将会损害相邻的金属结构（诸如可以包括作为具有相关的源-漏区域的晶体管器件中的栅电极的结构）的材料。如本发明人认识到的，掩模图案的第一和第二间隔部分中非金属材料的使用可以在去除掩模时避免使用否则将损害金属性结构诸如栅电极的材料。接着，参照图8，填充层可以形成在下图案25上以填充孔。这里，填充层可以由相对于下图案25具有蚀刻选择性的材料形成。例如，填充层可以由导电材料、半导体材料或绝缘材料形成。填充层可以被平坦化直到暴露下图案25，使得精细图案90可以分别形成在孔中。精细图案90的宽度可以通过孔的直径而彼此不同。另外，精细图案90之间的距离可以彼此不同。在下文将描述根据本发明构思的其它实施例的制造半导体器件的方法。根据本发明构思的其它实施例，半导体器件可以是静态随机存取存储器（SRAM）装置。图9是示出根据本发明构思的一些实施例的半导体器件的单位单元的电路图。将简要地描述SRAM装置。参照图9，一个SRAM单元可以包括第一和第二传输晶体管PT1和PT2、第一和第二上拉晶体管PU1和PU2以及第一和第二下拉晶体管PD1和PD2。第一和第二传输晶体管PT1和PT2以及第一和第二下拉晶体管PD1和PD2可以为NMOS晶体管，第一和第二上拉晶体管PU1和PU2可以为PMOS晶体管。第一上拉晶体管PU1和第一下拉晶体管PD1可以构成第一反相器（inverter），第二上拉晶体管PU2和第二下拉晶体管PD2可以构成第二反相器。第一上拉晶体管PU1的源极可以连接到电源线VDD，第一下拉晶体管PD1的源极可以连接到接地（或参考）线VSS。第一上拉晶体管PU1的漏极可以连接到第一下拉晶体管PD1的漏极。第一上拉晶体管PU1和第一下拉晶体管PD1的漏极可以相应于第一反相器的输出端N1。第一上拉晶体管PU1和第一下拉晶体管PD1的栅极可以连接到彼此并相应于第一反相器的输入端。第二上拉晶体管PU2的源极可以连接到电源线VDD，第二下拉晶体管PD2的源极可以连接到接地线VSS。第二上拉晶体管PU2的漏极可以连接到第二下拉晶体管PD2的漏极。第二上拉晶体管PU2和第二下拉晶体管PD2的漏极可以相应于第二反相器的输出端N2。第二上拉晶体管PU2和第二下拉晶体管PD2的栅极可以连接到彼此并相应于第二反相器的输入端。第一反相器的输入端和输出端N1交叉连接到第二反相器的输入端和输出端N2以构成闩锁电路。换句话说，第一上拉晶体管PU1和第一下拉晶体管PD1的栅极（即，第一反相器的输入端）可以连接到第二反相器的输出端N2，第二上拉晶体管PU2和第二下拉晶体管PD1的栅极（即，第二反相器的输入端）可以连接到第一反相器的输出端N1。另外，第一传输晶体管PT1的源极可以连接到第一反相器的输出端N1，第二传输晶体管PT2的源极可以连接到第二反相器的输出端N2。第一传输晶体管PT1的漏极可以连接到第一位线BL1，第二传输晶体管PT2的漏极可以连接到第二位线BL2。第一和第二传输晶体管PT1和PT2的栅极可以连接到字线WL。在下文，将参照图10A至图15A、图10B至图15B和图10C至图15C详细描述根据本发明构思的其它实施例的制造半导体器件方法。图10A至图15A是示出根据本发明构思的其它实施例的制造半导体器件的方法的平面图。图10B至图15B是分别沿图10A至图15A的线I-I'截取的截面图。图10C至图15C是分别沿图10A至图15A的线II-II'截取的截面图。参照图10A、图10B和图10C，半导体衬底100可以包括第一和第二N型阱区10和30以及设置在第一和第二N型阱区10和30之间的P型阱区20。P型阱区20可以与第一和第二N型阱区10和30形成PN结。在一些实施例中，一个SRAM单元UC可以包括第一和第二NMOS有源部分ACT1和ACT2以及第一和第二PMOS有源部分ACT3和ACT4。第一和第二PMOS有源部分ACT3和ACT4可以设置在第一NMOS有源部分ACT1与第二NMOS有源部分ACT2之间。第一和第二NMOS有源部分ACT1和ACT2可以是线形的并沿特定方向（例如，X轴方向）延伸。在平面图中，第一和第二PMOS有源部分ACT3和ACT4可以具有比第一和第二NMOS有源部分ACT1和ACT2的每个短的条形。第一和第二PMOS有源部分ACT3和ACT4可以在X轴方向上彼此平行，但是第一和第二PMOS有源部分ACT3和ACT4的端部可以在Y轴方向上彼此不交叠。另外，一个SRAM单元UC可以包括第一和第二共用栅电极SG1和SG2以及第一和第二传输栅电极PG1和PG2。在一些实施例中，第一共用栅电极SG1可以交叉第一NMOS有源部分ACT1和第一PMOS有源部分ACT3。第二共用栅电极SG2可以交叉第二NMOS有源部分ACT2和第二PMOS有源部分ACT4。第一传输栅电极PG1可以与第一共用栅电极SG1间隔开并交叉第一NMOS有源部分ACT1，第二传输栅电极PG2可以与第二共用栅电极SG2间隔开并交叉第二NMOS有源部分ACT2。第一和第二共用栅电极SG1和SG2可以在相对于平面图中的x轴方向的第一对角线方向上彼此间隔开，第一和第二传输栅电极PG1和PG2可以在相对于平面图中的x轴方向的第二对角线方向上彼此间隔开。第一位线掺杂区可以在第一传输栅电极PG1的一侧形成在第一NMOS有源部分ACT1中，第一接地掺杂区可以在第一共用栅电极SG1的一侧形成在第一NMOS有源部分ACT1中。第一共用掺杂区可以形成在第一传输栅电极PG1和第一共用栅电极SG1之间的第一NMOS有源部分ACT1中。第二位线掺杂区可以在第二传输栅电极PG2的一侧形成在第二NMOS有源部分ACT2中，第二接地掺杂区可以在第二共用栅电极SG2的一侧形成在第二NMOS有源部分ACT2中。第二共用掺杂区可以形成在第二传输栅电极PG2和第二共用栅电极SG2之间的第二NMOS有源部分ACT2中。第一和第二位线掺杂区、第一和第二接地掺杂区以及第一和第二共用掺杂区可以用N型掺杂剂掺杂。第一漏极掺杂区可以在第一共用栅电极SG1的一侧形成在第一PMOS有源部分ACT3中，第一电源掺杂区可以在第一共用栅电极SG1的另一侧形成在第一PMOS有源部分ACT3中。第二漏极掺杂区可以在第二共用栅电极SG2的一侧形成在第二PMOS有源部分ACT4中，第二电源掺杂区可以在第二共用栅电极SG2的另一侧形成在第二PMOS有源部分ACT4中。第一和第二漏极掺杂区以及第一和第二电源掺杂区可以用P型掺杂剂掺杂。参照图10A、图10B和图10C，半导体衬底100可以为硅衬底、锗衬底或硅锗衬底。半导体衬底100的预定区域可以用N型掺杂剂掺杂以形成第一和第二N型阱区10和30。半导体衬底100的在第一和第二N型阱区10和30之间的区域可以用P型掺杂剂掺杂以形成P型阱区20。器件隔离图案105可以形成在半导体衬底100中以限定第一和第二NMOS有源部分ACT1和ACT2以及第一和第二PMOS有源部分ACT3和ACT4。器件隔离图案105可以包括氧化物、氮化物和/或氮氧化物。第一和第二传输栅电极PG1和PG2以及第一和第二共用栅电极SG1和SG2可以具有基本上相同的堆叠结构。栅电极PG1、PG2、SG1和SG2的每个可以包括金属栅图案117、在金属栅图案117和半导体衬底100之间的栅极绝缘层111以及在金属栅图案117和栅极绝缘层111之间的第一阻挡金属图案113。第二阻挡金属图案115可以进一步设置在第一阻挡金属图案113和金属栅图案117之间。第二阻挡金属图案115可以延伸到金属栅图案117的两个侧壁上。栅极绝缘层111可以包括氧化物、氮化物、氮氧化物和/或高k电介质材料（例如，绝缘金属氧化物诸如铪氧化物和/或铝氧化物）。金属栅图案117可以由金属材料诸如铝、钨或钼形成。第一和第二阻挡金属图案113和115可以由导电的金属氮化物诸如钨氮化物（WN）、钽氮化物（TaN）、钛氮化物（TiN）和/或铝钛氮化物（TiAlN）形成。掺杂区107可以在栅电极PG1、PG2、SG1和SG2的两侧形成在有源部分ACT1、ACT2、ACT3和ACT4中。第一和第二NMOS有源部分ACT1和ACT2中的掺杂区107可以用N型掺杂剂掺杂，第一和第二PMOS有源部分ACT3和ACT4中的掺杂区107可以用P型掺杂剂掺杂。在一些实施例中，在第一层间绝缘层121形成在半导体衬底100上之后，可以形成第二阻挡金属图案115和金属栅图案117。在牺牲栅图案和掺杂区107形成在半导体衬底100上之后，可以形成第一层间绝缘层121以覆盖牺牲栅图案。第一层间绝缘层121可以被平坦化直到暴露牺牲栅图案的上表面。接着，牺牲栅图案可以被去除，然后第二阻挡金属图案115和金属栅图案117可以形成在通过去除牺牲栅图案形成的每个空的区域中。例如，第一层间绝缘层121可以由高密度等离子体（HDP）氧化物、正硅酸乙酯（TEOS）、等离子体增强正硅酸乙酯（PE-TEOS）、O3-正硅酸乙酯(O3-TEOS)、非掺杂的硅酸盐玻璃（USG）、硅酸硼玻璃（BSG）、硼磷硅酸盐玻璃（BPSG）、氟化物硅酸盐玻璃（FSG）、玻璃上旋涂（SOG）、聚硅氮烷（诸如日本东燃（Tonen）工艺制造的硅氮烷（TOSZ））或其任意组合中的其中一种形成。参照图11A、图11B和图11C，第二层间绝缘层123可以形成在第一层间绝缘层121上。在一些实施例中，第二层间绝缘层123可以覆盖金属栅图案117的上表面。接下来，如参照图1描述的，第一有机掩模层130和第一无机掩模层140可以顺序地形成在第二层间绝缘层123上。第一有机掩模层130和第一无机掩模层140可以构成第一硬掩模层。第一无机掩模层140可以由相对于第一有机掩模层130具有蚀刻选择性的材料形成。第一无机掩模层140可以由不包括金属的非金属材料形成。例如，第一无机掩模层140可以由基于硅的材料诸如硅氧化物层、硅氮化物层、硅氮氧化物层、硅碳氮化物层和多晶硅层中的至少一种形成。接着，如参照图2和图3描述的，第一无机掩模层140上的缓冲掩模层可以被图案化以形成缓冲掩模图案155。缓冲掩模图案155可以是线形的并暴露部分第一无机掩模层140。在一些实施例中，缓冲掩模图案155可以由相对于第一无机掩模层140具有蚀刻选择性的材料形成。缓冲掩模图案155可以由不包括金属的非金属材料形成。例如，缓冲掩模图案155可以由基于硅的材料诸如硅氧化物层、硅氮化物层、硅氮氧化物层、硅碳氮化物层和多晶硅层中的至少一种形成。这里，缓冲掩模图案155可以由不同于第一无机掩模层140的材料形成。在一些实施例中，如果第一无机掩模层140由硅氮化物层和/或硅氮氧化物层形成，则缓冲掩模图案155可以由硅氧化物形成。例如，缓冲掩模图案155可以由高密度等离子体（HDP）氧化物、正硅酸乙酯（TEOS）、等离子体增强正硅酸乙酯（PE-TEOS）、O3-正硅酸乙酯（O3-TEOS）、非掺杂的硅酸盐玻璃（USG）、硅酸硼玻璃（BSG）、硼磷硅酸盐玻璃(BPSG)、氟化物硅酸盐玻璃（FSG）、玻璃上旋涂（SOG）、聚硅氮烷（诸如日本东燃（Tonen）公司制造的硅氮烷（TOSZ））或其任意组合中的其中一种形成。在其它的实施例中，如果第一无机掩模层140由硅氮化物层形成，则缓冲掩模图案155可以由硅氮化物和/或硅氮氧化物形成。在一些实施例中，缓冲掩模图案155可以是与图10A的限定在半导体衬底100中的有源部分AC1、ACT2、ACT3和ACT4交叉的线形。在平面图中，缓冲掩模图案155可以与图10A的栅电极PG1、PG2、SG1和SG2交叠。备选地，在平面图中，缓冲掩模图案155可以设置为交叉图10A的栅电极PG1、PG2、SG1和SG2并设置在有源部分ACT1、ACT2、ACT3和ACT4之间。参照图12A、图12B和图12C，如参照图4描述的，第二有机掩模图案175和第二无机掩模图案185可以形成在缓冲掩模图案155上。顺序堆叠的第二有机掩模图案175和第二无机掩模图案185可以构成第二硬掩模图案。在平面图中，第二有机掩模图案175和第二无机掩模图案185可以交叉缓冲掩模图案155并具有与图10A的有源部分ACT1、ACT2、ACT3和ACT4的部分交叠的开口181。在本实施例中，第二有机掩模图案175和第二无机掩模图案185可以覆盖在图10A的第一和第二有源部分ACT3和ACT4之间的区域。换句话说，第二有机掩模图案175和第二无机掩模图案185可以具有覆盖第一和第二PMOS有源部分ACT3和ACT4之间的器件隔离图案105的遮蔽部分。接着，第一无机掩模层140利用第二有机掩模图案175、第二无机掩模图案185和缓冲掩模图案155作为蚀刻掩模被蚀刻以形成第一无机掩模图案145。此时，如果第二无机掩模图案185由与第一无机掩模层140相同的材料形成，则第二无机掩模图案185可以在蚀刻第一无机掩模层140的工艺期间被去除。在形成第一无机掩模图案145之后，第二有机掩模图案175可以通过灰化工艺被去除。参照图13A、13B和13C，如参照图7描述的，第一有机掩模层130利用第一无机掩模图案145作为蚀刻掩模被蚀刻以形成第一有机掩模图案135。因此，第一有机掩模图案135可以具有以矩阵形式布置的开口。第二和第一层间绝缘层123和121可以利用第一有机掩模图案135作为蚀刻掩模被各向异性地蚀刻以形成暴露掺杂区107的接触孔CH。更具体地，接触孔CH可以局部地形成在栅电极PG1、PG2、SG1和SG2的两侧。如上所述，可以形成包括在下目标层20上在第一方向（如图7所示）上延伸的非金属的第一间隔部分和在下目标层20上在第二方向（如图7所示）上延伸的非金属的第二间隔部分的掩模图案，其中非金属的第二间隔部分在特定位置处交叉非金属的第一间隔部分，所述特定位置由所述交叉限定。如例如图13B中示出的，因为掩模图案的第一和第二间隔部分包括非金属材料，所以如果用于去除掩模图案（用于形成接触孔CH）的任何材料泄漏到直接相邻的栅结构中，则由于用于去除掩模的非金属部分的材料很少会损伤栅极中的金属，所以可以减少对栅结构的任何损伤。参照图14A、图14B和图14C，在形成接触孔CH之后，去除缓冲掩模图案155、第一无机掩模图案145和第一有机掩模图案135的工艺可以利用湿法和/或干法蚀刻工艺顺序地进行。在一些实施例中，由于缓冲掩模图案155、第一无机掩模图案145和第一无机掩模图案135由非金属材料形成，所以在去除缓冲掩模图案155、第一无机掩模图案145和第一无机掩模图案135的工艺中没有使用蚀刻金属材料的气体或溶液。因此，可以防止在去除缓冲掩模图案155、第一无机掩模图案145和第一无机掩模图案135的工艺中化学溶液渗入包括金属材料的栅电极。另外，如果缓冲掩模图案155由与第一和第二层间绝缘层121和123相同的材料形成，则缓冲掩模图案155可以在各向异性地蚀刻第二和第一层间绝缘层123和121的工艺期间被去除而不用额外的去除工艺。如果第一无机掩模图案145由硅氮氧化物形成，则第一无机掩模图案145可以利用湿法蚀刻工艺或干洗工艺被去除。在一些实施例中，用于去除第一无机掩模图案145的湿法蚀刻工艺可以使用氟化氢溶液作为蚀刻剂。备选地，用于去除第一无机掩模图案145的干洗工艺可以利用氨（NH3）气和氟化氢气体进行。第一有机掩模图案135可以通过灰化工艺和/或剥离工艺被去除。参照图14A、图14B和图14C，在形成接触孔CH之后，金属硅化物层200可以形成于在有源部分ACT1、ACT2、ACT3和ACT4中形成的掺杂区107的每个的表面上。在一些实施例中，金属硅化物层200可以包括镍（Ni）硅化物层、钴（Co）硅化物层、钨（W）硅化物层、钽（Ta）硅化物层、钛（Ti）硅化物层、铪（Hf）硅化物层、镍钽（Ni-Ta）硅化物层和镍铂（Ni-Pt）硅化物层中的至少一种。形成金属硅化物层200可以包括在具有接触孔CH的半导体衬底100上形成金属层、进行热处理工艺以使金属层的金属材料与半导体衬底100的硅反应、以及去除没有与硅反应的金属层。在一些实施例中，在形成金属层之后，可以在金属层上进一步形成覆盖金属层，然后可以进行热处理工艺以形成金属硅化物层200。金属层可以包括镍（Ni）、钴（Co）、钨（W）、钽（Ta）、钛（Ti）和铪（Hf）中的一种。在一些实施例中，金属层可以为镍层。镍层可以由纯镍或镍合金形成。镍合金可以进一步包含钽（Ta）、锆（Zr）、钛（Ti）、铪（Hf）、钨（W）、钴（Co）、铂（Pt）、钼（Mo）、钯(Pd）、钒（V）和铌（Nb）中的至少一种。在一些实施例中，在形成金属硅化物层200之前，绝缘间隔物210可以形成在每个接触孔的侧壁上。在形成金属硅化物层200之后，绝缘间隔物210可以防止栅电极PG1、PG2、SG1和SG2被用于去除未反应的金属层的，沿第一和第二层间绝缘层121和123之间的界面渗入的溶液损伤。接触插塞220可以分别形成在具有绝缘间隔物210的接触孔CH中。接触插塞220可以包括形成在一个SRAM单元UC中的第一和第二位线插塞BLC1和BLC2、第一和第二电源接触插塞PVC1和PVC2、第一和第二接地插塞NVC1和NVC2、第一和第二N型节点插塞NSC1和NSC2以及第一和第二P型节点插塞PSC1和PSC2，如图14A所示。例如，接触插塞220可以由掺杂半导体（例如，掺杂硅）、金属（例如钨或铝）、导电的金属氮化物（例如，钛氮化物或钽氮化物或钨氮化物）、过渡金属（例如，钛或钽）和半导体-金属化合物（例如，金属硅化物）中的至少一种形成。参照图15A、图15B和图15C，导电焊盘230可以分别形成在接触插塞220上。例如，导电焊盘230可以包括金属（例如，钨或铝）、导电的金属氮化物（例如，钛氮化物或钽氮化物、或钨氮化物）和过渡金属（例如，钛或钽）中的至少一种。在一些实施例中，形成导电焊盘230可以包括形成第一连接焊盘ICP1和第二连接焊盘ICP2。第一连接焊盘ICP1将第一N型节点插塞NSC1和第一P型节点插塞PSC1电连接到彼此。第二连接焊盘ICP2将第二N型节点插塞NSC2和第二P型节点插塞PSC2电连接到彼此。第三层间绝缘层240可以形成在其上形成导电焊盘230的第二层间绝缘层123上。第一局部互连IP1（250）和第二局部互连IP2（250）可以形成在第三层间绝缘层240上。第一局部互连IP1（250）将第二共用栅电极SG2连接到图9的第一上拉和下拉晶体管PU1和PD1的漏极，第二局部互连IP2（250）将第一共用栅电极SG1连接到图9的第二上拉和下拉晶体管PU2和PD2的漏极。更详细地，第一局部互连IP1（250）可以通过上接触插塞245电连接到第一连接焊盘ICP1和第二共用栅电极SG2。第二局部互连IP2（250）可以通过上接触插塞245电连接到第二连接焊盘ICP2和第一共用栅电极SG1。局部互连250可以包括金属（例如，钨或铝）、导电的金属氮化物（例如，钛氮化钨或钽氮化物或钨氮化物）和过渡金属（例如，钛或钽）中的至少一种。图16是示出包括利用根据本发明构思的一些实施例的制造方法形成的半导体器件的电子系统的一示例的示意框图。参照图16，根据本发明构思的实施例的电子系统1100可以包括控制器1110、输入/输出（I/O）单元1120、存储装置1130、接口单元1140和数据总线1150。控制器1110、I/O单元1120、存储装置1130和接口单元1140中的至少两个可以通过数据总线1150彼此通信。数据总线1150可以相当于电信号通过其传输的路径。控制器1110可以包括微处理器、数字信号处理器、微控制器或其它的逻辑装置中的至少一种。其它的逻辑装置可以具有与微处理器、数字信号处理器和微控制器中的任何一个相似的功能。I/O单元1120可以包括键区、键盘和/或显示单元。存储装置1130可以储存数据和/或命令。存储装置1130可以包括根据如上所述实施例的半导体器件中的至少一种。存储装置1130可以进一步包括其它类型的半导体存储装置（例如，磁存储装置、相变存储装置、动态随机存取存储器（DRAM）装置和/或静态随机存取存储器（SRAM）装置）中的至少一种。接口单元1140可以发送数据到通信网络或可以从通信网络接收数据。接口单元1140可以通过无线地或通过电缆操作。例如，接口单元1140可以包括用于无线通信的天线或用于电缆通信的收发器。电子系统1100可以进一步包括用作高速缓冲存储器以改善控制器1110的操作的快速的DRAM装置和/或快速的SRAM装置。电子系统1100可以应用于个人数字助理（PDA）、便携式计算机、上网本、无线电话、移动式电话、数字音乐播放器、存储卡或其它电子产品。其它电子产品可以无线地接收或传输信息数据。图17是示出包括利用根据本发明构思的一些实施例的制造方法形成的半导体器件的存储卡的一示例的示意框图。参照图17，用于存储大量数据的存储卡1200可以包括快闪存储装置1210。快闪存储装置1210可以包括应用根据本发明构思的实施例的半导体器件的技术的快闪存储装置。存储卡1200可以包括控制主机和快闪存储装置1210之间的数据通信的存储控制器1220。SRAM装置1221可以用作中央处理器（CPU）1222的操作存储器。主机接口单元1223可以配置为包括存储卡1200和主机之间的数据通信协议。错误检验和校正（ECC）块1224可以检测并校正从快闪存储装置1210读出的数据中的一些错误。存储接口单元1225可以与快闪存储装置1210连接。CPU1222可以控制用于存储控制器1220的数据交换的总体操作。存储卡1200可以进一步包括存储代码数据以与主机连接的只读存储器（ROM）装置。虽然已经参照示例实施例描述了本发明构思，但是对于本领域技术人员将是明显的，可以进行各种改变和变型而不背离本发明构思的精神和范围。因此，应当理解，以上实施例不是限制性的，而是说明性的。因此，本发明构思的范围将由权利要求及其等同物的最宽可允许解释来确定，而不应被以上描述限制或限定。本申请要求于2012年5月16日提交的韩国专利申请No.10-2012-0051828的优先权，其全部内容通过引用结合于此。