半导体装置及其制造方法
【专利摘要】本发明公开了一种半导体装置及其制造方法。半导体装置包括一衬底、一第一掺杂区(doping region)、一第一阱(well)、一第一重掺杂区(heavily doping region)、一第二重掺杂区、一第三重掺杂区以及一电阻元件。第一掺杂区设置于衬底上，第一阱设置于第一掺杂区内。第一重掺杂区设置于第一阱内。第二重掺杂区设置于第一阱内，第二重掺杂区是与第一重掺杂区间隔开来。第三重掺杂区设置于第一掺杂区内，第二重掺杂区经由电阻元件电性连接于第三重掺杂区。衬底、第一阱及第二重掺杂区具有一第一掺杂型态，第一掺杂区、第一重掺杂区及第三重掺杂区具有一第二掺杂型态，第一掺杂型态互补于第二掺杂型态。
【专利说明】半导体装置及其制造方法
【技术领域】
[0001]本
【发明内容】
是有关于一种半导体装置及其制造方法，且特别是有关于一种具有低衬底漏电的半导体装置及其制造方法。
【背景技术】
[0002]随着半导体技术的发展，各式半导体元件不断推陈出新。举例来说，存储器、晶体管、二极管等元件已广泛使用于各式电子装置中。
[0003]在半导体技术的发展中，研究人员不断的尝试针对各式元件进行改善，例如是缩小体积、增加/降低启动电压、增加/降低崩溃电压、减少漏电、静电防护等议题。
【发明内容】
[0004]本
【发明内容】
是有关于一种半导体装置及其制造方法。实施例中，半导体装置包括一闸流晶体管，闸流晶体管的等效NPN晶体管的基极经由一电阻元件电性连接于集极(相当于等效PNP晶体管的基极)，使得使两者之间具有电压差，因此可将不需要的电流导向等效NPN晶体管的集极,进而降低半导体装置的衬底漏电(substrate leakage),同时亦提高静电放电(electrostatic discharge, ESD)防护效果。
[0005]根据本
【发明内容】
的一实施例，是提出一种半导体装置。半导体装置包括一衬底、一第一掺杂区(doping reg1n) >一第一讲(well)、一第一重掺杂区(heavily dopingreg1n)、一第二重掺杂区、一第三重掺杂区以及一电阻元件。第一掺杂区设置于衬底上，第一讲设置于第一掺杂区内。第一重掺杂区设置于第一讲内。第二重掺杂区设置于第一讲内，第二重掺杂区是与第一重掺杂区间隔开来。第三重掺杂区设置于第一掺杂区内，第二重掺杂区经由电阻元件电性连接于第三重掺杂区。衬底、第一阱及第二重掺杂区具有一第一掺杂型态，第一掺杂区、第一重掺杂区及第三重掺杂区具有一第二掺杂型态，第一掺杂型态互补于第二掺杂型态。
[0006]根据本
【发明内容】
的另一实施例，是提出一种半导体装置。半导体装置包括一闸流晶体管(thyristor)以及一电阻元件。闸流晶体管具有一等效NPN晶体管以及一等效PNP晶体管。等效NPN晶体管的基极经由电阻元件电性连接于等效PNP晶体管的基极。
[0007]根据本
【发明内容】
的又一实施例，是提出一种半导体装置的制造方法。半导体装置的制造方法包括以下步骤。提供一衬底；形成一第一掺杂区于衬底上；形成一第一阱于第一掺杂区内；形成一第一重掺杂区于第一阱内；形成一第二重掺杂区于第一阱内，第二重掺杂区是与第一重掺杂区间隔开来；形成一第三重掺杂区于第一掺杂区内；以及形成一电阻元件，第二重掺杂区经由电阻元件电性连接于第三重掺杂区。衬底、第一阱及第二重掺杂区具有一第一掺杂型态，第一掺杂区、第一重掺杂区及第三重掺杂区具有一第二掺杂型态，第一掺杂型态互补于第二掺杂型态。
[0008]为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下:
【专利附图】
【附图说明】
[0009]图1绘示第一实施例的半导体装置的剖面图。
[0010]图2A?图2D绘示第一实施例的半导体元件的制造方法的流程图。
[0011]图3绘示第二实施例的半导体装置的剖面图。
[0012]图4A?图4F绘示第二实施例的半导体元件的制造方法的流程图。
[0013]图5绘示第三实施例的半导体装置的剖面图。
[0014]图6绘示第四实施例的半导体装置的剖面图。
[0015]图7绘示第二实施例的半导体装置的等效晶体管示意图。
[0016]图8绘示根据本
【发明内容】
的一些实施例的半导体装置的等效电路图。
[0017]图9绘示第二实施例的半导体装置的1-V曲线图。
[0018]【符号说明】
[0019]100、200、300、400:半导体装置
[0020]IlOP:衬底
[0021]120:外延层
[0022]121P:第一阱
[0023]123P:第二阱
[0024]125N:第三阱
[0025]130N>230N:第一掺杂区
[0026]141N:第一重掺杂区
[0027]143P:第二重掺杂区
[0028]145N:第三重掺杂区
[0029]147P:第四重掺杂区
[0030]150:电阻元件
[0031]160、161:场氧化层
[0032]171:第一电极
[0033]172:第二电极
[0034]173:第三电极
[0035]181、183:等效 NPN 晶体管
[0036]23 IN:埋层
[0037]1、I1:曲线
[0038]ML1、ML2:金属层
[0039]Vanode:阳极电压
【具体实施方式】
[0040]在此
【发明内容】
的实施例中，是提出一种半导体装置及其制造方法。实施例中，半导体装置包括一闸流晶体管，闸流晶体管的等效NPN晶体管的基极经由一电阻元件电性连接于集极(相当于等效PNP晶体管的基极)，使得使两者之间具有电压差，因此可将不需要的电流导向等效NPN晶体管的集极，进而降低半导体装置的衬底漏电，同时亦提高静电放电防护效果。然而，实施例仅用以作为范例说明，并不会限缩本发明欲保护的范围。此外，实施例中的图式是省略部份要的元件，以清楚显示本发明的技术特点。
[0041]第一实施例
[0042]请参照图1，其绘示第一实施例的半导体装置100的剖面图。半导体装置100包括衬底 110P、第一掺杂区(doping reg1n) 130N、第一讲(well)121P、第一重掺杂区(heavilydoping reg1n) 141N、第二重掺杂区143P、第三重掺杂区145N以及电阻元件150。
[0043]衬底IlOP的材质例如是P型硅或N型硅。第一掺杂区130N设置于衬底IlOP上，第一阱121P设置于第一掺杂区130N内。第一掺杂区130N和第一阱121P例如是P型阱(Ptype well)或N型讲(N type well),第一掺杂区130N亦可例如是N型深讲(deep N typewell),第一讲121P亦可例如是P型讲/P型重掺杂埋层(P+buried layer)叠层层、P型重掺杂层(P+implant layer)、N型讲/N型重掺杂埋层(N+buried layer)叠层层、N型重掺杂层(N+implant layer)或N型深讲。
[0044]第一重掺杂区141N设置于第一阱121P内，第二重掺杂区143P设置于第一阱121P内，第二重掺杂区143P与第一重掺杂区141N问隔开来。第三重掺杂区145N设置于第一掺杂区130N内。第一重掺杂区141N、第二重掺杂区143P及第三重掺杂区145N的掺杂浓度大于第一阱121P及第一掺杂区130N的掺杂浓度，以提供良好的欧姆接触(Ohmic contact)。第一重掺杂区141N、第二重掺杂区143P及第三重掺杂区145N例如是P型重掺杂区(P typeheavily doping reg1n, P+)或 N 型重惨杂区(N type heavily doping reg1n, N+)。
[0045]第二重掺杂区143P经由电阻元件150电性连接于第三重掺杂区145N。电阻元件150例如是一多晶娃层。
[0046]衬底110P、第一阱121P及第二重掺杂区143P具有一第一掺杂型态(例如是P型或N型)，第一掺杂区130N、第一重掺杂区141N及第三重掺杂区145N具有一第二掺杂型态(例如是N型或P型)，第一掺杂型态互补于第二掺杂型态。在本实施例中，第一掺杂型态为P型，第二掺杂型态为N型。
[0047]如图1所示，实施例中，半导体装置100更可包括场氧化层(field oxide,FOX) 161，场氧化层161设置于第一阱121P上，并且位于第一重掺杂区141N及第二重掺杂区143P之间，而将此两者间隔开来。此外，本实施例的半导体装置100中，更可包括场氧化层160，场氧化层160可设置于第一阱121P和第一掺杂区130N的邻接处上。场氧化层160和161的材质例如是二氧化硅(S12),其结构例如是如图1所示的区域氧化硅(L0C0S)，亦可以是浅沟道隔离(STI)。
[0048]实施例中，电阻元件150可以设置于半导体装置100的内部结构中，或是设置于一外部结构中。本实施例中，如图1所示，多晶硅层(电阻元件150)设置于第一阱121P之上的场氧化层161上，相较于设置在外部结构，电阻元件150设置于半导体装置100的内部结构中，可以有效缩减整体结构的尺寸。
[0049]实施例中，如图1所示，半导体装置100更可包括第二阱123P。第二阱123P设置于衬底110P上。第一掺杂区130N设置于第一阱121P和第二阱123P之间，第二阱123P具有第一掺杂型态。
[0050]实施例中，如图1所示，半导体装置100更可包括第四重掺杂区147P。第四重掺杂区147P设置于第二阱123P内，第四重掺杂区147P具有第一掺杂型态。
[0051]如图1所示，第一电极171、第一重掺杂区141N、第一阱121P、第二重掺杂区143P、电阻元件150及第二电极172的路径形成一绝缘晶体管(isolat1n d1de)。在顺向偏压中，将至少有0.7伏特(V)的阻抗；在逆向偏压中，将至少有30伏特的阻抗。
[0052]此外，更可电性连接第一重掺杂区141N于第一电极171，经由电阻元件150电性连接第二重掺杂区143P于第二电极172，第二电极172同时电性连接至第三重掺杂区145N，以及电性连接第四重掺杂区147P于第三电极173。第一电极171例如是一阴极，第二电极172例如是一阳极，第三电极173例如是一接地端。由于电阻元件150，使得第三重掺杂区145N所在的第一掺杂区130N和第一阱121P之间具有电压差，使得在顺向偏压中，第一掺杂区130N的电位高于第一阱121P的电位，可将不需要的电流导向第二电极172，进而降低衬底漏电(substrate leakage),同时亦提高静电放电(electrostatic discharge, ESD)防护效果。详细的作用机制将于本文以下段落讨论。
[0053]此外，多晶硅层(电阻元件150)的配置，除了具有如本文前述的降低衬底漏电及提闻静电放电防护的效果之外，由于多晶娃层尚具有场效电板的效应，尚可以提闻绝缘晶体管的崩溃电压。
[0054]请参照图2A?图2D，其绘示第一实施例的半导体元件100的制造方法的流程图。首先，如图2A所示，提供衬底110P。
[0055]接着，如图2B所示，形成第一掺杂区130N于衬底IlOP上，以及形成第一阱121P于第一掺杂区130N内。实施例中，更可形成第二阱123P于衬底IlOP上，第一掺杂区130N形成于第一阱121P和第二阱123P之间。实施例中，第一掺杂区130N、第一阱121P和第二阱123P例如是以三阱(triple well)工艺制作，无须增加额外的外延步骤，可降低制造成本。
[0056]接着，如图2C所示，形成场氧化层161于第一阱121P上并位于第一重掺杂区141N及第二重掺杂区143P之间，亦可形成场氧化层160于第一阱121P及第一掺杂区130N的邻接处上。
[0057]然后，如图2C所示，形成第一重掺杂区141N和第二重掺杂区143P于第一阱121P内，第二重掺杂区143P与第一重掺杂区141N间隔开来，形成第三重掺杂区145N于第一掺杂区130N内。实施例中，亦可形成第四重掺杂区147P于第二阱123P内。
[0058]接着，如图2D所示，形成电阻元件150于场氧化层161上。另一实施例中，亦可以在形成重掺杂区141N、143P、145N及147P之前，形成电阳元件150于场氧化层161上。实施例中，电阻元件150例如是由一多晶硅层所形成。透过上述步骤即可顺利完成本实施例的半导体装置100。
[0059]第二实施例
[0060]请参照图3，其绘示第二实施例的半导体装置200的剖面图。本实施例的半导体装置200与第一实施例的半导体装置100不同之处在于第一掺杂区230N的设计，其余相同之处不再重复叙述。
[0061]如图3所示，第一掺杂区230N包括埋层(buried layer) 231N以及第三阱125N。实施例中，埋层231N的掺杂浓度大于第三阱125N的掺杂浓度。埋层231N设置于第一阱121P的下方，第三阱125N设置于埋层231N上，且第三阱125N设置于第一阱121P及第二阱123P之间。本实施例的埋层231N及第三阱125N的材质实质上相同。本实施例中，埋层231N 例如是一 N 型埋层(N type buried layer, NBL) >一 N 型外延层(Ν-epi)、一 N 型深讲(deep N type well)或一 N 型惨杂叠层层(multiple N+stacked layer)。
[0062]请参照图4A?图4F，其绘示第二实施例的半导体元件200的制造方法的流程图。首先，如图4A所示，提供衬底110P。
[0063]然后，如图4B所示，形成埋层23IN于衬底I1P上。实施例中，埋层23IN形成于预定形成的第一阱121P的下方。
[0064]然后，如图4C所示，形成外延层120于衬底IlOP及埋层231N上。
[0065]接着，如图4D所示，形成第一阱121P和第三阱125N于埋层231N上，埋层231N和第三阱125N形成第一掺杂区230N。实施例中，更可形成第二阱123P于衬底IlOP上，第三阱125N形成于第一阱121P和第二阱123P之间。实施例中，第一阱121P和第二阱123P例如是以双阱(twin well)工艺制作，无须增加额外的掩模或步骤。
[0066]接着，如图4E所示，形成场氧化层161于第一阱121P上并位于第一重掺杂区141N及第二重掺杂区143P之间，亦可形成场氧化层160于第一阱121P及第一掺杂区230N(第三阱125N)的邻接处上。
[0067]然后，如图4E所示，形成第一重掺杂区141N和第二重掺杂区143P于该第一阱121P内，第二重掺杂区143P与第一重掺杂区141N问隔开来，形成第三重掺杂区145N于第一掺杂区230N内。实施例中，亦可形成第四重掺杂区147P于第二阱123P内。
[0068]接着，如图4F所示，形成电阻元件150于场氧化层161上。实施例中，电阻元件150例如是由一多晶硅层所形成。透过上述步骤即可顺利完成本实施例的半导体装置200。
[0069]第三实施例
[0070]请参照图5，其绘示第三实施例的半导体装置300的剖面图。本实施例的半导体装置300与第一实施例的半导体装置100不同之处在于电阻元件150的配置，其余相同之处不再重复叙述。
[0071]实施例中，如图5所示，多晶硅层(电阻元件150)设置于第一阱121P上，并且位于第一重掺杂区141N及第二重掺杂区143P之间，而将此两者间隔开来。
[0072]就本实施例的半导体装置300的制造方法而言，与第一实施例的半导体装置100的不同之处主要在于不形成如图1所示的场氧化层161。换言之，于半导体装置300的制造过程中，形成场氧化层160，并形成电阻元件150于第一阱121P上，电阻元件150位于预定形成的第一重掺杂区141N及预定形成的第二重掺杂区143P之间，接着才形成各个重掺杂区。先形成的电阻元件150尚可以具备类似于场氧化层(例如是如图1所示的场氧化层161)的效果，可以根据场氧化层160及电阻元件150的配置位置形成各个重掺杂区。本实施例的制造方法与第一实施例的制造方法的其余相同之处不再重复叙述。
[0073]第四实施例
[0074]请参照图6，其绘示第四实施例的半导体装置400的剖面图。本实施例的半导体装置400与第二实施例的半导体装置200不同之处在于电阻元件150的配置，其余相同之处不再重复叙述。
[0075]实施例中，如图6所示，多晶硅层(电阻元件150)设置于第一阱121P上，并且位于第一重掺杂区141N及第二重掺杂区143P之间，而将此两者间隔开来。
[0076]就本实施例的半导体装置400的制造方法而言，与第一实施例的半导体装置200的不同之处主要在于不形成如图2所示的一场氧化层161。换言之，于半导体装置400的制造过程中，形成场氧化层160，并形成电阻元件150于第一阱121P上，电阻元件150位于预定形成的第一重掺杂区141N及预定形成的第二重掺杂区143P之间，接着才形成各个重掺杂区。先形成的电阻元件150尚可以具备类似于场氧化层(例如是如图2所示的场氧化层161)的效果，可以根据场氧化层160及电阻元件150的配置位置形成各个重掺杂区。本实施例的制造方法与第二实施例的制造方法的其余相同之处不再重复叙述。
[0077]以下是以半导体装置200为例说明本
【发明内容】
的结构的电性特征。然而所述的电性特征并非限定于半导体装置200，半导体装置100至半导体装置400以及在不脱离本案的精神和范围内的结构更动与润饰均适用。
[0078]请参照图7，其绘示第二实施例的半导体装置200的等效晶体管示意图。如图7所示，衬底110P、第一掺杂区230N、第一阱121P及第一重掺杂区141N形成一闸流晶体管(thyristor)，该闸流晶体管具有一等效NPN晶体管(例如是等效NPN晶体管181、183)以及一等效PNP晶体管(例如是等效NPN晶体管185、187)。等效NPN晶体管例如由第一掺杂区230N、第一阱121P及第一重掺杂区141N形成，等效PNP晶体管例如由衬底110P、第一掺杂区230N及第一阱121P形成。等效NPN晶体管的基极(例如是第二重掺杂区143P)经由电阻元件150电性连接于等效PNP晶体管的基极(例如是第三重掺杂区145N)。闸流晶体管中，等效PNP晶体管的基极同时也是等效NPN晶体管的集极。
[0079]如图7所示，电阻元件150设置于场氧化层161上，第一掺杂区230N(例如是第三阱125N和/或埋层231N)经由金属层ML2、电阻元件150及金属层MLl电性连接于第一阱121P，电阻元件150使得第一阱121P (例如是等效NPN晶体管181、183的基极)和第一掺杂区230N(例如是等效NPN晶体管181、183的集极)之间产生压差，且第一掺杂区230N的电位高于第一阱121P的电位，以致于在第一阱121P (例如是等效NPN晶体管181、183的基极)和第一掺杂区230N(例如是等效NPN晶体管181、183的集极)之问中间产生空乏区，有利于电流的流动，进而有利于等效NPN晶体管(例如是等效NPN晶体管181和等效NPN晶体管183)的运作。如此一来，基于等效NPN晶体管的运作，驱使电流通过第一掺杂区230N而经由金属层ML2往第二电极172端(例如是等效NPN晶体管181、183的集极端)流动，而可以减少电流经由第二阱123P和/或衬底IlOP往第三电极173端流动，进而降低衬底漏电的情形，并提高整体静电放电的防护效果。
[0080]请参照图8，其绘示根据本
【发明内容】
的一些实施例的半导体装置的等效电路图。如图8所示，电阻元件150使得NPN等效晶体管的基极和集极之间产生压差，进而达到降低衬底漏电的效果。
[0081]请参照图9，其绘示第二实施例的半导体装置200的1-V曲线图，其中曲线I表示已知的绝缘晶体管的衬底漏电相对于施加的阳极电压Vanode之间的关系，曲线II表示半导体装置200的衬底漏电相对于施加于第二电极172的阳极电压Vanode之间的关系。实施例中，如图7所示的第三电极173例如是一测试电极，衬底漏电的电流数值是经由第三电极173测量而得。如图9所示，当阳极电压Vanode由5伏升高至超过约6.2伏以上时，曲线I所示的衬底漏电已经到达毫安(mA)等级，而曲线II所示的衬底漏电仍在微安(PA)等级，此两者相差至两个等级(order)以上。换句话说，本
【发明内容】
的实施例的半导体装置，可以有效地大幅降低绝缘晶体管的衬底漏电。
[0082]综上所述，虽然本发明已以较佳实施例发明如上，然其并非用以限定本发明。本发明所属【技术领域】中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。
【权利要求】
1.一种半导体装置，包括: 一衬底； 一第一掺杂区(doping reg1n),设置于该衬底上； 一第一阱(well)，设置于该第一掺杂区内； 一第一重掺杂区(heavily doping reg1n),设置于该第一讲内； 一第二重掺杂区，设置于该第一阱内，该第二重掺杂区是与该第一重掺杂区间隔开来； 一第三重掺杂区，设置于该第一掺杂区内；以及 一电阻元件，该第二重掺杂区经由该电阻元件电性连接于该第三重掺杂区； 其中该衬底、该第一阱及该第二重掺杂区具有一第一掺杂型态，该第一掺杂区、该第一重掺杂区及该第三重掺杂区具有一第二掺杂型态，该第一掺杂型态互补于该第二掺杂型态。
2.根据权利要求1所述的半导体装置，更包括一第二阱，设置于该衬底上，其中该第一掺杂区设置于该第一讲和该第二讲之间，该第二讲具有该第一掺杂型态。
3.根据权利要求2所述的半导体装置，更包括一第四重掺杂区，设置于该第二阱内，该第四重掺杂区具有该第一掺杂型态。
4.根据权利要求1所述的半导体装置，其中该电阻元件为一多晶硅层。
5.根据权利要求4所述的半导体装置，其中该多晶硅层设置于该第一阱上并位于该第一重掺杂区及该第二重掺杂区之间。
6.根据权利要求1所述的半导体装置，更包括一场氧化层(fieldoxide，FOX)，该场氧化层设置于该第一阱上并位于该第一重掺杂区及该第二重掺杂区之间。
7.根据权利要求6所述的半导体装置，其中该电阻元件为一多晶硅层，该多晶硅层设置于该场氧化层上。
8.根据权利要求1所述的半导体装置，其中该第一掺杂区包括: 一埋层(buried layer),设置于该第一讲的下方；以及 一第三阱，设置于该埋层上，其中该第三阱设置于该第一阱及该第二阱之间。
9.一种半导体装置，包括: 一闸流晶体管(thyristor)，具有一等效NPN晶体管以及一等效PNP晶体管；以及一电阻元件，该等效NPN晶体管的基极经由该电阻元件电性连接于该等效PNP晶体管的基极。
10.根据权利要求9所述的半导体装置，其中该闸流晶体管包括: 一衬底； 一第一掺杂区，设置于该衬底上； 一第一讲，设置于该第一掺杂区内；以及 一第一重掺杂区，设置于该第一阱内； 其中该衬底及该第一阱具有一第一掺杂型态，该第一掺杂区及该第一重掺杂区具有一第二掺杂型态，该第一掺杂型态互补于该第二掺杂型态。
11.一种半导体装置的制造方法，包括: 提供一衬底； 形成一第一掺杂区于该衬底上； 形成一第一阱于该第一掺杂区内； 形成一第一重掺杂区于该第一阱内； 形成一第二重掺杂区于该第一阱内，该第二重掺杂区是与该第一重掺杂区间隔开来； 形成一第三重掺杂区于该第一掺杂区内；以及 形成一电阻元件，该第二重掺杂区经由该电阻元件电性连接于该第三重掺杂区； 其中该衬底、该第一阱及该第二重掺杂区具有一第一掺杂型态，该第一掺杂区、该第一重掺杂区及该第三重掺杂区具有一第二掺杂型态，该第一掺杂型态互补于该第二掺杂型态。
12.根据权利要求11所述的半导体装置的制造方法，更包括: 形成一第二讲于该衬底上，其中该第一掺杂区形成于该第一讲和该第二讲之间，该第二阱具有该第一掺杂型态。
13.根据权利要求12所述的半导体装置的制造方法，更包括: 形成一第四重掺杂区于该第二阱内，该第四重掺杂区具有该第一掺杂型态。
14.根据权利要求11所述的半导体装置的制造方法，其中该电阻元件为一多晶硅层。
15.根据权利要求14所述的半导体装置的制造方法，其中形成该电阻元件的步骤包括: 形成该多晶硅层于该第一阱上并位于该第一重掺杂区及该第二重掺杂区之间。
16.根据权利要求14所述的半导体装置的制造方法，更包括: 形成一场氧化层于该第一阱上并位于该第一重掺杂区及该第二重掺杂区之间。
17.根据权利要求16所述的半导体装置的制造方法，其中形成该电阻元件的步骤包括: 形成该多晶硅层于该场氧化层上。
18.根据权利要求11所述的半导体装置的制造方法，其中形成该第一掺杂区于该衬底上的步骤包括: 形成一埋层于该第一阱的下方；以及 形成一第三阱于该埋层上，其中该第三阱形成于该第一阱及该第二阱之间。
【文档编号】H01L29/74GK104425583SQ201310364265
【公开日】2015年3月18日 申请日期:2013年8月20日 优先权日:2013年8月20日
【发明者】洪志临, 陈信良, 陈永初 申请人:旺宏电子股份有限公司