嵌入式存储元件的制造方法
【专利摘要】本发明公开一种嵌入式存储元件的制造方法，包括提供衬底。在衬底的单元区上形成多个第一栅极结构。在衬底的周边区上形成第二栅极结构。在周边区的衬底上形成介电层。在单元区形成多个虚拟自对准接触窗插塞，并在虚拟自对准接触窗周围形成多个开口。于衬底上形成停止层，停止层填入于开口中，其中在对应开口的上述停止层的表面上具有多个凹陷。于各个凹陷中分别形成硬掩模层。移除硬掩模层以及部分停止层。移除虚拟自对准接触窗插塞，以形成多个自对准接触窗开口。于自对准接触窗开口中形成多个自对准接触窗。本发明可以避免在相邻两个漏极区以及源极区之间最大距离处形成深孔隙，避免后续的金属填入孔隙之中，而造成位线与字线短路的问题。
【专利说明】嵌入式存储元件的制造方法
【技术领域】
[0001]本发明涉及一种嵌入式存储元件的制造方法。
【背景技术】
[0002]嵌入式存储元件为达到降低成本及简化工艺步骤的需求，将单元区与周边区的元件整合在同一芯片上已逐渐成为一种趋势，例如将闪存与逻辑电路元件整合在同一芯片上，此种元件称之为嵌入式闪存(embedded flash memory)0
[0003]然而，现有的嵌入式存储元件在相邻两个漏极区以及源极区之间最大距离处，因为无法填满介电层而形成深孔隙，后续形成来作为金属插塞的金属层可能填入于这一些深孔隙中，因而衍生位线与字线电短路的问题。
【发明内容】
[0004]本发明实施例提出一种嵌入式存储元件的制造方法，可以避免在相邻两个漏极区以及源极区之间最大距离处，因为无法填满介电层而形成深孔隙。
[0005]本发明实施例提出一种嵌入式存储元件的制造方法，包括提供衬底，衬底包括单元区与周边区。在衬底的单元区上形成多个第一栅极结构。在衬底的周边区上形成第二栅极结构。在周边区的衬底上形成介电层。在单元区形成多个虚拟自对准接触窗插塞，并在虚拟自对准接触窗周围形成多个开口。于衬底上形成第一停止层，第一停止层填入于开口中，其中在对应开口的上述第一停止层的表面上具有多个凹陷。于各个凹陷中分别形成硬掩模层。移除硬掩模层以及部分第一停止层。移除上述虚拟自对准接触窗插塞，以形成多个自对准接触窗开口。于自对准接触窗开口中形成多个自对准接触窗。
[0006]依照本发明实施例所述，上述凹陷中形成所述硬掩模层的方法包括:于所述衬底上形成硬掩模材料层；以及以所述第一停止层为终止层，进行平坦化工艺，移除所述凹陷以外的所述硬掩模材料层，留下所述凹陷中的所述硬掩模层。
[0007]依照本发明实施例所述，上述第一停止层的材料与所述硬掩模层的材料不同。
[0008]依照本发明实施例所述，上述在移除所述硬掩模层以及部分所述第一停止层时，使用对于所述硬掩模层:所述第一停止层的蚀刻选择比为1:1的蚀刻剂。
[0009]依照本发明实施例所述，上述虚拟自对准接触窗分别包括顶盖层，所述顶盖层的材料与所述第一停止层的材料相同，且所述方法更包括在移除所述硬掩模层以及部分所述第一停止层后，移除所述顶盖层与另一部分的所述第一停止层。
[0010]依照本发明实施例所述，上述嵌入式存储元件的制造方法更包括以下步骤:在形成虚拟自对准接触窗插塞以及所述介电层之前，在所述衬底上形成第二停止层，且在移除虚拟自对准接触窗插塞之后，移除所述第二停止层，以形成所述自对准接触窗开口。
[0011]依照本发明实施例所述，上述在移除所述顶盖层与所述另一部分的所述第一停止层时，使用对于所述顶盖层:所述第二停止层的蚀刻选择比为100:1的蚀刻剂。
[0012]依照本发明实施例所述，上述嵌入式存储元件的制造方法，更包括在所述虚拟自对准接触窗插塞的侧壁分别形成间隙壁。
[0013]依照本发明实施例所述，上述嵌入式存储元件的制造方法，其中所述间隙壁的材料与所述第一停止层的材料相同。
[0014]依照本发明实施例所述，上述嵌入式存储元件的制造方法，其中tl>a/2，tl为所述第一停止层的厚度；a为相邻两个漏极区之间的距离。
[0015]依照本发明实施例所述，上述单元区包括第一区与第二区，所述第一区上的所述第一栅极结构之间具有第一间隙，所述第二区上的所述第一栅极结构之间具有第二间隙，所述第一间隙小于所述第二间隙，在所述第二间隙中的所述第一停止层的高度低于所述第一间隙中的所述第一停止层的高度，在形成所述第一停止层之后以及于各所述凹陷中分别形成所述硬掩模层之前，所述方法更包括:各向异性蚀刻所述第一停止层，在所述第一间隙中形成相连的第一间隙壁，并在所述第二间隙之中形成彼此分离的第二间隙壁；以及在所述第一区与所述第二区上形成第二停止层，填满所述第一间隙与第二间隙。
[0016]依照本发明实施例所述，上述第二停止层与所述第一停止层的材料相同。
[0017]依照本发明实施例所述，上述tl>a/2且t2>(c_a)/2，其中，tl为所述第一停止层的厚度；t2为所述第二停止层的厚度；8为相邻两个漏极区之间的距离；以及C为所述相邻两个漏极区与源极区之间的最大距离。
[0018]本发明实施例还提出一种嵌入式存储元件的制造方法，包括提供衬底，衬底包括单元区，且单元区包括第一区与第二区。在衬底上形成多个第一栅极结构，第一区上的第一栅极结构之间具有第一间隙，第二区上的第一栅极结构之间具有第二间隙，第一间隙小于第二间隙。在第一区与第二区上形成多个虚拟自对准接触窗插塞。于衬底上形成第一停止层，其中在第二间隙中的第一停止层的高度低于第一间隙中的第一停止层的高度。各向异性蚀刻第一停止层，在第一间隙中形成相连的第一间隙壁，并在第二间隙之中形成彼此分离的第二间隙壁。在第一区与第二区上形成第二停止层，填满第一间隙与第二间隙。
[0019]依照本发明实施例所述，上述第二停止层与所述第一停止层的材质相同。
[0020]依照本发明实施例所述，上述tl>a/2 ;且七2>(^)/2，其中tl为所述第一停止层的厚度；t2为所述第二停止层的厚度；8为相邻两个漏极区之间的距离；以及C为所述相邻两个漏极区与源极区之间的最大距离。
[0021]本发明实施例的嵌入式存储元件的制造方法可以避免在相邻两个漏极区以及源极区之间最大距离处形成深孔隙。
[0022]为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
【专利附图】
【附图说明】
[0023]图1A至II为根据本发明第一实施例所绘示的一种嵌入式存储元件的制造流程的剖面示意图。
[0024]图2为根据本发明实施例所绘示的一种嵌入式存储元件的源极区与漏极区的俯视图。
[0025]图3A至3C为根据本发明第二实施例所绘示的一种嵌入式存储元件的部分制造流程的剖面示意图。
[0026]图4为现有一种嵌入式存储元件的扫描式电子显微镜的影像。
[0027]图5为本发明第二实施例的嵌入式存储元件的扫描式电子显微镜的影像。
[0028]附图标记说明
[0029]10:第一区20:第二区
[0030]100:衬底10a:单元区
[0031]10b:周边区102、110:栅极结构
[0032]103:隧穿氧化层104、106、112:导体层
[0033]105:栅极间介电层107、113:金属娃化物层
[0034]108、114:下掩模层 109:上掩模层
[0035]111:栅极氧化层115:掩模层
[0036]116、120、132、133:停止层
[0037]117:衬层118、119、132a、132b:间隙壁
[0038]122:介电层124:导体层
[0039]125:掩模层126:顶盖层
[0040]127:虚拟自对准接触窗插塞
[0041]128:开口130:间隙壁
[0042]133:停止层134:凹陷
[0043]136:硬掩模材料层136a:硬掩模层
[0044]140:开口142:自对准接触窗开口
[0045]144:阻障层金属层146:导体金属层
[0046]148:自对准接触窗 150:漏极区
[0047]160:源极区162、164:间隙
[0048]166:孔隙a、c:距离
【具体实施方式】
[0049]图1A至II为根据本发明第一实施例所绘示的嵌入式存储元件的制造流程的剖面示意图。图2为根据本发明一实施例所绘示的嵌入式存储元件的源极区与漏极区的俯视图。
[0050]请参照图1A，提供衬底100。衬底100可以是半导体或是半导体化合物，例如是硅或是硅化锗。衬底10也可以是绝缘层上硅(SOI)。衬底100具有单元区10a与周边区10b0于单元区10a的衬底100上形成多个栅极结构102，并于周边区10b的衬底100上形成至少一栅极结构110。
[0051]栅极结构102可以是非易失性存储元件的栅极结构，例如是快闪存储元件的栅极结构，比如是包括依序堆叠在衬底100上的隧穿氧化层103、导体层104、栅极间介电层105及导体层106。隧穿氧化层103的材料例如是氧化硅。导体层104作为浮置栅极，其材料例如是掺杂多晶硅。栅极间介电层105例如是氧化硅、氮化硅以及氧化硅(ONO)复合层。导体层106作为控制栅极，其材料例如是掺杂多晶硅。此外，栅极结构110包括依序堆叠在衬底100上的栅极介电层111及导体层112。导体层112作为逻辑元件的栅极，其材料例如是掺杂多晶硅。
[0052]形成栅极结构102与栅极结构110的方法包括以下步骤。首先，分别于单元区10a及周边区10b的衬底100上形成不同的堆叠材料层(未绘示)。具体言之，于衬底100的单元区10a上依序堆叠隧穿氧化材料层、第一导体材料层、栅极间介电材料层及第二导体材料层，而于衬底100的周边区10b上依序堆叠栅极氧化材料层及第二导体材料层，其中单元区10a与周边区10b上的第二导体材料层被同时形成。然后，对单元区10a上的第二导体材料层进行离子注入工艺。之后，对上述材料层进行至少一图案化步骤，以于单元区10a的衬底100上形成栅极结构102以及于周边区10b的衬底100上形成栅极结构110。
[0053]在一实施例中，栅极结构102可以更包括依序堆叠在导体层106上的金属硅化物层107、下掩模层108及上掩模层109。栅极结构110可以更包括依序堆叠在导体层112上的金属硅化物层113、下掩模层114及上掩模层115。形成金属硅化物层107与金属硅化物层113是为了分别降低导体层106与导体层112的阻值。金属硅化物层107与金属硅化物层113的材料相同，例如均为硅化钨。
[0054]此外，形成下掩模层108与上掩模层109是为了拉开字线(由导体层106及其上的金属硅化物层107构成)与后续形成的位线之间的最短距离。下掩模层108与下掩模层114的材料相同，例如均为氮化娃。上掩模层109与上掩模层115的材料相同,例如均为四乙氧基硅氧烷形成的二氧化硅(TE0S-Si02)。在此实施例中，以双层掩模层结构为例进行说明，但本发明并不以此为限。在其它的实施例中，也可以使用单层或大于两层的掩模层结构。
[0055]特别要说明的是，在图1A中以于周边区10b上形成一个栅极结构110为例进行了说明，但本发明并不以此为限。在其它的实施例中，周边区10b上可形成多个栅极结构110，周边区10b可具有高压元件区及低压元件区(未绘示)，且形成于高压元件区及低压元件区上的栅极介电层具有不同的厚度。
[0056]此外，在图1A中，单元区10a是以闪存的栅极结构102来说明，然而，本发明并不以此为限，单元区10a上的栅极结构102也可以是其它非易失性存储器的栅极结构，例如导体层104可以被以介电层制作的电荷储存层取代。
[0057]然后，请继续参照图1A，于衬底100上顺应性地形成衬层117，以覆盖栅极结构102与栅极结构110。衬层117的材料例如是高温氧化物(high-temperature oxide, HT0),且其形成方法例如是进行化学气相沉积工艺。在一实施例中，于形成栅极结构102与栅极结构110的步骤之后且于形成衬层117的步骤之前，也可以进行至少一离子注入步骤，以于单元区10a的衬底100中形成多个轻掺杂区(未绘示)，并于周边区10b的高压元件区的衬底100中形成多个轻掺杂区(未绘示)。
[0058]接着，于每一个栅极结构102与栅极结构110的侧壁上形成间隙壁118。间隙壁118的材料例如是氮化硅。形成间隙壁118的方法包括于衬底100上沉积间隙壁材料层(未绘示)。然后，进行各向异性蚀刻工艺，以移除部分间隙壁材料层。在一实施例中(未绘示)，上述移除部分间隙壁材料层的步骤也可以同时移除栅极结构之间的部分衬层117。
[0059]之后，请参照图1A，于衬底100上顺应性地形成停止层116，以覆盖栅极结构102与栅极结构110。停止层116的材料例如是四乙氧基硅氧烷形成的二氧化硅(TEOS-S12),且其形成方法例如是进行化学气相沉积工艺。在一实施例中，于形成间隙壁118的步骤之后以及于形成停止层116的步骤之前，也可以进行至少一离子注入步骤，于单元区10a的衬底100中形成多个重掺杂区(未绘示)，并于周边区10b的低压元件区的衬底100中形成多个轻掺杂区(未绘示)。
[0060]其后，请参照图1B，可以在栅极结构110侧壁上的停止层116的侧壁形成间隙壁119。间隙壁119的材料例如是氮化硅，形成的方法例如是化学气相沉积法，厚度例如是20nm至200nm。形成间隙壁119的方法包括于衬底100上沉积间隙壁材料层(未绘示)。然后，进行各向异性蚀刻工艺，以移除部分间隙壁材料层。之后，于衬底100上形成导体层124，以覆盖栅极结构110并至少填满栅极结构102之间的间隙。导体层124的材料例如是多晶硅，其形成的方法例如是进行化学气相沉积工艺，厚度例如是约60纳米。之后，可以选择性对导体层124进行平坦化工艺，使导体层124具有平坦的表面。之后，在单元区10a上形成掩模层125，裸露出周边区10b上的导体层124。掩模层125例如是光致抗蚀剂层。
[0061]请参照图1C，以掩模层125为蚀刻掩模，图案化导体层124，移除周边区10b上的导体层124，裸露出停止层116。之后，移除掩模层125。然后，在衬底100上形成停止层120，覆盖单元区10a的导体层124以及周边区10b的第一停止层116。停止层120的材料例如是氮化硅，形成的方法例如是化学气相沉积法，厚度例如是20nm至200nm。之后，在周边区10b的停止层120上形成介电层122。介电层122的材料例如是旋涂式玻璃，其形成方法利如是旋涂法。介电层122的材料可以例如是氧化硅，其形成方法例如是化学气相沉积法。之后，以单元区10a上的停止层120为抛光终止层，利用化学机械抛光工艺对周边区10b上的介电层122进行平坦化工艺。
[0062]之后，请参照图1D，移除单元区10a上的停止层120。然后，在衬底100上形成顶盖层126，覆盖单元区10a上的导体层124以及周边区10b上的介电层122。顶盖层126的材料例如是氮化硅，形成的方法例如是等离子体增强型化学气相沉积法，厚度可以是10nm 至 300nm。
[0063]之后，请参照图1E，利用光刻与蚀刻工艺，以停止层116为终止层，图案化顶盖层126与导体层124，以在单元区10a形成虚拟自对准接触窗插塞127，并在虚拟自对准接触窗插塞127周围形成开口 128。之后，可以选择性在虚拟自对准接触窗插塞127的侧壁形成间隙壁130。间隙壁130的材料例如是氮化硅，厚度例如是5nm至20nm。形成间隙壁130的方法包括于衬底100上沉积间隙壁材料层(未绘示)。然后，进行各向异性蚀刻工艺，以移除部分间隙壁材料层。
[0064]之后，请参照图1F，在衬底100上形成停止层132。停止层132的材料可以采用与顶盖层126相同的材料，例如是氮化硅，形成的方法例如是化学气相沉积法。停止层132覆盖顶盖层126并填入于开口 128中。请参照图2，相邻两个漏极区150之间的距离为a，相邻两个漏极区150以及源极区160之间最大距离为C，且c>a。在本实施例中，图1F的停止层132的厚度tl大于相邻两个漏极区150之间的距离a的1/2，例如是30nm至lOOnm。由于停止层132的厚度tl大于相邻两个漏极区150之间的距离a的1/2，因此，可以填满相邻两个漏极区150之间的间隙，但若是厚度未达相邻两个漏极区150以及源极区160之间最大距离c的1/2，相邻两个漏极区150以及源极区160彼此之间的间隙将无法被停止层132填满，而留下孔隙的直径小于c-a，即半径小于(c-a)/2。而此孔隙可以被后续形成的硬掩模材料层136填满。
[0065]此外，请参照图1F，停止层132的表面因衬底100上的结构或材料层而有高低起伏，在对应开口 128之处具有多个凹陷134。在一实施例中，凹陷134的深度例如是600埃。
[0066]接着，请继续参照图1F，在衬底100上形成硬掩模材料层136。硬掩模材料层136的材料与停止层132不同，例如是四乙氧基硅氧烷形成的二氧化硅(TE0S-Si02)，且其形成方法例如是进行化学气相沉积工艺。
[0067]请参照图2，更具体地说，硬掩模材料层136可填满凹陷134(图1F)，且其厚度t2大于相邻两个漏极区150之间的距离(a)的一半(a/2)，且大于相邻两个漏极区150以及源极区160之间最大距离(C)减去相邻两个漏极区150之间的距离(a)的一半((c_a)/2)，例如是10nm至200nm。在一实施例中，凹陷134的深度例如是600埃，硬掩模材料层136的厚度例如是1000埃。停止层132的厚度tl大于a/2，而相邻两个漏极区150以及源极区160彼此之间因为无法被停止层132填满而留下的孔隙的半径小于(c-a)/2，由于硬掩模材料层136的厚度t2大于(c-a)/2，因此可以将半径小于(c_a)/2的孔隙填满。
[0068]其后，请参照图1G，以停止层132为终止层，进行平坦化工艺，移除凹陷134以外的硬掩模材料层136，留下在凹陷134之中的硬掩模层136a，留下的硬掩模层136a与停止层132具有平坦的表面。平坦化工艺可以采用化学机械抛光工艺来实施。
[0069]之后，请参照图1H，移除硬掩模层136a、部分的停止层132及虚拟自对准接触窗插塞127的顶盖层126，之后再移除虚拟自对准接触窗插塞127的导体层124，以形成开口140。在一实施例中，硬掩模层136a的材料与停止层132的材料不同，而顶盖层126的材料与停止层132的材料相同，因此可以选择对于硬掩模层136a/停止层132具有大致相同的蚀刻率的蚀刻剂，例如是对于硬掩模层136a:停止层132=1:1的蚀刻剂，蚀刻硬掩模层136a以及停止层132，再以相同的蚀刻剂向下蚀刻顶盖层126及其周围的停止层132。在一实施例中，自停止层132的表面向下蚀刻的深度例如是1000埃左右。其后，再选择对于停止层132/停止层116具有高蚀刻选择比以及对于顶盖层126/停止层116具有高蚀刻选择比的蚀刻剂，例如对于停止层132:停止层116=100:1以及对于顶盖层126:停止层116=100:I的蚀刻剂进行蚀刻，留下栅极结构102上方的停止层132a以及间隙壁130。接着，再改变蚀刻剂，以停止层116为终止层，往下蚀刻移除导体层124，以形成开口 140，裸露出停止层116。
[0070]之后，请参照图1I，移除开口 140裸露的停止层116及其下方的衬层117，以形成自对准接触窗开口 142，再于自对准接触窗开口 142填入阻障层金属层144与导体金属层146，以形成自对准接触窗148等等工艺。阻障层金属层144的材料例如是钛或氮化钛，形成的方法利如是化学气相沉积法，厚度例如是5nm至30nm。导体金属层146的材料例如是钨，形成的方法利如是化学气相沉积法，厚度例如是10nm至300nm。这一些后续的步骤均为本领域技术人员所熟知，于此不再赘述。
[0071]在上述的实施例中，请参照图1F，在衬底100上形成停止层132之后，即形成硬掩模材料层136。然而，本发明并不以此为限。当形成停止层132之后，停止层132表面的高低起伏较大时，在形成停止层132以及硬掩模材料层136的步骤之间还可以包括其它步骤，以减少高低起伏，避免孔隙形成。
[0072]图3A至3C为根据本发明第二实施例所绘示的嵌入式存储元件的部分制造流程的剖面示意图。
[0073]请参照图3A，依照上述实施例的方法进行至形成图1F的停止层132。为简化附图，在图3A至图3C，仅绘示出衬底100的单元区10a的另一个方向，而未绘示出虚拟接触窗插塞27以及图1F的周边区100b。衬底100包括第一区10与第二区20。第一区10上两个相邻的栅极结构102之间的距离小于第二区20上两个相邻的栅极结构102之间的距离。停止层132的厚度tl大于图2中相邻两个漏极区150之间的距离(a)的一半(a/2)，例如是30nm至lOOnm。由于在第一区10的两个相邻的栅极结构102之间的间隙162小于在第二区20的两个相邻的栅极结构102之间的间隙164，而停止层132的厚度不足以填满第二区20的两个相邻的栅极结构102之间的间隙164，因此，间隙164中所填入的停止层132的高度会低于间隙162中所填入的停止层132的高度。
[0074]之后，请参照图3B，各向异性回蚀刻停止层132。在第二区20中，距离较远的两个相邻的栅极结构102之间的间隙164底部的停止层132的厚度较薄，因而被移除，而在第二间隙164中形成两个分离的间隙壁132b。而在第一区10中，距离较近的两个相邻的栅极结构102之间的间隙162中则因为停止层132的厚度较厚，因此，在各向异性回蚀刻后，形成两个相连的间隙壁132a，而未裸露出间隙162的底部。
[0075]其后请参照图3C，在衬底100上形成停止层133，覆盖在栅极结构102上方的停止层116上以及间隙壁132a以及间隙壁132b上，并填满间隙162以及164。停止层133的材料可与停止层132的材料相同或相异。在本实施例中，停止层133的材料与停止层132的材料可以同为氮化硅，形成的方法例如是化学气相沉积法。停止层133的厚度大于图2中相邻两个漏极区150以及源极区160之间最大距离c减去相邻两个漏极区150之间的距离a的一半((c_a)/2),例如是30nm至lOOnm。停止层133可以填满间隙162以及164,避免孔隙形成，而且可以减少衬底100表面上的高低落差。
[0076]后续的步骤如图1F形成硬掩模材料层136的步骤，再接着依照图1G至II的步骤完成嵌入式存储器的制作。
[0077]图4为现有一种嵌入式存储元件的扫描式电子显微镜的影像。图5为本发明第二实施例的嵌入式存储元件的扫描式电子显微镜的影像。
[0078]请参照图4，现有的嵌入式存储元件在相邻两个漏极区以及源极区之间最大距离处，因为无法填满介电层，而导致介电层的表面形成孔隙166，导致后续形成来作为金属插塞的金属层可能填入于这一些孔隙中，导致位线与字线电短路的问题。
[0079]请参照图5，依照本发明上述第二实施例的嵌入式存储元件在相邻两个漏极区以及源极区之间最大距离处，因为利用重复沉积以及回蚀刻的方式，栅极结构之间的间隙因为形成间隙壁以及停止层而被填满，因此不会有孔隙形成所衍生的问题。
[0080]依照本发明实施例所述，本发明可以避免在相邻两个漏极区以及源极区之间最大距离处形成孔隙，避免后续的金属填入孔隙之中，而造成位线与字线短路的问题。
[0081]虽然本发明已以实施例公开如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，故本发明的保护范围以所附权利要求所界定的为准。
【权利要求】
1.一种嵌入式存储元件的制造方法，其特征在于包括: 提供衬底，所述衬底包括单元区与周边区； 在所述衬底的所述单元区上形成多个第一栅极结构； 在所述衬底的周边区上形成第二栅极结构； 在所述周边区的所述衬底上形成介电层； 在所述单元区形成多个虚拟自对准接触窗插塞，并在所述虚拟自对准接触窗周围形成多个开口 ； 于所述衬底上形成第一停止层，所述第一停止层填入于所述开口中，其中在对应所述开口的所述第一停止层的表面上具有多个凹陷； 于各所述凹陷中分别形成硬掩模层； 移除所述硬掩模层以及部分所述第一停止层； 移除所述虚拟自对准接触窗插塞，以形成多个自对准接触窗开口 ；以及 于所述自对准接触窗开口中形成多个自对准接触窗。
2.如权利要求1所述的嵌入式存储元件的制造方法，其中于所述凹陷中形成所述硬掩模层的方法包括: 于所述衬底上形成硬掩模材料层；以及 以所述第一停止层为终止层，进行平坦化工艺，移除所述凹陷以外的所述硬掩模材料层，留下所述凹陷中的所述硬掩模层。
3.如权利要求1所述的嵌入式存储元件的制造方法，其中所述第一停止层的材料与所述硬掩模层的材料不同。
4.如权利要求2所述的嵌入式存储元件的制造方法，其中在移除所述硬掩模层以及部分所述第一停止层时，使用对于所述硬掩模层:所述第一停止层的蚀刻选择比为1:1的蚀刻剂。
5.如权利要求4所述的嵌入式存储元件的制造方法，其中所述虚拟自对准接触窗分别包括顶盖层，所述顶盖层的材料与所述第一停止层的材料相同，且所述方法更包括在移除所述硬掩模层以及部分所述第一停止层后，移除所述顶盖层与另一部分的所述第一停止层。
6.如权利要求5所述的嵌入式存储元件的制造方法，更包括以下步骤: 在形成虚拟自对准接触窗插塞以及所述介电层之前，在所述衬底上形成第二停止层，且在移除虚拟自对准接触窗插塞之后，移除所述第二停止层，以形成所述自对准接触窗开□。
7.如权利要求6所述的嵌入式存储元件的制造方法，其中在移除所述顶盖层与所述另一部分的所述第一停止层时，使用对于所述顶盖层:所述第二停止层的蚀刻选择比为100:I的蚀刻剂。
8.如权利要求1所述的嵌入式存储元件的制造方法，更包括在所述虚拟自对准接触窗插塞的侧壁分别形成间隙壁。
9.如权利要求8所述的嵌入式存储元件的制造方法，其中所述间隙壁的材料与所述第一停止层的材料相同。
10.如权利要求1所述的嵌入式存储元件的制造方法，其中tl>a/2，tl为所述第一停止层的厚度；a为相邻两个漏极区之间的距离。
11.如权利要求1所述的嵌入式存储元件的制造方法，其中所述单元区包括第一区与第二区，所述第一区上的所述第一栅极结构之间具有第一间隙，所述第二区上的所述第一栅极结构之间具有第二间隙，所述第一间隙小于所述第二间隙，在所述第二间隙中的所述第一停止层的高度低于所述第一间隙中的所述第一停止层的高度，在形成所述第一停止层之后以及于各所述凹陷中分别形成所述硬掩模层之前，所述方法更包括: 各向异性蚀刻所述第一停止层，在所述第一间隙中形成相连的第一间隙壁，并在所述第二间隙之中形成彼此分离的第二间隙壁；以及 在所述第一区与所述第二区上形成第二停止层，填满所述第一间隙与第二间隙。
12.如权利要求11所述的嵌入式存储元件的制造方法，其中所述第二停止层与所述第一停止层的材料相同。
13.如权利要求11所述的嵌入式存储元件的制造方法，其中tl>a/2且t2>(c-a)/2， 其中， tl为所述第一停止层的厚度； t2为所述第二停止层的厚度； a为相邻两个漏极区之间的距离；以及 c为所述相邻两个漏极区与源极区之间的最大距离。
14.一种嵌入式存储元件的制造方法，其特征在于包括: 提供衬底，所述衬底包括单元区，且所述单元区包括第一区与第二区； 在所述衬底上形成多个第一栅极结构，所述第一区上的所述第一栅极结构之间具有第一间隙，所述第二区上的所述第一栅极结构之间具有第二间隙，所述第一间隙小于所述第二间隙； 在所述第一区与所述第二区上形成多个虚拟自对准接触窗插塞； 于所述衬底上形成第一停止层，其中在所述第二间隙中的所述第一停止层的高度低于所述第一间隙中的所述第一停止层的高度； 各向异性蚀刻所述第一停止层，在所述第一间隙中形成相连的第一间隙壁，并在所述第二间隙之中形成彼此分离的第二间隙壁；以及 在所述第一区与所述第二区上形成第二停止层，填满所述第一间隙与所述第二间隙。
15.如权利要求14所述的嵌入式存储元件的制造方法，其中所述第二停止层与所述第一停止层的材质相同。
16.如权利要求14所述的嵌入式存储元件的制造方法，其中tl>a/2;且t2>(c_a)/2， 其中tl为所述第一停止层的厚度； t2为所述第二停止层的厚度； a为相邻两个漏极区之间的距离；以及 c为所述相邻两个漏极区与源极区之间的最大距离。
【文档编号】H01L21/8239GK104425385SQ201310365009
【公开日】2015年3月18日 申请日期:2013年8月20日 优先权日:2013年8月20日
【发明者】蔡耀庭, 廖修汉, 庄哲辅 申请人:华邦电子股份有限公司