晶体管及其形成方法
【专利摘要】一种晶体管及其形成方法，所述晶体管的形成方法包括：提供半导体衬底；在半导体衬底表面形成栅极结构，所述栅极结构顶部具有掩膜层；在所述栅极结构和掩膜层两侧侧壁表面第一侧墙和第二侧墙；在所述栅极结构两侧的半导体衬底表面形成半导体材料层，所述半导体材料层的表面低于栅极结构的表面；对半导体材料层进行离子注入，形成源漏区；去除第二侧墙，在源漏区和栅极第一侧墙之间形成凹槽；对凹槽底部的半导体衬底进行轻掺杂离子注入，形成轻掺杂区；去除栅极结构顶部的掩膜层，暴露出栅极结构的顶部表面；在源漏区、轻掺杂区表面形成金属硅化物层。上述方法可以降低晶体管的源漏区电阻，提高晶体管的性能。
【专利说明】晶体管及其形成方法
【技术领域】
[0001] 本发明涉及半导体【技术领域】，特别涉及一种晶体管及其形成方法。
【背景技术】
[0002] 随着半导体技术的不断发展，集成电路集成化程度越来越高，器件的尺寸也不断 减小。然而器件尺寸的不断减小导致器件的性能也受到很大的影响。例如，短沟道效应、功 耗大、寄生电容大等问题。
[0003] 现有技术在SOI (绝缘底上娃)衬底上形成半导体器件，在SOI衬底上形成晶体管， 可W减小晶体管内的寄生电容，提高运行速度，并且所述晶体管具有更低的功耗。
[0004] 但是由于SOI衬底的顶层娃层的厚度较薄，在所述SOI衬底上直接形成的晶体管 的源漏区的厚度较薄，具有较高的串联电阻，所W，现有技术一般在晶体管的栅极结构两侧 的衬底上外延形成一定厚度的娃层，再在所述娃层内形成抬高的源漏区，并且在所述源漏 区表面形成金属娃化物层，从而提高源漏区的厚度，降低源漏区的电阻。
[0005] 但是所述晶体管的源漏区的串联电阻还需要进一步的降低。
【发明内容】
[0006] 本发明解决的问题是提供一种晶体管及其的形成方法，降低晶体管的源漏区的串 联电阻。
[0007] 为解决上述问题，本发明提供一种晶体管的形成方法，包括：提供半导体衬底；在 所述半导体衬底表面形成栅极结构，所述栅极结构顶部具有掩膜层；在所述栅极结构和掩 膜层两侧侧壁表面形成侧墙结构，所述侧墙结构包括位于所述栅极结构和掩膜层两侧侧壁 表面的第一侧墙和位于所述第一侧墙表面的第二侧墙；在所述栅极结构两侧的半导体衬底 表面形成半导体材料层，所述半导体材料层的表面低于栅极结构的表面；对所述半导体材 料层进行离子注入，形成源漏区；去除所述第二侧墙，在所述源漏区和栅极第一侧墙之间形 成凹槽；对所述凹槽底部的半导体衬底进行轻惨杂离子注入，形成轻惨杂区；去除栅极结 构顶部的掩膜层，暴露出栅极结构的顶部表面；在所述源漏区表面、凹槽底部的轻惨杂区表 面形成金属娃化物层。
[0008] 可选的，所述半导体衬底为绝缘体上娃。
[0009] 可选的，所述掩膜层的材料为氧化娃。
[0010] 可选的，所述第一侧墙与第二侧墙的材料不相同。
[0011] 可选的，所述第一侧墙的材料为氧化娃，所述第一侧墙的厚度大于50 A。
[0012] 可选的，所述第二侧墙的材料为氮化娃或氮氧化娃
[0013] 可选的，所述半导体材料层的材料为娃、错或娃错。
[0014] 可选的，采用选择性外延工艺，形成所述半导体材料层。
[0015] 可选的，所述栅极结构包括位于半导体衬底表面的栅介质层和位于所述栅介质层 表面的栅极，所述栅介质层的材料为氧化娃、所述栅极的材料为多晶娃。
[0016] 可选的，还包括在栅极结构顶部也形成金属娃化物层。
[0017] 可选的，形成所述金属娃化物的方法包括；在所述源漏区、凹槽底部的轻惨杂区、 第一侧墙W及栅极结构顶部的表面形成金属层；进行退火处理，在所述源漏区表面、凹槽底 部的轻惨杂区表面W及栅极结构顶部表面形成金属娃化物层；去除剩余的金属层。
[0018] 可选的，金属层的材料至少包括化、13、1'1、胖、(：0、？1或？(1中的一种金属元素。
[0019] 可选的，所述凹槽底部的轻惨杂区完全转化为金属娃化物。
[0020] 可选的，还包括；在所述金属娃化物层表面、第一侧墙表面形成介质层。
[0021] 可选的，所述介质层的材料为低K介质材料。
[0022] 可选的，所述介质层的材料至少包括；碳化娃、碳氧化娃、有机娃氧焼聚合物、氣碳 化合物中的一种。
[0023] 本发明的技术方案还提供一种采用上述方法形成的晶体管，包括；半导体衬底； 位于半导体衬底表面的栅极结构，所述栅极结构侧壁表面具有第一侧腔；位于所述栅极结 构W及第一侧墙两侧的半导体衬底内的源漏区，所述源漏区与第一侧墙之间具有凹槽，所 述源漏区的表面高于半导体衬底表面并且低于栅极结构表面；位于所述源漏区与第一侧墙 之间的凹槽底部的半导体衬底内的轻惨杂区；位于所述源漏区表面、凹槽底部的轻惨杂区 表面的金属娃化物层。
[0024] 可选的，所述凹槽底部的轻惨杂区的材料为金属娃化物。
[00巧]可选的，还包括位于栅极结构顶部的金属娃化物层。
[0026] 可选的，位于所述金属娃化物层表面、第一侧墙表面并填充满所述凹槽的介质层。
[0027] 与现有技术相比，本发明的技术方案具有W下优点：
[0028] 本发明的技术方案，在所述栅极结构两侧形成第一侧墙和第二侧墙；然后W所述 栅极结构、第一侧墙、第二侧墙为掩膜，在所述栅极结构两侧形成抬高的源漏区；然后去除 所述第二侧墙，在所述抬高的源漏区与第一侧墙之间形成凹槽，暴露出部分半导体衬底的 表面；对所述凹槽底部的半导体衬底进行轻惨杂离子注入，形成轻惨杂区；在所述源漏区 和轻惨杂区表面同时形成金属娃化物层，与现有技术只在源漏区表面形成金属娃化物层相 比，可W进一步降低轻惨杂区的电阻，提高晶体管的性能。
[0029] 进一步，在形成所述金属娃化物层之后，在所述金属娃化物层表面W及凹槽内形 成介质层。所述介质层的材料为低K介质材料，可W降低源漏区与栅极之间的寄生电容，提 高晶体管的性能。
【专利附图】
【附图说明】
[0030] 图1是本发明的现有技术的晶体管的结构示意图。
[0031] 图2至图15是本发明的实施例的晶体管的形成过程的结构示意图。
【具体实施方式】
[0032] 如【背景技术】中所述，现有技术中晶体管的源漏区的串联电阻还有待进一步的降 低。
[0033] 请参考图1，为在SOI衬底上形成的晶体管的结构示意图。
[0034] 所述晶体管包括：底层娃层10、位于底层娃层表面的绝缘层11、位于所述绝缘层 表面的顶层娃层内的抬高的源漏区12 ;位于所述顶层娃层表面的栅介质层21、位于所述栅 介质层表面的栅极22、位于所述栅介质层21和栅极22两侧侧壁表面的第一侧墙23和所述 第一侧墙23表面的第二侧墙24。所述晶体管还包括位于所述栅极22顶部W及源漏区12 表面的金属娃化物层25。
[00巧]由于所述SOI衬底的顶层娃层较薄，在所述栅极结构两侧的顶层娃层表面形成娃 层，从而形成抬高的源漏区12,可W提高源漏区12的厚度，降低源漏区12的串联电阻；在 所述源漏区12表面形成金属娃化物层25同样可W降低所述源漏区12的串联电阻。
[0036] 但是，由于所述源漏区12还有一部分扩展区域(轻惨杂区)位于所述第一侧墙23、 第二侧墙24、栅介质层21下方，所述扩展区域的厚度较薄，并且表面无法形成金属娃化物 层，从而所述扩展区域仍然具有较高的电阻，会影响晶体管的性能。
[0037] 本发明的实施例，在所述源漏区的扩展区域(轻惨杂区）的部分表面也形成金属娃 化物层，进一步降低晶体管的源漏区的串联电阻。
[0038] 为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明 的具体实施例做详细的说明。
[0039] 请参考图2,提供半导体衬底100。
[0040] 所述半导体衬底100的材料包括娃、错、错化娃、神化嫁等半导体材料，所述半导 体衬底100可W是体材料也可W是复合结构如绝缘体上娃。本领域的技术人员可W根据半 导体衬底100上形成的半导体器件选择所述半导体衬底100的类型，因此所述半导体衬底 的类型不应限制本发明的保护范围。
[0041] 本实施例中，所述半导体衬底100的为绝缘体上娃（SOI)衬底，所述半导体衬底 100包括底层娃层101、位于底层娃层表面的绝缘层102、位于绝缘层102表面的顶层娃层 103。
[0042] 在所述绝缘体上娃（SOI)衬底上形成晶体管，可W降低晶体管的寄生电容，提高晶 体管的开关速率，降低晶体管的功耗。
[0043] 请参考图3,在所述半导体衬底100表面形成栅介质材料层201、位于所述栅介 质层材料层201表面的栅极材料层202, W及位于所述栅极材料层202表面的掩膜材料层 300。
[0044] 采用沉积工艺形成所述栅介质材料层201，所述沉积工艺为化学气相沉积或原子 层沉积工艺，所述栅介质材料层201的厚度为Inm到lOOnm。
[0045] 采用沉积工艺形成所述栅极材料层202,所述栅极材料层的厚度为lOnm?200nm。
[0046] 本实施例中，所述栅介质材料层201的材料为氧化娃或氮氧化娃，所述栅极材料 层202的材料为多晶娃。
[0047] 所述掩膜材料层300的材料为氧化娃或氮化娃，所述掩膜材料层300的厚度为 Inm?200nm，后续对所述掩膜材料层300进行图形化，形成刻蚀栅极材料层202和栅介质 材料层201的掩膜。
[0048] 请参考图4,刻蚀所述掩膜材料层300 (请参考图3)形成掩膜层301 ; W所述掩膜 层301为掩膜刻蚀所述栅极材料层202 (请参考图3)和栅介质材料层201 (请参考图3)， 形成栅极212和栅介质层211。
[0049] 形成所述掩膜层301的方法包括；在上述掩膜材料层300表面形成光刻胶层；对 上述光刻胶层进行显影曝光，形成图形化光刻胶层，所述图形化光刻胶层定义出后续形成 的栅极结构的位置和尺寸；W所述图形化光刻胶层为掩膜，刻蚀所述掩膜材料层300 (请参 考图3)，形成掩膜层301。所述掩膜层301作为后续刻蚀栅极材料层202 (请参考图3)和 栅介质材料层201 (请参考图3)的掩膜。
[0050] 采用干法刻蚀工艺刻蚀所述栅极材料层202(请参考图3)和栅介质材料层201 (请 参考图3)，分别形成栅极212和栅介质层211，所述栅极212和栅介质层211构成晶体管的 栅极结构。
[0051] 请参考图5,在所述栅介质层211、栅极212、掩膜层301侧壁表面W及顶层娃层 103表面形成第一侧墙材料层302。
[0052] 可W采用氧化工艺或沉积工艺形成所述第一侧墙材料层302。本实施例中，所述第 一侧墙材料层302的材料为氧化娃，采用热氧化工艺形成所述第一侧墙材料层302,所述第 一侧墙材料层302的厚度大于50 A。
[0053] 所述第一侧墙材料层302后续用于形成第一侧墙，所述第一侧墙一方面可W作为 栅极结构两侧的隔离结构，还可W修复所述栅极212在刻蚀过程中受到的损伤。
[0054] 在本发明的其他实施例中，所述第一侧墙材料层302的材料还可W是氮化娃或氮 氧化娃。
[00巧]请参考图6,在所述第一侧墙材料层302、掩膜层301表面形成第二侧墙材料层 303。
[0056] 所述第二侧墙材料层303可W采用化学气相沉积工艺形成，本实施例中所述第二 侧墙材料层303的材料为氮化娃。
[0057] 后续刻蚀所述第二侧墙材料层303形成第二侧墙，所述第二侧墙作为形成离子注 入形成源漏区的掩膜。
[005引所述第二侧墙的厚度为Inm?200皿。
[0059] 请参考图7,刻蚀所述第二侧墙材料层302 (请参考图6)和第一侧墙材料层301， 分别形成第二侧墙313和第一侧墙312。
[0060] 采用无掩膜刻蚀工艺去除位于掩膜层301顶部和部分顶层娃层103表面的第一侧 墙材料层302和第二侧墙材料层303,形成第二侧墙313和第一侧墙312。
[0061] 所述第一侧墙312覆盖掩膜层301、栅极212、栅介质层211的侧壁表面W及部分 顶层娃层103,所述第二侧墙313位于所述第一侧墙312表面。
[0062] 所述第一侧墙313作为后续离子注入形成源漏区的掩膜，用于限定源漏区与栅极 之间的距离。
[0063] 请参考图8,在所述栅极212、第一侧墙312和第二侧墙313两侧的顶层娃层103 表面形成半导体材料层400。
[0064] 采用选择性外延工艺，形成所述半导体材料层400。本实施例中，所述半导体材 料层400的材料为娃，在本发明的其他所述例中，所述半导体材料层400的材料还可W是 SiGe、Ge等半导体材料。采用选择性外延工艺可W较好的控制所述半导体材料的生长速率 W及厚度，使最终形成的所述半导体材料层400的表面低于栅极212的表面。
[0065] 所述半导体材料层400用于提高栅极212两侧的半导体层的厚度，后续在所述半 导体材料层400及其下方的顶层娃层103内形成源漏区。所述半导体材料层400提高了源 漏区的厚度，从而可w降低形成的源漏区的串联电阻。
[0066] 请参考图9,对所述半导体材料层400及其下方的顶层娃层103进行重惨杂离子注 入，形成源漏区401。
[0067] W所述掩膜层301、第一侧墙312、第二侧墙313为掩膜，对所述半导体材料层400 (请参考图8) W及位于所述半导体材料层400 (请参考图8)正下方的部分顶层娃层103进 行重惨杂离子注入形成源漏区401。
[0068] 所述重惨杂离子注入的类型与待形成的晶体管的类型相同。
[0069] 请参考图10,去除所述第二侧墙313 (请参考图9)，形成凹槽314。
[0070] 本实施例中，采用湿法刻蚀工艺去除第二侧墙313 (请参考图9)，所述湿法刻蚀的 刻蚀溶液为磯酸溶液。在本发明的其他实施例中，也可W采用干法刻蚀工艺去除所述第二 侧墙313。
[0071] 所述凹槽314暴露出部分位于源漏区401与栅极212之间的顶层娃层103表面的 部分第二测墙312。
[0072] 请参考图11，对所述凹槽314凹槽底部的部分顶层娃层103内进行轻惨杂离子注 入，形成轻惨杂区402。
[0073] 所述轻惨杂离子注入的离子类型与待形成的晶体管的类型相同。由于离子扩散作 用，部分轻惨杂区402位于栅介质层211的下方。
[0074] 形成所述轻惨杂区402可W改善晶体管的短沟道效应。
[00巧]请参考图12,去除所述凹槽314底部的部分第一侧墙312 W及栅极212顶部的掩 膜层301 (请参考图11)，暴露出轻惨杂区402的部分表面W及栅极212的顶部表面。
[0076] 去除所述轻惨杂区402表面的部分第一侧墙312和掩膜层301之后，暴露出轻惨 杂区402 W及栅极212的表面，便于后续在所述轻惨杂区402表面和栅极212顶部表面形 成金属娃化物层。
[0077] 请参考图13,在所述源漏区401、部分轻惨杂区402、第一侧墙312 W及栅极212表 面形成金属层500。
[007引金属层500的材料至少包括化、了3、1'1、胖、(：0、？1或？(1中的一种金属元素。本实 施例中，所述金属层500的材料为Ni。
[0079] 可W采用蒸发或姗射工艺形成所述金属层500。
[0080] 请参考图14,在所述源漏区401表面、部分轻惨杂区402表面W及栅极212表面形 成金属娃化物层501。
[0081] 本实施例中，采用两步娃化工艺采用炉管或快速退火设备，在高纯的氮气环境中， 低温快速退火，例如反应温度26(TC，持续时间30砂，形成富媒相娃化物；随后，采用湿法刻 蚀的方法，去除多余的Ni金属层；最后，采用高温快速退火，例如反应温度50(TC，持续时间 30砂，使富媒相娃化物发生相变，在所述源漏区401表面、部分轻惨杂区402表面W及栅极 212表面形成金属娃化物层501。
[0082] 在本发明的其他实施例中，还可W采用一步娃化工艺：采用炉管或者快速退火设 备，在高纯度的氮气环境下高温快速退火，直接形成媒娃化物。
[0083] 由于金属只能和娃发生反应形成金属娃化物层，所述所述金属娃化物层501只能 形成在所述源漏区401表面、部分轻惨杂区402表面W及栅极212表面。
[0084] 形成所述金属娃化物层501之后，采用湿法刻蚀方法，去除多余的金属层材料。
[0085] 本实施例中，由于所述轻惨杂区402的厚度较薄，所述轻惨杂区402的娃与金属充 分反应，完全转变为金属娃化物降低了所述轻惨杂区402的电阻。
[0086] 与现有技术相比，本实施例中，不仅在源漏区401表面形成金属娃化物层，还在轻 惨杂区402表面形成金属娃化物层，进一步降低了电阻，避免由于轻惨杂区的厚度较薄，造 成电阻较大的问题，从而可W提高晶体管的性能。
[0087] 请参考图15,在所述金属娃化物层501表面、第一侧墙312表面形成介质层600。
[0088] 所述介质层600填充满凹槽314 (请参考图14)并覆盖所述源漏区401、部分轻惨 杂区402、栅极212表面的金属娃化物层501。所述介质层600作为晶体管表面的层间介质 层，后续可W在所述介质层600内形成金属插塞，连接晶体管的源漏区401和栅极212。
[0089] 所述介质层600的材料为低K介质材料，至少包括碳化娃、碳氧化娃、有机娃氧焼 聚合物、氣碳化合物中的一种。所述低K介质材料的K值较低，可W有效降低栅极211与源 漏区401之间的寄生电容，提高晶体管的运行速率，提高晶体管的性能。本实施例中，所述 介质层600的材料为碳化娃，采用化学气相沉积工艺形成所述介质层600。
[0090] 本实施例还提供一种采用上述方法形成的晶体管。
[0091] 请参考图15,为所述晶体管的结构示意图。
[0092] 所述晶体管包括；半导体衬底，本实施例中，所述半导体衬底为绝缘体上娃（SOI) 衬底，所述半导体衬底包括底层娃层101、位于底层娃层表面的绝缘层102、位于绝缘层102 表面的顶层娃层103 ;
[0093] 位于半导体衬底的顶层娃层103表面的栅极结构，所述栅极结构包括栅介质层 211和栅极212,所述栅极结构侧壁表面具有第一侧墙312 ;
[0094] 位于所述栅极结构W及第一侧墙312两侧的半导体衬底内的源漏区401，所述源 漏区401与第一侧墙312之间具有凹槽，所述源漏区401的表面高于半导体衬底的表面并 且低于栅极结构表面；
[0095] 位于所述源漏区401与第一侧墙312之间的凹槽底部的半导体衬底内的轻惨杂区 402 ；
[0096] 位于所述源漏区401表面、凹槽底部的轻惨杂区402表面的金属娃化物层501。
[0097] 本实施例中，所述凹槽底部的轻惨杂区402的材料为金属娃化物，所述栅极结构 顶部也具有金属娃化物层501。
[0098] 本实施例中，所述晶体管还包括位于所述金属娃化物层501表面、第一侧墙312表 面并填充满所述凹槽的介质层600,所述介质层的材料为低K介质材料，至少包括；碳化娃、 碳氧化娃、有机娃氧焼聚合物、氣碳化合物中的一种。
[0099] 本实施例提供的晶体管的源漏区401和轻惨杂区402表面均形成有金属娃化物 层，可W同时降低源漏区和轻惨杂区的电阻，提高晶体管的性能。并且，所述栅极结构和源 漏区之间填充有低K介质层，可W降低所述栅极与源漏区之间的寄生电容，提高晶体管的 运行速率，提高晶体管的性能。
[0100] 虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本 发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当W权利要求所 限定的范围为准。
【权利要求】
1. 一种晶体管的形成方法，其特征在于，包括： 提供半导体衬底； 在所述半导体衬底表面形成栅极结构，所述栅极结构顶部具有掩膜层； 在所述栅极结构和掩膜层两侧侧壁表面形成第一侧墙和位于所述第一侧墙表面的第 二侧墙； 在所述栅极结构两侧的半导体衬底表面形成半导体材料层，所述半导体材料层的表面 低于栅极结构的表面； 对所述半导体材料层进行离子注入，形成源漏区； 去除所述第二侧墙，在所述源漏区和第一侧墙之间形成凹槽； 对所述凹槽底部的半导体衬底进行轻掺杂离子注入，形成轻掺杂区； 去除栅极结构顶部的掩膜层，暴露出栅极结构的顶部表面； 在所述源漏区表面、凹槽底部的轻掺杂区表面形成金属硅化物层。
2. 根据权利要求1所述的晶体管的形成方法，其特征在于，所述半导体衬底为绝缘体 上硅。
3. 根据权利要求1所述的晶体管的形成方法，其特征在于，所述掩膜层的材料为氧化 硅。
4. 根据权利要求1所述的晶体管的形成方法，其特征在于，所述第一侧墙与第二侧墙 的材料不相同。
5. 根据权利要求4所述的晶体管的形成方法，其特征在于，所述第一侧墙的材料为氧 化硅，所述第一侧墙的厚度大于50A。
6. 根据权利要求5所述的晶体管的形成方法，其特征在于，所述第二侧墙的材料为氮 化硅或氮氧化硅。
7. 根据权利要求1所述的晶体管的形成方法，其特征在于，所述半导体材料层的材料 为娃、锗或娃锗。
8. 根据权利要求7所述的晶体管的形成方法，其特征在于，采用选择性外延工艺，形成 所述半导体材料层。
9. 根据权利要求1所述的晶体管的形成方法，其特征在于，所述栅极结构包括位于半 导体衬底表面的栅介质层和位于所述栅介质层表面的栅极，所述栅介质层的材料为氧化 硅、所述栅极的材料为多晶硅。
10. 根据权利要求9所述的晶体管的形成方法，其特征在于，还包括在栅极结构顶部也 形成金属娃化物层。
11. 根据权利要求10所述的晶体管的形成方法，其特征在于，形成所述金属硅化物的 方法包括：在所述源漏区、凹槽底部的轻掺杂区、第一侧墙以及栅极结构顶部的表面形成金 属层；进行退火处理，在所述源漏区表面、凹槽底部的轻掺杂区表面以及栅极结构顶部表面 形成金属硅化物层；去除剩余的金属层。
12. 根据权利要求11所述的晶体管的形成方法，其特征在于，金属层的材料至少包括 Ni、Ta、Ti、W、Co、Pt或Pd中的一种金属元素。
13. 根据权利要求12所述的晶体管的形成方法，其特征在于，所述凹槽底部的轻掺杂 区完全转化为金属硅化物。
14. 根据权利要求1所述的晶体管的形成方法，其特征在于，还包括：在所述金属硅化 物层表面、第一侧墙表面形成介质层。
15. 根据权利要求14所述的晶体管的形成方法，其特征在于，所述介质层的材料为低K 介质材料。
16. 根据权利要求15所述的晶体管的形成方法，其特征在于，所述介质层的材料至少 包括：碳化硅、碳氧化硅、有机硅氧烷聚合物、氟碳化合物中的一种。
17. -种晶体管，其特征在于，包括： 半导体衬底； 位于半导体衬底表面的栅极结构，所述栅极结构侧壁表面具有第一侧墙； 位于所述栅极结构以及第一侧墙两侧的半导体衬底内的源漏区，所述源漏区与第一侧 墙之间具有凹槽，所述源漏区的表面高于半导体衬底表面并且低于栅极结构表面； 位于所述源漏区与第一侧墙之间的凹槽底部的半导体衬底内的轻掺杂区； 位于所述源漏区表面、凹槽底部的轻掺杂区表面的金属硅化物层。
18. 根据权利要求17所述的晶体管，其特征在于，所述凹槽底部的轻掺杂区的材料为 金属娃化物。
19. 根据权利要求17所述的晶体管，其特征在于，还包括位于栅极结构顶部的金属硅 化物层。
20. 根据权利要求17所述的晶体管，其特征在于，还包括：位于所述金属硅化物层表 面、第一侧墙表面并填充满所述凹槽的介质层。
【文档编号】H01L29/78GK104465376SQ201310425291
【公开日】2015年3月25日 申请日期:2013年9月17日 优先权日:2013年9月17日
【发明者】刘金华 申请人:中芯国际集成电路制造(上海)有限公司