具有隔离沟道的FINFET器件的制作方法与工艺

本公开内容涉及制作集成电路晶体管，并且具体地，涉及低泄漏三维FinFET(鳍式场效应晶体管)器件。

背景技术：
在数字电路中，晶体管是如下开关，该开关理想地：a)在它关断时传递零电流；b)在它导通时供应大电流流动；并且c)在导通与关断状态之间瞬时切换。遗憾的是，晶体管未如在集成电路中构造的那样理想并且甚至在它关断时也往往泄漏电流。经过器件或者从器件泄漏的电流往往耗尽向器件供应功率的电池。多年以来，通过缩减关键尺度以增加切换速度来提高集成电路晶体管性能。然而随着基于硅的晶体管的尺度继续缩减，维持对包括关断状态泄漏的各种电特性的控制变得越来越有挑战性，而从缩减器件尺度获得的性能益处已经变得不显著。因此一般而言有利的是通过备选手段减少晶体管中的漏电流，这些手段包括改变材料和器件几何形状。集成电路通常并入如下FET，在这些FET中，电流响应于向栅极施加的电压流过在源极与漏极之间的半传导沟道。在图1A中示出并且以下更具体描述传统平面(2-D)晶体管结构。为了提供对电流流动的更好控制，已经开发有时称为3D晶体管的FinFET晶体管，诸如图1B中所示FinFET晶体管。FinFET是如下电子切换器件，在该电子切换器件中，传统FET的平面半传导沟道替换为垂直于衬底表面向外延伸的半传导鳍。在这样的器件中，控制鳍中的电流流动的栅极在鳍的三侧周围卷包(wrap)以便从三个表面而不是一个表面影响电流流动。用FinFET设计实现的改进的控制造成更快的切换性能和减少的电流泄漏。英特尔在2011年5月4日的通报中描述这一类型的晶体管，将它称为包括3D晶体管、3-D三栅极晶体管或者FinFET的各种名称。(例如见在http://news.cnet.com/8301-139243-20059431-64.html位于因特网上的、标题为“HowIntel’s3Dtechredefinesthetransistor”的文章；也见2009年4月9日公布的、Kavalieros等人的美国公开号2009/0090976；Rakshit等人的美国专利号8,120,073；Rios等人的美国专利号7,973,389；Hareland等人的美国专利号7,456,476；以及Chau等人的美国专利号7,427,794。)在图2中示出半传导鳍阵列。通常，可以通过在鳍阵列之上保形地沉积公共栅极来形成多个晶体管的阵列。另外，可以通过在鳍阵列之上保形地沉积多个公共栅极来形成多栅极晶体管的阵列。在源极与漏极区域之间具有三个栅极的这样的FinFET阵列称为三栅极晶体管。在开发FinFET之前，开发了应变硅晶体管以增加对半传导沟道中的电荷载流子的迁移率的控制。向晶体管材料中引入压缩应变往往增加电荷迁移率，从而造成对向栅极施加的电压的改变的更快切换响应。可以例如通过用外延生长的硅化合物替换源极和漏极区域中或者沟道本身中的体硅来引入应变。术语外延指代如下受控晶体生长工艺，在该工艺中从体晶体的表面生长晶体的新外延层而维持下层体晶体的相同晶体结构。尽管有三维结构和应变硅材料提供的改进，晶体管仍然继续随着器件尺度缩减到1-50纳米的范围内而遭受某些类型的性能下降。这些性能下降具体包括在半传导沟道与衬底之间的电荷泄漏。

技术实现要素：
根据如本文描述的一个实施例，通过在沟道与衬底之间插入绝缘层隔离作为鳍的沟道与衬底来防止FinFET器件中的沟道到衬底泄漏。绝缘层物理和电隔离鳍与衬底，因此防止在鳍与衬底之间的电流泄漏。理论上，在无泄漏时，器件将完全导通或者完全关断。不同于其中通过沉积和蚀刻鳍材料来形成鳍的常规FinFET制作工艺，本文描述的工艺在阵列中预先布置的绝缘柱之间的空间中从硅表面外延生长鳍阵列。绝缘柱提供在相邻鳍之间的局部化绝缘。如果鳍包含两种不同材料，则可以容易去除下面的材料而留下上面的材料，因此产生绝缘柱的交错阵列并且使得半传导鳍悬置于硅表面上方。然后如果希望，则可以用氧化物填充在剩余上面的鳍材料下面的所得间隙以更好地支撑鳍并且辅助隔离鳍沟道阵列与衬底。附图说明在附图中，相同标号标识相似元件。未必按比例绘制附图中的元件的尺寸和相对位置。图1A是现有技术平面FET的图解透视图。图1B是现有技术FinFET的图解透视图。图2是从实际的扫描电子显微镜(SEM)图像获得的外延生长的半传导鳍阵列的透视图。图3是示出在形成如本文描述的隔离FinFET时的基本步骤的高级工艺流程图。图4是示出在形成本文描述的隔离FinFET的工艺中的附加细节的中级工艺流程图。图5A是示出可以用来限定NMOS和PMOS器件并且形成隔离沟槽的工艺步骤序列的工艺流程图。图5B是由图5A中所示工艺流程形成的器件轮廓的侧视图，其中已经在硅衬底中蚀刻隔离沟槽。图6A是示出可以用来形成氮化物柱阵列的又一工艺步骤序列的工艺流程图。图6B是由图6A中所示工艺流程形成的器件轮廓的侧视图，其中已经填充图5B中所示沟槽并且已经在沟槽之间的有源区域中形成氮化物柱阵列。图7A图示如下工艺流程图，该工艺流程示出可以用来形成与图6B中所示氮化物柱部分地交错的外延生长的双层鳍阵列的又一工艺步骤序列。图7B是由图7A中所示工艺流程形成的器件轮廓的侧视图，其中已经建立外延半传导鳍和氮化物柱的部分交错结构。图8A是如下工艺流程图，该工艺流程示出可以用来形成与图7B中所示半传导鳍的三侧邻接的栅极的又一工艺步骤序列。图8B是由图8A中所示工艺流程形成的器件轮廓的侧视图，其中在图7B中所示交错结构之上沉积保形栅极和氮化物硬掩模。图9A、10A和11A是在其中将沟道与衬底隔离的工艺期间在栅极区域中沿着FinFET器件轮廓的线A-A’切割的侧视图。图9B、10B和11B是在去除牺牲交错结构和形成外延凸起源极/漏极期间在源极/漏极区域中沿着FinFET器件轮廓的线B-B’切割的侧视图。图9C、10C和11C是如本文描述的两晶体管结构的透视图，这些透视图示出栅极区域(A-A’)和在形成源极/漏极结构时源极/漏极区域轮廓(B-B’)的改变二者。图10D和11D是工艺流程图，每个工艺流程图分别示出可以用来形成图10A-10C和11A-11C中的结构的更多工艺步骤序列。具体实施方式在以下描述中，阐述某些具体细节以便提供对公开的主题内容的各种方面的透彻理解。然而无这些具体细节仍然可以实现公开的主题内容。在一些实例中，尚未具体描述包括本文公开的主题内容的实施例的公知结构和半导体处理方法以免模糊对本公开内容的其它方面的描述。除非上下文另有要求，贯穿说明书和所附权利要求，字眼“包括(comprise)”及其变化、比如“包括(comprises)”和“包括(comprising)”将在开放、包含意义上加以解释、也就是解释为“包括但不限于”。贯穿说明书对“一个实施例”或者“一实施例”的引用意味着结合该实施例描述的特定特征、结构或者特性包含于至少一个实施例中。因此，短语“在一个实施例中”或者“在一实施例中”在贯穿说明书的各处的出现未必都指代相同方面。另外，可以在本公开内容的一个或者多个方面中以任何适当方式组合特定特征、结构或者特性。贯穿说明书对绝缘材料的引用可以包括除了用来举例说明呈现的晶体管器件的具体实施例的材料之外的各种材料。不应狭义地解释术语“外延硅化合物”使外延生长的结构例如限于Si、SiGe或者SiC，但是实际上，广义地解释术语“外延硅化合物”覆盖可以从硅衬底外延生长的任何化合物。本文参照已经生产的FinFET结构的示例描述具体实施例。FinFET结构也在一些公开物中称为3-D晶体管或者备选地称为三栅极或者多栅极结构。对如本文所用术语FinFET或者鳍式晶体管的使用包括这一类型的所有结构并且含义为如下广义意义，3D晶体管或者三栅极晶体管是该广义含义的子集。本公开内容和对某些材料、尺度以及处理步骤的细节和排序的引用为举例而不应限于所示内容。在图中，相同标号标识相似特征或者元件。未必按比例绘制图中的特征的尺寸和相对位置。图1A示出在硅衬底102上构建的常规平面晶体管100。常规平面晶体管的部分包括有源区域104、源极106、漏极108、平面传导沟道110和栅极112。未示出的栅极电介质如本领域熟知的那样电隔离沟道与栅极。有源区域104占用衬底的上层，可以用杂质掺杂该上层以创建具有净负或者净正电荷的阱。在常规平面晶体管100导通时，电流经过平面传导沟道110从源极106流向漏极108。在平面传导沟道中的电流流动通过施加栅极电压由栅极112控制。与栅极电压关联的电场具有如果栅极电压超过某个阈值则接通常规平面晶体管100的效果。如果施加的栅极电压降至阈值电压以下，则常规平面晶体管100关断并且电流停止从源极106流向漏极108。由于栅极112仅能从一侧(即从平面传导沟道110的顶部)影响平面传导沟道110，所以向硅衬底102中的电荷泄漏往往在沟道/衬底结处出现。图1B示出在硅衬底102上构建的常规FinFET器件150。与图1A中所示器件相似，常规FinFET器件150的部分包括有源区域104、源极152、漏极154、传导鳍沟道156和卷绕(wrap-around)栅极158。常规FinFET器件150的有源区域104可以用杂质来掺杂以创建具有净负或者净正电荷的阱。在常规FinFET器件150导通时，电流在卷绕栅极158的控制之下经过高的(tall)传导鳍沟道156从源极152流向漏极154。施加具有超过某个阈值电压值的值的电压接通常规FinFET器件150。如果施加的电压降至阈值电压值以下，则常规FinFET器件150关断，并且电流停止从源极152流向漏极154。由于卷绕栅极158从三侧影响传导鳍沟道156，所以实现对传导鳍沟道156的传导性质的改进控制。这样的改进控制使从传导鳍沟道156向硅衬底102的电荷泄漏虽然未被消除，但是被减少。由于鳍沟道160的载流容量比平面传导沟道110的载流容量大得多，所以常规FinFET器件150的切换特性也比常规平面晶体管100的切换特性有提高。图2示出外延生长的半传导鳍的阵列200。可以用22nm或者更小技术构造用于这一类型的晶体管的鳍156。例如鳍156的宽度可以在范围18-22nm内，高度204在范围25-100nm内而优选在范围50-75nm内。在鳍156之间的空间208可以在与鳍的宽度相同的范围内，例如18-22nm。对于22nm鳍而言，鳍的节距206(即从一个鳍156的中心到下一个鳍156的中心的距离)将一般在范围40-48nm内并且通常是鳍156的宽度的两倍，节距206也是从一个空间208的中心到下一个空间208的中心的距离。因此，对于18nm的鳍宽度，优选36nm的节距206，但是也可以使用在范围30-50nm内的节距。这些总体尺度和更小尺度的鳍156的循环用于如现在将参照图3-11C说明的本发明的各种实施例。随着半导体工艺发展，尺度也可以改变以与可用技术匹配。例如鳍根据希望的设计特性和可用几何形状可以宽度在范围8-20nm内并且具有在范围10-200nm内的高度。图3是描述制作工艺300中的基本动作的高级流程图，该制作工艺用于被设计用于防止沟道到衬底泄漏的隔离沟道FinFET器件。在302，在硅衬底上形成双层鳍和绝缘柱的交错结构。在304，沉积保形栅极。在306，从源极/漏极区域去除整个交错结构而该结构在栅极区域中保留。在308，在栅极区域中用绝缘体替换双层鳍的下部分，因此电隔离交错结构与衬底。在310，形成外延凸起源极/漏极。图4是更具体描述用于隔离沟道FinFET器件的制作工艺400的更具体流程图。在402，通过在硅衬底中形成成对的绝缘沟槽来划界有源区域。绝缘沟槽形成在其中将形成FinFET器件的有源区域与邻近区域之间的电屏障。在404，用绝缘材料(例如氧化硅)填充沟槽，并且图案化用来形成沟槽的氮化物硬掩模以形成绝缘柱阵列。在406，通过外延生长各种硅化合物来填充由绝缘柱阵列限定的空间以形成双层鳍沟道阵列。每个双层鳍沟道包括下层和上层。在408，沉积保形栅极。在410，从源极/漏极区域、但是不从栅极区域去除交错结构。在去除工艺410的部分期间，也去除栅极区域中的鳍沟道的下层以创建在衬底与鳍沟道的上层之间的空隙(void)。由于使用这一下层作为暂时占位部分(placeholder)，所以将它称为牺牲层。在412，用绝缘材料(例如氧化硅)填充该空隙。在414，形成外延凸起源极/漏极。以下参照图5A-11D，每组图通过呈现更具体工艺步骤序列和在完成该步骤序列时产生的对应侧视图来更具体示出来自图4的工艺步骤之一。图5A和5B更具体图示步骤402，其中通过在硅衬底中形成成对的绝缘沟槽来划界有源区域。图5A示出包括步骤502、504、506和508的工艺步骤序列，可以执行该工艺步骤序列以形成图5B中所示沟槽结构510。沟槽结构510包括N掺杂衬底520、P掺杂衬底522、沟槽524(示出三个)、焊盘氧化物层530和氮化硅层532。在502，在硅衬底中形成掺杂阱以有助于形成NMOS和PMOS器件。通常在用具有过量电子的材料(例如V族元素，诸如磷或者砷)掺杂的N阱中形成PMOS器件。通常在用缺乏价电子的材料(例如III族元素，通常为硼)掺杂的P阱中形成NMOS器件。在504，通过标准技术(例如在高温使硅暴露于富氧环境用于热氧化硅)来生长焊盘氧化物层530。焊盘氧化物层530是用来钝化硅表面的薄绝缘层。去除硅表面上的原生(native)氧化物层可以在生长焊盘氧化物层530之前。在506，通过标准技术(例如化学气相沉积(CVD)、等离子体气相沉积(PVD)等)沉积氮化硅层532。然后使用常规光刻和蚀刻工艺来图案化氮化硅层532。由于常规光刻为半导体处理领域技术人员所熟知，所以未在图中明示它，但是将简述它。常规光刻需要在光刻胶上自旋、经过图案化的掩模使光刻胶的部分暴露于紫外线并且显影掉光刻胶的未暴露部分，由此向光刻胶传送掩模图案。光刻胶掩模然后可以用来向一个或者多个下面的层中蚀刻掩模图案。通常，如果后续蚀刻相对浅，则使用光刻胶掩模，因为光刻胶可能在蚀刻工艺期间被消耗。在508，例如使用也称为反应离子蚀刻(RIE)工艺的定向(各向异性)等离子体蚀刻来图案化和蚀刻氮化硅层532。在RIE蚀刻之后，可以使用标准湿化学清理工艺来去除残留光刻胶。然后又可以使用氮化硅层532作为用于在衬底中蚀刻沟槽524的硬掩模。如本领域技术人员熟知的那样，这样的氮化物硬掩模技术在蚀刻需要更长蚀刻时间的深结构时是希望的，因为氮化物硬掩模可以比光刻胶可以的那样更可靠地经受蚀刻工艺。沟槽524向硅衬底中延伸至远低于有源区域以便提供与可以包括其它器件的邻近区域的有效电隔离。在蚀刻沟槽524之后，在适当处留下氮化硅层532。图6A和6B更具体图示步骤404，在该步骤中用绝缘材料填充沟槽524并且在硅衬底的表面上形成绝缘柱阵列。图6A示出包括步骤602、604、606和608的工艺步骤序列，可以执行该工艺步骤序列以形成图6B中所示柱结构610。柱结610包括填充的沟槽624和绝缘柱632。在602，例如可以使用标准沉积方法(例如CVD)用绝缘材料(诸如二氧化硅)填充沟槽524。填充的沟槽624可以在硅表面上方延伸至近似氮化硅层532的顶部。在604，在填充沟槽之后，可以使用氮化硅层532作为抛光停止层来执行化学机械平坦化(CMP)以平坦化填充的沟槽624中的氧化物。这一技术造成氧化物沟槽填充和氮化硅层532处于基本上等效的高度。在606，使用如以上描述的常规光刻和蚀刻工艺来再次图案化氮化硅层532以产生图6B中所示绝缘柱阵列632。在蚀刻氮化硅绝缘柱632时，焊盘氧化物530可以用作蚀刻停止层。在608，可以执行外延预清理步骤(例如氢氟酸(HF)清理)以去除在氮化物柱之间的焊盘氧化物530并且预备下面的硅作为用于外延生长的成核表面。图7A和7B更具体图示步骤406，在该步骤中可以通过外延生长各种硅化合物来填充由绝缘柱阵列632限定的空间。这样的外延生长形成双层鳍710的阵列，其中每个鳍710将选择性地将源极电耦合到漏极。双层鳍710与填充的沟槽624基本上平行地对准。图7A示出包括步骤702、704和706的工艺步骤序列，可以执行该工艺步骤序列以形成图7B中所示交错结构708。交错结构708包括绝缘柱632和双层鳍710，这些双层鳍包括上层712和下层714。在702，可以通过外延生长半传导材料来形成双层鳍710的下层714。用于下层714的外延硅化合物可以例如是锗化硅(SiGe)，其中锗含量在约20％到约60％的范围内。在704，双层鳍710的上层712希望是外延硅化合物，诸如硅、SiGe或者碳化硅(SiC)。用于双层鳍710的上层712的SiGe可以是与用于下层714的SiGe不同的组成。例如上层712可以包含0至约25％锗。下鳍层714将由相对于上鳍层712选择性地可蚀刻的材料制成。例如纯硅相对于20％-30％锗的SiGe层选择性地可蚀刻。类似地，具有50％Ge的SiGe的下层714相对于在范围0％-25％锗内的SiGe的上层712选择性地可蚀刻。类似地，包含一些碳的上层712(诸如SiC或者SiGeC层)允许选择性地蚀刻不含碳的下层714(诸如Si或者SiGe)。选择外延SiGe和SiC作为组成双层鳍710的材料可以在鳍沟道中产生比通常使用常规方法而产生的应变更多的应变。因此，在提供局部化隔离的成对的绝缘柱之间形成双层鳍710中的每个双层鳍。在706，在外延生长双层鳍710之后，可以执行氮化物回蚀步骤，在该步骤中，例如使用对氧化物和外延生长的硅化合物二者有选择性的磷酸(H3PO4)氮化物去除工艺来去除绝缘柱阵列632的至少顶部部分。希望回蚀氮化物层至上层717的高度的至少一半，并且在一些情况下沿着上层712的高度仅10％-30％。优选未完全去除氮化物层，因为它将在去除下鳍714时向鳍710提供机械支撑。图8A和8B更具体图示步骤408，在该步骤中，沉积覆盖在交错结构708上面的保形栅极。图8A示出包括步骤802、804和806的具体工艺步骤序列，可以执行该工艺步骤序列以形成图8B中所示保形栅极结构808。保形栅极结构808包括栅极电介质810、栅极812和氮化硅硬掩模814。在802，可以在交错结构708上保形地沉积栅极电介质810。栅极电介质810的组成可以是具有约4.0的介电常数的二氧化硅，或者更希望的是，栅极电介质可以是具有在范围约5.0-10.0范围内或者更高的介电常数的高介电常数(高K)材料。这样的高介电常数材料例如包括氧化铪和硅化铪。可以例如使用热生长工艺或者CVD工艺来沉积栅极电介质810。在804，可以沉积栅极812。形成栅极812的体栅极材料的组成可以包括功函数金属合金，例如氮化钽(TaN)、氮化钛(TiN)或者铝化钛(TiAl)。可以使用常规金属沉积工艺来沉积栅极812，诸如CVD、PVD、电镀工艺或者无电镀工艺。备选地，可以在804沉积常规多晶硅栅极812。栅极电介质810和栅极812一起在双层鳍710周围卷包，使得它们与每个半传导鳍的三侧至少部分邻接。栅极812因此可操作用于响应于施加的电压控制半传导鳍内的电流流动。在806，可以使用常规沉积方法来沉积氮化硅硬掩模814。氮化硅硬掩模814可以用来掩蔽保形栅极结构808和下面的交错结构708，因此这些结构保持不受既定用于源极和漏极区域的后续处理步骤影响。图9A、9B和9C更具体图示保形栅极结构808。图9A是图8B的再现，即图9A是如图9C中呈现的透视图900中所示沿着切割线A-A’在栅极区域中的FinFET器件的侧视图。图9B是如图9C中呈现的透视图900中所示沿着切割线B-B’在源极/漏极区域中的FinFET器件的侧视图。由于保形栅极未沉积于源极/漏极区域之上，所以图9B示出在沿着A-A’沉积保形栅极结构808之前在图7B中出现的相同交错结构708。在图9C、10C和11C中，未在所有位置示出氮化物柱532以免模糊鳍710的层712和714。实际上，仅在最左边示出一个氮化物柱532。图9C、10C和11C也是在放大的间距比例并且示出鳍712和714中的仅两个鳍，同样是为了清楚并且避免遮挡一些特征。图10A、10B和10C更具体图示步骤410，在该步骤中从源极/漏极区域去除交错结构并且在栅极区域中在每个鳍与衬底之间形成空隙。图10D示出包括步骤1002、1004、1006和1007的工艺步骤序列，可以执行该工艺步骤序列以在保形栅极结构808(图10A)和源极/漏极区域中的无鳍结构1008(图10B)内形成空隙1010来取代下鳍层714。无鳍结构1008的透视图1012在图10C中可见。在1002，在保形栅极结构808的两侧上沉积常规间隔物。(间隔物未在任一侧视图中出现，因为它落在切割线A-A’和B-B’之间。)这一类型的侧壁间隔物在本领域中是已知的，因此将被理解。在1004，然后通过掩蔽栅极区域并且蚀刻来仅从源极/漏极区域去除绝缘柱阵列632。备选地，可以使用作为等离子体蚀刻(RIE)工艺的各向异性蚀刻来使用栅极作为蚀刻掩模来去除对氧化物和硅具有高选择性的SiN。在1006，在源极/漏极区域中去除双层鳍沟道的上层712。可以通过使用定时的各向异性等离子体蚀刻工艺(RIE)来实现去除鳍沟道的上层712。对下层714的选择性不是关键的，因为在源极/漏极区域中的整个交错结构是牺牲性的。在1007，从源极/漏极区域(图10B)并且也在栅极区域(图10A)去除双层鳍沟道的下层714以在栅极区域中形成空隙1010。空隙1010提供在上层712与衬底之间的绝缘层。可以使用非等离子体化学气相蚀刻工艺来形成空隙1010。这样的工艺基本上各向同性。为了在栅极区域中实现对上层712的希望的选择性，使用的气相化学物可以包括盐酸(HCL)。在这样的工艺中，在栅极区域中对上层712的选择性可以基于包括化学气相蚀刻的温度和压强的因素以及分别基于外延上和下层712和714的相对锗浓度而变化。虽然栅极区域中的双层鳍710的下层714被覆盖，并且因此它们从上方不可访问，但是下层714将被化学气相蚀刻剂横向底切(undercut)而未扰乱包围结构，因为可以调配HCL蚀刻以便对氧化物、氮化物和外延硅化合物的某些组成有选择性。如先前所言，选择用于下层714的化合物以允许从衬底102外延生长以生长层712作为单晶体并且相对于层712选择性地可蚀刻。图11A、11B、11C和11D更具体图示步骤412和414，在这些步骤中在栅极区域中填充空隙1010并且形成外延凸起源极和漏极。图11D示出包括步骤1102、1104和1106的工艺步骤序列，可以执行该工艺步骤序列以在栅极区域(图11A)和完成的外延凸起源极/漏极结构1109(图11B)中形成完成的鳍结构1108。在图11C中示出完成的隔离沟道FinFET器件的透视图1110。参照图10A-10B和11A-11B，在1102可以用绝缘材料(例如氧化物1112)填充空隙1010以基本上阻挡在半传导鳍与衬底之间的电荷泄漏。氧化物1112提供比空隙1010更结构稳定的衬底绝缘层。可以通过在高温暴露于氧化环境从硅衬底表面的热生长来形成氧化物1112。在1104，可以使用对氮化硅硬掩模814有选择性的各向同性、由上至下的定向氧化物蚀刻工艺来蚀刻掉剩余焊盘氧化物530。因此，可以在暴露的源极/漏极区域(图11B)中去除焊盘氧化物530而栅极区域保持不受影响(图11A)。在1106，可以执行预清理以从硅表面1114去除包括原生氧化物的残留氧化物以预备硅表面1114用于外延生长。在1107，可以直接在预清理之后从硅表面1114外延生长凸起源极/漏极1116。原始态100晶体结构存在于硅表面1114往往有助于外延生长。有用于外延凸起源极/漏极1116的组成的许多可能选择，例如外延硅、原位掺杂外延SiGe层或者注入外延SiC层以及其它选择。形成凸起源极/漏极结构1109完成隔离沟道FinFET器件。可以组合以上描述的各种实施例以提供更多实施例。在本说明书中引用的和/或在申请数据表中列举的所有美国专利、美国专利申请公开、美国专利申请、外国专利、外国专利申请和非专利公开通过引用而完全结合于此。可以如为了运用各种专利、申请和公开的概念而必需的那样修改实施例的方面以提供更多实施例。将理解虽然本文出于示例的目的而描述本公开内容的具体实施例，但是可以进行各种修改而未脱离本公开内容的精神实质和范围。因而，本公开内容除了受所附权利要求限制之外不受限制。可以按照以上详述的描述对实施例进行这些和其它改变。一般而言，在所附权利要求中，不应解释使用的术语使权利要求限于在说明书和权利要求中公开的具体实施例，但是应当解释这些术语包括所有可能实施例以及这样的权利要求有权具有的等效含义的完全范围。因而，权利要求未受公开内容限制。