半导体器件的制作方法
【专利摘要】本实用新型的实施例提供一种半导体器件，可以包括衬底、在衬底中的源极区域和漏极区域、在衬底中在源极区域和漏极区域之间的凹陷外延沟道层以及覆在凹陷外延沟道层上面的高K栅极电介质层。半导体器件还可以包括覆在高K栅极电介质层上面的栅极电极、与栅极电极的顶部部分和侧壁部分接触的电介质帽层以及耦合到源极区域和漏极区域的源极接触和漏极接触，电介质帽层具有比高K栅极电介质层更低的介电常数。
【专利说明】半导体器件
【技术领域】
[0001]本实用新型涉及电子器件领域，并且更具体地，涉及半导体器件。
【背景技术】
[0002]随着半导体场效应晶体管(FET)器件的集成密度继续增加，由于在体器件中集成越来越小的晶体管，利用常规配置可能引起如下问题，诸如短沟道效应和漏极感应势垒降低(DIBL)。对于体集成可能出现的另一问题例如是实现所需亚阈值斜率(SS)。
[0003]已经开发各种半导体配置以解决与增加的集成密度相关联的挑战。在Liu等人的美国专利公开N0.2011/2081410中提出一个示例。这一参考文献公开了具有外延沟道的晶体管和用于制作具有外延沟道的半导体器件的方法。该方法包括在衬底上形成硬掩膜和在硬掩膜中形成开口。该开口由长尺度和短尺度来几何地表征，并且相对于晶体管的沟道区域以预定方式布置开口。在开口中形成外延材料，外延材料在接近外延材料的衬底区域中感应应变。外延材料被限制到开口，使得形成外延沟道。接近外延沟道制作晶体管，使得在衬底中感应的应力提供增强的晶体管性能。通过将外延材料限制到衬底中的预定义沟道，最小化外延材料的塑性应变松弛并且在衬底中感应最大量的应变。
[0004]Zhu等人的美国专利N0.7，883，944公开了一种形成半导体器件的方法，该方法可以包括提供由具有少于20nm的厚度的凹陷沟道分离的凸起源极和凸起漏极区域，并且在凸起源极和漏极区域的覆在凹陷沟道的一部分上面的侧壁上形成间隔物。在以下工艺步骤中，执行沟道注入，该沟道注入产生与凸起源极和漏极区域相反传导性的掺杂物突起。随后，去除偏移间隔物，并且形成覆在凹陷沟道上面的包括金属栅极导体的栅极结构。
[0005]尽管存在这样的配置，但是例如可以希望进一步的增强以更有效地解决半导体器件集成问题，诸如SCE和DIBL。
实用新型内容
[0006]本实用新型旨在解决半导体器件集成问题，诸如SCE和DIBL。
[0007]本实用新型的一个方面提供一种半导体器件，包括:
[0008]衬底；
[0009]在所述衬底中的源极区域和漏极区域；
[0010]在所述衬底中在所述源极区域和所述漏极区域之间的凹陷外延沟道层；
[0011]覆在所述凹陷外延沟道层上面的高K栅极电介质层；
[0012]覆在所述高K栅极电介质层上面的栅极电极；
[0013]与所述栅极电极的顶部部分和侧壁部分接触的电介质帽层，所述电介质帽层具有比所述高K栅极电介质层更低的介电常数；以及
[0014]耦合到所述源极区域和所述漏极区域的源极接触和漏极接触。
[0015]优选地，所述栅极电极包括内金属栅极电极部分和外金属阻挡部分。
[0016]优选地，所述内金属栅极电极部分包括铝；并且其中所述外金属阻挡部分包括TaNi0
[0017]优选地，所述栅极电极还包括在所述外金属阻挡部分上的功函数层。
[0018]优选地，所述功函数层包括TiN。
[0019]优选地，所述凹陷外延沟道层包括硅和锗中的至少一个。
[0020]优选地，所述源极接触和所述漏极接触包括金属。
[0021]优选地，还包括在所述衬底中的浅沟槽隔离区域。
[0022]优选地，还包括在所述源极区域和所述漏极区域中的每个区域与所述源极接触和所述漏极接触之间的相应硅化物区域。
[0023]根据本实用新型的实施例的半导体器件有利地提供用于改进的DIBL和SS的部分凹陷栅极凸起源极/漏极配置。此外，部分凹陷栅极和外延沟道(用于NFET的Si和用于PFET的SiGe)也帮助减少SCE。此外，从金属栅极电极侧壁去除高K电介质允许改进栅极与源极/漏极区域之间的电容性能。此外，金属栅极电极上的电介质帽层允许自对准源极/漏极接触开口，并且第二牺牲成去除方法例如可以允许简化栅极处理和成本减少。
【专利附图】
【附图说明】
[0024]图1是根据本实用新型的半导体器件的示意截面图。
[0025]图2-15是图示与制作图1的半导体器件相关联的方法方面的示意截面图。
【具体实施方式】
[0026]在下文中现在将参考附图更充分描述本实用新型，在附图中示出本实用新型的优选实施例。然而本实用新型可以以许多不同形式体现并且不应解释为限于本文提出的实施例。相反，提出这些实施例使得这一公开将更透彻和完整，并且对于本领域技术人员而言这些实施例将充分覆盖本实用新型的范围。贯穿始终相同标号指代相同元件。
[0027]最初参考图1，首先描述电子器件30。在所示示例中，电子器件30是互补金属氧化物半导体(CMOS)器件，该CMOS器件包括N型场效应晶体管(NFET)31n和P型FET (PFET) 31p，然而在某些实施例中仅可以使用NFET或者PFET。更具体而言，半导体器件30例如包括衬底32 (诸如硅衬底)，然而可以使用各种类型的衬底(例如绝缘体上半导体(SOI)等)。浅沟槽隔离(STI)区域44在衬底32中分离NFET31n与PFET31P。分别用于NFET和PFET31n、31p的源极区域33n、33p和漏极区域34n、34p形成于衬底32中。如以下将进一步讨论的那样，相应凹陷外延沟道层35n、35p分别在源极和漏极区域33n、34n和33p、34p之间凹陷于衬底32中。
[0028]相应高K栅极电介质层36n、36p覆在凹陷外延沟道层35n、35p上面。NFET31n进一步说明性地包括覆在高K栅极电介质层36η上面的栅极电极，对于NFET31n而言栅极电极包括内金属栅极电极部分37η和外金属阻挡部分38n。PFET31p类似地包括栅极电极，该栅极电极包括内金属栅极电极部分37p、外金属阻挡部分38η和在外金属阻挡部分上的功函数层39ρ。相应电介质帽层40η、40ρ与NFET31n和PFET31p的栅极电极的顶部和侧壁部分接触。电介质帽层40η和40ρ具有比相应高K栅极电介质层36η、36ρ低的电介质常数。NFET31n和PFET31p具有经由相应硅化物区域43n、43p耦合到源极和漏极区域33n、34n和33n、33p的相应源极和漏极接触41n、42n和41p和42p。将理解尽管为了清楚说明而在附图中仅示出单个NFET31n和单个PFET31p，但是在体集成中在半导体器件中将包括多个NFET和 PFET。
[0029]现在将参考图2-15描述用于制作半导体器件31的方法。该方法包括在衬底32中形成STI区域44，随后可以执行化学机械抛光(CMP)以及形成覆在STI区域和衬底的上表面上面的第一牺牲层50。更具体而言，第一牺牲层50可以是硬掩膜层(诸如氮化硅(SiN)层)，并且例如可以具有例如在5到60nm的范围内的厚度，然而也可以使用其它合适的材料和厚度。
[0030]随后可以去除第一牺牲层50的部分以暴露其中将形成源极区域33n、33p和漏极区域34n、34p的区域(图3)，而第一牺牲层的剩余部分覆盖其中随后将形成凹陷外延沟道层35n、35p的区域。通过首先注入“深”源极或者漏极掺杂物(由图3中的I号箭头图示)、随后“浅”掺杂物注入(由2号箭头图示)来形成源极区域33n、33p和34n、34p，从而形成晕环(halo)或者轻掺杂源极或者漏极延伸区域51n、52n和51p、52p。然而无需在所有实施例中使用晕环注入。
[0031]如图4所示，随后可以形成覆在衬底32和第一掩膜层50的分别保留在每对源极和漏极区域33n、34n和33p和34p之间的部分上面的第二牺牲层或者掩膜53。借由示例，第二牺牲层53可以包括多晶硅、氧化硅、SiCN等。具体而言，第二牺牲层53将与第一牺牲层50为不同材料，使得可以从第二牺牲层53单独去除第一牺牲层的剩余部分。更具体而言，可以(例如通过CMP)平坦化第二牺牲层53以暴露第一牺牲层50的剩余部分(图5)，并且可以(例如通过反应离子蚀刻(RIE))来去除第一牺牲层的剩余部分和衬底32的下面的区域，这在衬底32中在源极和漏极区域33n、34n和33p、34p之间形成凹陷54n、54p，如图6所示。
[0032]形成用于沟道/栅极区域的凹陷可以提供某些优点。例如，这可以帮助有效减少体器件中的短沟道效应(SCE)的可能性。此外，由于这一方法导致相对于凹陷外延沟道层35n、35p的凸起源极和漏极区域，所以这可以助于改进漏极感应势垒降低(DIBL)和亚阈值斜率(SS)，如漏极(例如晕环漏极区域52n、52p)将与外延沟道层处于相同水平。
[0033]如图7所示，在相应凹陷54n、54p中选择性地外延生长沟道层35n、35p。对于所示CMOS配置而言，沟道层35η可以包括外延硅、而沟道层35ρ例如可以包括外延SiGe,外延SiGe可以助于提供改进的PFET迁移率。然而，沟道层35η、35ρ 二者在其它实施例中可以为相同材料，并且也可以使用不同沟道材料。
[0034]形成覆在第二牺牲层53的剩余部分和和外延沟道层35η、35ρ上面的高K栅极电介质层36 (例如氧化物层)(图8)。借由示例，高K栅极电介质层36可以具有比6更大的介电常数，并且示例材料可以包括Hf02 (K?20-25)。
[0035]如图9所示，随后可以可选地形成覆在衬底32的PFET侧上的高K栅极电介质层36上面的PFET功函数材料层39ρ。借由示例，功函数材料可以包括TiN，然而也可以使用其它合适的功函数材料。此外，如本领域技术人员将理解的那样，在一些实施例中可能期望也形成用于器件30的NFET的适当功函数材料层。随后例如可以形成覆在高K电介质层36 (在NFET侧上)和功函数层39p (在PFET侧上)上面的金属阻挡/晶种(seed)层38，诸如TiNi层，然而也可以使用其它合适材料。如图11所示，随后可以形成覆在金属阻挡/晶种层38上面的栅极金属层37。借由示例，栅极金属层37可以包括金属，诸如铝、钨、铜坐寸O
[0036]如图12所示，随后可以(例如通过CMP)向下平坦化栅极金属层37、金属阻挡/晶种层38和功函数层39至第二牺牲层53，并且可以去除第二牺牲层部分以限定覆在每个外延沟道层上面的相应栅极电极。例如可以通过反应离子蚀刻(RIE)去除第二牺牲层53.此夕卜，在图12中所示的示例中，也已去除在栅极电极的侧壁上形成的高K电介质材料，其可以有利地助于改进栅极与源极和漏极区域33n、34n和33p、34p之间的电容，如以下将进一步讨论的那样。
[0037]如图13所示，随后可以形成覆在每个栅极电极的顶部和侧壁部分以及衬底32上面的电介质帽层40，随后可以例如使用RIE或者湿法清理步骤对电解质帽层40进行图案化以形成相应电介质帽层部分40n、40p (图14)。如以上提到的那样，用于电介质帽层40的电介质材料可以有利地具有比用于高K栅极电介质层36的高K材料的介电常数更低的介电常数。与栅极电介质层36的高K材料相比，在栅极电极的侧壁上具有相对低K材料，有利地提供源极/漏极与栅极之间的改进的电容性能，如以上提到的那样。借由示例，低K电介质帽材料可以具有在2到6的范围内的介电常数，并且更具体而言为3到6。示例材料可以包括具有3.9的介电常数的SiO2、具有5.2的介电常数的SiBCN以及具有3.0的介电常数的掺杂碳的SiO2，然而在各种实施例中也可以使用其它合适的材料。
[0038]如图15所示，可以形成覆在衬底32和电介质帽层40n、40p上面的接触电介质层(例如氧化物)。接触电介质材料可以具有比电介质帽层40n、40p更高的介电常数。随后可以去除接触电介质层区域56以暴露源极和漏极区域，并且可以在接触电介质层的蚀刻区域内形成相应的娃化物区域43n、43p以及金属源极和漏极接触41n、42n和41p、42p,以提供图1中所示的结构。
[0039]将理解的是，随着技术节点继续缩减，防止短沟道效应、改进漏极感应势垒降低(DIBL)和亚阈值斜率(SS)对于体器件而言可能具有挑战性。上述半导体器件31和关联的方法方面有利地提供用于改进的DIBL和SS的部分凹陷栅极凸起源极/漏极配置。此外，部分凹陷栅极和外延沟道(在图示示例中用于NFET的Si和用于PFET的SiGe)也帮助减少SCE。此外，从金属栅极电极侧壁去除高K电介质允许改进栅极与源极/漏极区域之间的电容性能。此外，金属栅极电极上的电介质帽层允许自对准源极/漏极接触开口，并且第二牺牲成去除方法例如可以允许简化栅极处理和成本减少，如本领域技术人员将理解的那样。
[0040]本领域技术人员得益于在之前描述和关联的附图中提出的技术将构思本实用新型的各种修改和其它实施例。因此，应当理解本实用新型不限于所公开的具体实施例，并且旨在将修改和实施例包括在所附权利要求的范围内。
【权利要求】
1.一种半导体器件，其特征在于，包括: 衬底； 在所述衬底中的源极区域和漏极区域； 在所述衬底中在所述源极区域和所述漏极区域之间的凹陷外延沟道层； 覆在所述凹陷外延沟道层上面的高K栅极电介质层； 覆在所述高K栅极电介质层上面的栅极电极； 与所述栅极电极的顶部部分和侧壁部分接触的电介质帽层，所述电介质帽层具有比所述高K栅极电介质层更低的介电常数；以及 耦合到所述源极区域和所述漏极区域的源极接触和漏极接触。
2.根据权利要求1所述的半导体器件，其特征在于，所述栅极电极包括内金属栅极电极部分和外金属阻挡部分。
3.根据权利要求2所述的半导体器件，其特征在于，所述内金属栅极电极部分包括铝；并且其中所述外金属阻挡部分包括TaNi。
4.根据权利要求2所述的半导体器件，其特征在于，所述栅极电极还包括在所述外金属阻挡部分上的功函数层。
5.根据权利要求4所述的半导体器件，其特征在于，所述功函数层包括TiN。
6.根据权利要求1所述的半导体器件，其特征在于，所述凹陷外延沟道层包括硅和锗中的至少一个。
7.根据权利要求1所述的半导体器件，其特征在于，所述源极接触和所述漏极接触包括金属。
8.根据权利要求1所述的半导体器件，其特征在于，还包括在所述衬底中的浅沟槽隔离区域。
9.根据权利要求1所述的半导体器件，其特征在于，还包括在所述源极区域和所述漏极区域中的每个区域与所述源极接触和所述漏极接触之间的相应硅化物区域。
【文档编号】H01L29/423GK203589030SQ201320616813
【公开日】2014年5月7日 申请日期:2013年9月29日 优先权日:2012年11月5日
【发明者】J·H·张 申请人:意法半导体公司