半导体器件和半导体器件制造方法
【专利摘要】提供一种允许多个半导体芯片让相同的电流流过的半导体器件及其制造方法。根据一个实施例的半导体器件(1)包括：多个第一半导体芯片(101至10N)和电路板(30)，被安装有多个第一半导体芯片，具有被电气地连接到多个第一半导体芯片的第一和第二布线导体(32A，32B)。多个第一半导体芯片与第一和第二布线导体共同被并联地连接以便构造第一并联电路(60)。根据多个第一半导体芯片的导通电阻多个第一半导体芯片被布置在电路板上，以便相同的电流流过多个第一半导体芯片。
【专利说明】半导体器件和半导体器件制造方法
【技术领域】
[0001]本发明涉及一种半导体器件和制造半导体器件的方法。
【背景技术】
[0002]已知半导体器件是其中多个半导体芯片被并联地连接在电路板(参见例如专利文献I)的半导体器件。即使当多个半导体芯片具有小额定电流值时这样的半导体器件允许大量的电流流动。
[0003]引用列表
[0004]专利文献
[0005][专利文献I]日本专利申请特开N0.2004-95670
【发明内容】
[0006]技术问题
[0007]当在被并联地连接在半导体器件中的多个半导体芯片当中导通电阻变化时，流过半导体芯片的电流值取决于它们的导通电阻波动。因此，存在其中大量的电流流过具有小的导通电阻的半导体芯片的情况。结果，具有小的导通电阻的半导体芯片可以让超过其额定电流值的电流流过其并且因此被破坏。
[0008]因此，在本【技术领域】中，存在对于允许多个半导体芯片让相同的电流从其流过的半导体器件及其制造方法的需求。
[0009]技术解决方案
[0010]根据本发明的一个方面的半导体器件包括:多个第一半导体芯片和电路板，该电路板被安装有多个第一半导体芯片，具有被电气地连接到多个第一半导体芯片的第一和第二布线导体。多个第一半导体芯片并联地连接，连同第一和第二布线导体以便构成第一并联电路。根据多个第一半导体芯片的导通电阻多个第一半导体芯片被布置在电路板上，使得相同的电流流过多个第一半导体芯片。
[0011]在通过半导体器件中的多个第一半导体芯片和第一和第二布线导体构成的第一并联电路中，根据多个第一半导体芯片的导通电阻多个第一半导体芯片被布置在电路板上，使得相同的电流流过多个第一半导体芯片。结果，即使当它们的导通电阻变化时，多个第一半导体芯片允许相同的电流从其流过。
[0012]—个实施例可以被配置使得用于第一并联电路的电流的输入和输出端在第一并联电路中的多个第一半导体芯片的布置方向中是彼此相对的，同时第一和第二布线导体具有彼此不同的各自的电阻。当在此模式下第一和第二布线导体中的在用于多个第一半导体芯片的电流供应侧上的布线导体具有大于另一布线导体的电阻时，在第一并联电路中多个第一半导体芯片的导通电阻可以从输入端侧到输出端侧减少。另一方面，当第一和第二布线导体中的在用于多个第一半导体芯片的电流供应侧上的布线导体具有小于另一布线导体的电阻时，在第一并联电路中多个第一半导体芯片的导通电阻可以从输入端侧到输出端侧增加。
[0013]在此结构中，基本相同的电阻可以对从第一并联电路中的输入端到输出端流过多个第一半导体芯片的电流起作用。结果，能够使流过多个第一半导体芯片的电流是相同的。
[0014]在一个实施例中,在第一并联电路中的多个半导体芯片的布置方向中用于第一并联电路的电流的输入和输出端可以是在相同的一侧上。在此模式下，在第一并联电路的布置方向中朝着与输入和输出端相对的一侧多个第一半导体芯片的导通电阻可以减少。
[0015]在此结构中，不考虑第一和第二布线导体的电阻的量级，基本相同的电阻可以对从第一并联电路中的输入端到输出端流过多个第一半导体芯片的电流起作用。结果，能够使流过多个第一半导体芯片的电流是相同的。
[0016]在一个实施例中，组成多个第一半导体芯片的半导体可以是宽带隙半导体。
[0017]利用宽带隙半导体的第一半导体芯片通常具有带有低的额定电流值的小电容。例如，这使其必须并联地连接多个半导体芯片，以便于大的电流流过半导体器件。因此，其中流过多个半导体芯片的电流变成相同的结构是特别有效的。
[0018]在一个实施例中，第一半导体芯片可以是二极管或者晶体管。
[0019]一个实施例可以进一步包括多个第二半导体芯片。多个第二半导体芯片可以被并联地连接，连同第一和第二布线导体以便构成第二并联电路。根据多个第二半导体芯片的导通电阻多个第二半导体芯片被布置在电路板上，使得相同的电流流过多个第二半导体芯片。
[0020]此结构允许多个第一半导体芯片让相同的电流从其流过并且允许多个第二半导体芯片让相同的电流从其流过。
[0021]当半导体器件包括多个半导体芯片时，第一和第二半导体芯片中的一个可以是晶体管，而另一个是二极管。
[0022]根据本发明的另一方面制造半导体器件的方法包括下述步骤:检查多个第一半导体芯片的导通电阻；将多个第一半导体芯片安装在具有第一布线导体和与第一布线导体绝缘的第二布线导体的电路板上；以及使多个第一半导体芯片并联连接通过第一和第二布线导体，以使得多个第一半导体芯片与第一和第二布线导体共同构成第一并联电路。在安装多个第一半导体芯片的步骤中，根据多个第一半导体芯片的导通电阻多个第一半导体芯片被安装在电路板上，使得相同的电流流过多个第一半导体芯片。
[0023]在上面提及的制造方法能够制造半导体器件，其中根据多个第一半导体芯片的导通电阻多个第一半导体芯片被布置在电路板上，使得相同的电流流过在通过多个第一半导体芯片和第一和第二布线导体构成的第一并联电路中的多个第一半导体芯片。因为如上所述布置多个第一半导体芯片，所以即使当在此半导体器件中它们的导通电阻变化时多个第一半导体芯片允许相同的电流从其流过。
[0024]一个实施例可以被构造，使得在多个第一半导体芯片的布置方向中第一并联电路在与到第一并联电路的电流的输入端相对的一侧上具有来自第一并联电路的电流的输出端，同时第一和第二布线导体具有彼此不同的各自的电阻。在此模式下，在安装多个半导体芯片的步骤中，当在第一和第二布线导体中的位于用于多个第一半导体芯片的电流供应侧上的布线导体具有大于另一布线导体的电阻时，多个第一半导体芯片可以被安装在电路板上使得多个第一半导体芯片的导通电阻从输入端侧到输出端侧减少。另一方面，当在第一和第二布线导体中的位于用于多个第一半导体芯片的电流供应侧上的布线导体具有小于另一布线导体的电阻时，多个第一半导体芯片可以被安装在电路板上使得多个第一半导体芯片的导通电阻从输入端侧到输出端侧增加。
[0025]此制造方法能够制造半导体器件，其中基本上相同的电阻可以对从第一并联电路中的输入端到输出端流过多个第一半导体芯片的电流起作用。在此半导体器件中，能够使流过多个第一半导体芯片的电流是相同的。
[0026]在一个实施例中,第一并联电路可以在多个第一半导体芯片的布置方向中的同一侧上具有到第一并联电路的电流的输入端和来自第一并联电路的电流的输出端。在此模式下，在安装多个半导体芯片的步骤中，多个第一半导体芯片可以被安装在电路板上使得在布置方向中朝着与输入和输出端相对的一侧多个第一半导体芯片的导通电阻减少。
[0027]此结构使其能够制造半导体器件，其中，不考虑第一和第二布线导体的电阻的量级，基本上相同的电阻可以对从第一并联电路中的输入端到输出端流过多个第一半导体芯片的电流起作用。在此半导体器件中，能够使流过多个第一半导体芯片的电流是相同的。
[0028]一个实施例可以进一步包括下述步骤:检查多个第二半导体芯片的导通电阻；将多个第二半导体芯片安装在电路板上；以及使多个第二半导体芯片并联连接通过第一和第二布线导体，以使得多个第二半导体芯片与第一和第二布线导体共同构成第二并联电路。在此模式下，在安装多个第二半导体芯片的步骤中，根据多个第二半导体芯片的导通电阻多个第二半导体芯片可以被安装在电路板上，使得相同的电流流过多个第二半导体芯片。
[0029]此结构使其能够制造允许多个第一半导体芯片让相同的电流从其流过并且允许多个第二半导体芯片让相同的电流从其流过的半导体器件。
[0030]有益效果
[0031]本发明能够提供一种允许多个半导体芯片让相同的电流从其流过的半导体器件及其制造方法。
【专利附图】
【附图说明】
[0032]图1是示意性地图示根据第一实施例的半导体器件的结构的图。
[0033]图2是示意性地图示沿着图1的线I1-1I截取的横截面结构的图。
[0034]图3是图示第一并联电路的图。
[0035]图4是图示第二并联电路的图。
[0036]图5是图示制造半导体器件的方法的示例的流程图。
[0037]图6是图示将用于供应电力的电源连接到在图3中图示的第一并联电路的模式和第一并联电路的示例的图。
[0038]图7是示意性地图示根据第二实施例的半导体器件的结构的图。
[0039]图8是图示第二实施例中的第一并联电路的图。
[0040]图9是图示第二实施例中的第二并联电路的图。
[0041]图10是图示在电源单元和在图8中描述的电路之间的连接关系的示例的电路图。
[0042]图11是半导体器件的另一实施例的示意图。
【具体实施方式】
[0043]在下面，将会参考附图解释本发明的实施例。在附图的解释中，将会使用相同的标记引用相同的组件，而省略它们重复的描述。在附图中的尺寸的比率没有始终对应于这些解释的。根据在附图中图示的情况为了方便起见使用诸如“上”和“下”的术语。
[0044]图1是示意性地图示根据一个实施例的半导体器件的结构的图。图1示意性地图示如从被安装有半导体芯片的一侧看到的半导体器件的结构。图2是示意性地图示沿着图1的线I1-1I截取的横截面结构的图。
[0045]在图1中图示的半导体器件I包括第一至第N(N是2或者更大的整数)晶体管(第一半导体芯片)11至1n ;第一至第N 二极管(第二半导体芯片)20i至20n ；以及被安装有第一至第N晶体管11至1n和第一至第N 二极管20i至20n的电路板30。在下面的解释中，在第一至第N晶体管11至1n中的给定的晶体管将会被称为第k晶体管10k。类似地，在第一至第N 二极管20i至20n中的给定的二极管也将会被称为第i 二极管20it)
[0046]在一个实施例中，如在图2中所图示，通过树脂40可以模制半导体器件1，使得为了保护第一至第N 二极管20i至20n并且为了抗湿第一至第N晶体管11至1n和第一至第N 二极管201至201<被密封。图1省略树脂40，以便于示出电路板30上的结构。可替选地，半导体器件I可以被装备有用于包含被安装有第一至第N 二极管20i至20n的电路板30的壳体。
[0047]电路板30具有绝缘基板31和被形成在绝缘基板31的表面(一个表面)上的三个布线导体32A、32B、32C。三个布线导体32A至32C，均在一个方向中延伸，彼此平行。
[0048]第一电极端子单兀33A的一端被连接到布线导体(第一布线导体)32A的一端。第二电极端子单元33B的一端被连接到布线导体(第二布线导体)32B的一端。在图1中图示的模式下在布线导体32A至32C的延伸方向中第二电极端子单元33B位于与第一电极端子单元33A相对的一侧上。第三电极端子单元33C的一端被连接到布线导体32C的一端。
[0049]第一至第三电极端子单元33A至33C是用于将半导体器件I连接到除了半导体器件1、元件、电路等等之外的器件的端子。当通过树脂40或者壳体封闭半导体器件I时，第一至第三电极端子单元33A至33C的自由端从如在图2中所图示的半导体器件I中拔出。
[0050]用于布线导体32A、32B、32C的材料的示例包括诸如铜的金属。布线导体32A、32B、32C被绝缘。例如，通过印制，布线导体32A、32B、32C可以被形成在绝缘基板31上。
[0051]第k晶体管1k是绝缘场效应晶体管(MOS-FET)。第k晶体管1k也可以是绝缘栅双极晶体管、结场效应晶体管、结双极晶体管、或者半导体晶闸管。对于第k晶体管1k所采用的半导体的示例包括诸如SiC、GaN、以及金刚石和Si的宽带隙半导体。
[0052]第k晶体管1k具有用于将电力供应到第k晶体管1k的第一和第二电极单元llk、12k，和用于控制第k晶体管1k的行为的第三电极单元13k。在其中第k晶体管1k是MOS-FET的模式下，第一、第二、以及第三电极单元llk、12k、13k分别用作漏极、源极、以及栅极。
[0053]通过利用导电连接构件(例如，焊料)将第一电极单元Ilk结合到布线导体32A将第k晶体管1k稳固在布线导体32A上。这将第k晶体管1k电气地连接到布线导体32A。第二电极单元12k通过电线50被连接到布线导体32B。这将第k晶体管1k的第二电极单元12k电气地连接到布线导体32B。第三电极单元13k通过电线50被电气地连接到布线导体 32C。
[0054]第i 二极管20i的示例是肖特基势垒二极管。第i 二极管20i具有用于将电力供应到第i 二极管20i的第一和第二电极单元21^22”在本实施例中，第一和第二电极单元211、22i分别用作阴极和阳极。对于第i 二极管20i所采用的半导体的示例包括诸如SiC、GaN、以及金刚石和Si的宽带隙半导体。
[0055]通过利用导电连接构件(例如，焊料)将第一电极单元21i结合到第一布线导体32A将第i 二极管20i稳固在布线导体32A上。这将第i 二极管20电气地连接到布线导体32A。第二电极单元221通过电线50被连接到布线导体32B。这将第二电极单元22i电气地连接到布线导体32B。
[0056]在上面提及的连接关系中，当电流流过第一至第N晶体管11至1n时没有电流流过第一至第N 二极管20i至20n，而当电流流过第一至第N 二极管20i至20n时没有电流流过第一至第N晶体管11至10N。
[0057]因此，通过由第一至第N晶体管1(^至1n和布线导体32A、32B组成的第一并联电路60表示电流流过第一至第N晶体管11至1n的情况中的半导体器件I的等效电路，而通过由第一至第N 二极管20i至20n和布线导体32A、32B组成的第二并联电路70表示电流流过第一至第N 二极管20i至20n的情况中的半导体器件I的等效电路。
[0058]参考第一和第二并联电路60、70，将会解释将第一至第N晶体管11至1n以及第一至第N 二极管20i至20n布置在电路板30上的情况。
[0059]图3是图示第一并联电路的图。图3描述其中通过布线导体32A、32B和第一至第N晶体管11至1n组成的第一并联电路60被示意性地图示为被集中于电阻的电路。
[0060]电阻Rt1至RtN指示第一至第N晶体管11至1n的各自的导通电阻。换言之，通过图3中的电阻Rt1至RtN表示第一至第N晶体管11至10N。
[0061]图3中的各个电阻Ra表示在布线导体32A中的第一至第N晶体管1(^至1(^中的彼此相邻的晶体管之间的电阻。各个电阻Rb表示在布线导体32B中的第一至第N晶体管11至1n中的彼此相邻的晶体管之间的电阻。
[0062]在图1和图3的它们的布置方向中第一至第N晶体管11至1n以同等隔开的间隔布置。因此，在相邻的晶体管之间的电阻Ra是相同的。然而，通过流过具有导电性的布线导体32A的电流感测到的电阻Ra是微小的。因此，即使当在相邻的晶体管之间的距离变化时，在多个电阻Ra之间产生的差是可忽略的。因此，在下面的解释中在相邻的晶体管之间的电阻Ra将会被假定为是相同的。对于在相邻的晶体管之间的电阻Rb同样如此。在下面的解释中，电阻Ra和Rb也将会被称为布线导体32A、32B的电阻。即使当它们是由相同的材料制成时电阻Ra和Rb可以取决于布线导体32A、32B的宽度等等中的差而变化。在本实施例中，电阻Ra和Rb具有彼此不同的各自的量级。
[0063]在图3中图示的第一并联电路60具有到其的电流的输入端61和来自于其的电流的输出端62。在第一并联电路60中的第一至第N晶体管11至1n的布置方向(图3的纵向方向)中输出端62位于与输入端61相对的一侧上。在图1中图不的半导体器件I的结构中输入和输出端61、62分别对应于第一和第二电极端子单兀33A、33B。
[0064]在第一并联电路60中，电阻Rt1至1?、被连接到的并联布线对应于布线导体32A、32B。在图1中图示的第一至第N晶体管11至1n的连接关系中，即，在图3中图示的第一并联电路60中，电流从布线导体32A侧流到布线导体32B侧。因此，相对于第一至第N晶体管11至1n，布线导体32A、32B中的布线导体32A是到第k晶体管1k的电流供应侧上的布线导体。
[0065]图4是图示第二并联电路的图。图4描述其中通过布线导体32A、32B和第一至第N 二极管20i至20n组成的第二并联电路70被示意性地图示为被集中于电阻的电路。电阻Rd1至RdN指示第一至第N 二极管20i至20n的各自的导通电阻。换言之，通过图4中的电阻Rd1至RdN表示第一至第N 二极管2(^至20n。图4中的电阻Ra、Rb是如在图3中的布线导体32A、32B的电阻。
[0066]在图4中图示的第二并联电路70具有到其的电流的输入端71和来自于其的电流的输出端72。在第二并联电路70中的第一至第N 二极管20i至20n的布置方向(图4的纵向方向)中输出端72位于与输入端71相对的一侧上。在图1中图不的半导体器件I的结构中输入和输出端71、72分别对应于第二和第一电极端子单元33B、33A。
[0067]在第二并联电路70中，电阻Rd1至1?4被连接到的并联布线对应于布线导体32A、32B。在图1中图示的第一至第N 二极管2(^至2(^的连接关系中，S卩，在图4中图示的第二并联电路70中，电流从布线导体32B侧流到布线导体32A侧。因此，相对于第一至第N 二极管20i至20N，布线导体32A、32B中的布线导体32B是到第i 二极管2(^的电流供应侧上的布线导体。
[0068]第一至第N晶体管11至1n被布置在电路板30上使得根据布线导体32A、32B的各自电阻Ra、Rb和第一至第N晶体管11至1n的导通电阻相同的电流流过第一至第N晶体管11至10N。类似地，第一至第N 二极管20i至20n被布置在电路板30上使得根据布线导体32A、32B的各自电阻Ra、Rb和第一至第N 二极管2(^至20N的导通电阻相同的电流流过第一至第N 二极管20i至20n。
[0069]现在将会在电阻Ra大于电阻Rb的情况下解释第一至第N晶体管11至1n和第一至第N 二极管20i至20n的布置的顺序。
[0070]在第一并联电路60中电阻Ra大于电阻Rb，S卩，布线导体32A的电阻大于布线导体32B的电阻的事实，意指在第一并联电路60的并联布线中将电流供应给第一至第N晶体管11至1n的一侧上的布线(布线导体32A)的电阻大于另一布线(布线导体32B)的电阻。在这样的情况下，第一至第N晶体管11至1n被布置使得它们的导通电阻从输入端61侧到输出端62减少。在图1和图3中图示的结构中，第一至第N晶体管11至1(^被布置使得第一、第二、第三、......、以及第N晶体管lOplOylOy......、10N以从输入端61 (第一电极端子单元33A)到输出端62(第二电极端子单元33B)的顺序降低它们的导通电阻。即，当在图3中图示的第一并联电路60中Ra>Rb时，从输入端61侧到输出端
>RtNo
[0071]另一方面，在第二并联电路70中电阻Ra大于电阻Rb，即，布线导体32A的电阻大于布线导体32B的电阻的事实，意指在第二并联电路70的并联布线中将电流供应给第一至第N 二极管201至201^的一侧上的布线(布线导体32B)的电阻大于另一布线(布线导体32A)的电阻。在这样的情况下，第一至第N 二极管20i至20n被布置使得它们的导通电阻从输入端71侧到输出端72增加。在图1和图4中图示的结构中，第一至第N 二极管20i至20N被布置使得第N、第(N-1),……、第二、以及第一二极管20^20^、……、2(^以从输入端71 (第二电极端子单元33B)到输出端72(第一电极端子单元33A)的顺序增强它们的导通电阻。即，当在图4中图示的第二并联电路70中Ra>Rb时，从输入端71侧到输出端YSR(PRd2)…〉RdN。
[0072]接下来，将会在电阻Ra小于电阻Rb的情况下解释第一至第N晶体管11至1n和第一至第N 二极管20i至20n的布置的顺序。
[0073]在第一并联电路60中电阻Ra小于电阻Rb，S卩，布线导体32A的电阻小于布线导体32B的电阻的事实，意指在第一并联电路60的并联布线中将电流供应给第一至第N晶体管11至1n的一侧上的布线(布线导体32A)的电阻小于另一布线(布线导体32B)的电阻。在这样的情况下，第一至第N晶体管11至1n被布置使得它们的导通电阻从输入端61侧到输出端62增加。在图1和图3中图示的结构中，第一至第N晶体管11至1(^被布置使得第一、第二、第三、......、以及第N晶体管lOplOylOy......、10N以从输入端61 (第一电极端子单元33A)到输出端62(第二电极端子单元33B)的顺序增强它们的导通电阻。即，当在图3中图示的第一并联电路60中Ra < Rb时，从输入端61侧到输出端62R& < Rt2
< RtNo
[0074]另一方面，在第二并联电路70中电阻Ra小于电阻Rb，S卩，布线导体32A的电阻小于布线导体32B的电阻的事实，意指在第二并联电路70的并联布线中将电流供应给第一至第N 二极管201至201^的一侧上的布线(布线导体32B)的电阻大于另一布线(布线导体32A)的电阻。在这样的情况下，第一至第N 二极管201至201<被布置使得它们的导通电阻从输入端71侧到输出端72减少。在图1和图4中图示的结构中，第一至第N二极管20i至20N被布置使得第N、第(N-1)、……、第二、以及第一二极管20^20^、……、2(^以从输入端61到输出端62的顺序降低它们的导通电阻。即，当在图4中图示的第二并联电路70中Ra〈Rb时，从输入端71侧到输出端721^〈1?(12〈…<RdN。
[0075]现在将会解释制造半导体器件I的方法。图5是图示制造半导体器件的方法的示例的流程图。
[0076]半导体器件I中的第一至第N晶体管11至1n和第一至第N 二极管2(^至20N的导通电阻被检查(检查步骤；步骤S10)。如何检查它们没有被特别地限制，只要能够检测到第一至第N晶体管11至1n和第一至第N 二极管20i至20n的导通电阻。此检查对应于对于当第一至第N晶体管11至1n和第一至第N 二极管20i至20,被制造时典型地执行的晶体管和二极管的测试。
[0077]接下来，第一至第N晶体管11至1n和第一至第N 二极管2(^至20N被安装在电路板30上(安装步骤，步骤S12)。具体地，通过导电连接构件第k晶体管1k的第一电极单元Ilk和第i 二极管20i的第一电极单元21i被稳固在布线导体32A上。
[0078]当在电路板30上安装第一至第N晶体管11至1n和第一至第N 二极管2(^至20N时，它们以下述布置被安装在电路板30上。
[0079]现在将会解释布线导体32A的电阻Ra大于布线导体32B的电阻Rb的情况。
[0080](第一至第N晶体管11至1n的布置)
[0081]在通过将第一至第N晶体管11至1n并联地连接到布线导体32A、32B构造的第一并联电路60中，第一至第N晶体管11至1n被布置在电路板30上使得在从输入端61到输出端62的方向中它们的导通电阻减少。
[0082](第一至第N二极管2(^至20n的布置)
[0083]在通过将第一至第N 二极管20i至20n并联地连接到布线导体32A、32B构造的第二并联电路70中，第一至第N 二极管20i至20n被布置在电路板30上使得在从输入端71到输出端72的方向中它们的导通电阻增加。
[0084]接下来，将会解释布线导体32A的导通电阻Ra小于布线导体32B的电阻Rb的情况。
[0085](第一至第N晶体管11至1n的布置)
[0086]在通过将第一至第N晶体管11至1n并联地连接到布线导体32A、32B构造的第一并联电路60中，第一至第N晶体管11至1n被布置在电路板30上使得在从输入端61到输出端62的方向中它们的导通电阻增加。
[0087](第一至第N二极管2(^至20n的布置)
[0088]在通过将第一至第N 二极管20i至20n并联地连接到布线导体32A、32B构造的第二并联电路70中，第一至第N 二极管20i至20n被布置在电路板30上使得在从输入端71到输出端72的方向中它们的导通电阻减少。
[0089]其后，第k晶体管1k的第二和第三电极单元12k、13k通过电线50分别被连接到布线导体32B、32C，以便并联地连接第一至第N晶体管11至10N。类似地，第i 二级管20,的第二电极单元22i通过电线50被连接到布线导体32B，以便并联地连接第一至第N 二极管20i至20N(连接步骤；步骤S14)。当重点是第一至第N晶体管11至1n时前述的布线构造第一并联电路60，并且当重点是第一至第N 二极管20i至20n时前述的布线构造第二并联电路70。
[0090]在步骤S12处，第一并联电路60的输入端61 (或者第二并联电路70的输出端72)和第一并联电路60的输出端62 (或者第二并联电路70的输入端71)可以是在半导体器件I上设计的位置(在下文中被简单地称为“被设计的位置”)。在这样的情况下，例如，在步骤S14之后用作输入和输出端61、72的第一电极端子单兀32A和用作输出和输入端62、71的第二电极端子单元33B可以被电气地连接到布线导体32A、32B以便对应于被设计的位置。
[0091]步骤S12可以将第一和第二电极端子单元33A、33B连接到电路板30。被连接到第一和第二电极端子单元32A、33B的电路板30可以被事先制备。
[0092]当从组成布线导体32A、32B的材料固有的电阻值(例如，每单位长度或者每单位横截面的电阻值)、布线导体32A、32B的尺寸(例如，宽度)等等在理论上能够计算布线导体32A、32B的电阻Ra，Rb时，从而计算的值可以在一个实施例中被使用。在另一实施例中，在步骤SlO或者S12处或者在步骤SlO和S12之间实际上可以测量布线导体32A、32B的电阻Ra、Rb，并且从而测量的值可以被利用。
[0093]尽管通过在上面提及的检查、安装、以及连接步骤中的每一个共同地解释了对于第一至第N晶体管11至1n和第一至第N 二极管20i至20n的处理操作，但是可以执行与用于第一至第N 二极管20i至20n的检查、安装以及连接步骤分离的用于第一至第N晶体管11至1n的检查、安装以及连接步骤。
[0094]图6是图示连接用于将电力供应给在图3中图示的第一并联电路的电源和第一并联电路的模式的示例的图。图6描述电源作为DC电源PS。在图6中，DC电源PS的阳极和阴极分别被电气地连接到输入端61 (第一电极端子单元33A)和输出端62 (第二电极端子单元33B)。
[0095]在此结构中，电流在图6中图示的箭头α的方向中流动。因此，对流过电阻Rk的电流，即，流过第k晶体管1k的电流起作用的电阻的值是(k -1) X Ra+(N -1 - k) XRb+Rk。当Ra>Rb时，第一至第N晶体管11至1n被布置使得在是半导体器件I的等效电路的第一并联电路60中RtpRt2)…〉RtN。另一方面，当Ra〈Rb时，第一至第N晶体管11至1n被布置使得在第一并联电路60中Rt^Rt2OHatp因此，当电流从输入端61流到输出端62时，对电流起作用的电阻的值在流过第一至第N晶体管11至1n的电流的路径中变得更加一致。结果，流过第一至第N晶体管11至1n的电流能够被均质化。
[0096]因此，即使当在第一至第N晶体管11至1n当中导通电阻变化时，超过具有较小的导通电阻的晶体管的额定电流值的大电流不太可能流入并且毁坏此晶体管。
[0097]关于第一并联电路60的前述的解释对于第二并联电路70也适用。S卩，即使当在第一至第N 二极管20i至20N当中导通电阻变化时，超过具有较小的导通电阻的二极管的额定电流值的大电流不太可能流入和毁坏此二极管。
[0098]因此，当在运转中，具有第一至第N晶体管11至1n和第一至第N 二极管2(^至20n的半导体器件I不太可能破坏并且从而改进其可靠性。
[0099]当第一至第N晶体管11至1n被制造时，它们的导通电阻可以变化。对于第一至第N 二极管20i至20n同样适用。在参考图5解释的半导体器件制造方法中，步骤SlO检查第一至第N晶体管11至1n和第一至第N 二极管20i至20n的导通电阻。然后，当考虑到导通电阻中的变化时，根据第一至第N晶体管11至1n和第一至第N 二极管20i至20n的导通电阻以及布线导通32A、32B的电阻，第一至第N晶体管11至1n和第一至第N 二极管20,至20N被布置在如所图示的电路板30上，以便制造半导体器件I。这制造半导体器件1，其中更相同的电流流过第一至第N晶体管11至1n和第一至第N 二极管20i至20n。
[0100]本实施例利用在布线导通32A、32B之间的电阻差。根据流过布线导通32A、32B的电流和第一至第N晶体管11至1n和第一至第N 二极管20i至2(^被放置的位置由于在布线导体32A、32B的宽度之间的差这样的差可能出现。然而，考虑到导通电阻中的变化，可以调节布线导通32A、32B的宽度以出现电阻差，使得能够以前述中解释的任何预定顺序布置第一至第N晶体管11至1n和第一至第N 二极管20i至20n。布线导体32A、32B的宽度是它们的与图1中的延伸方向正交的长度。
[0101]当前，由于制造技术等等利用诸如SiC和GaN的宽带隙半导体的半导体芯片具有带有低额定电流值的小的电容。因此，例如，当让大电流流过利用宽带隙半导体芯片的半导体器件时，有必要并联连接多个晶体管和连接并联多个二极管。因此，在被装备有利用宽带隙半导体的半导体芯片的半导体器件中，这样的结构是一种特别有效的结构，在该结构中，如前述所解释地，根据晶体管和二极管的导通电阻以及布线导体32A、32B的电阻，使得在相同的电流流过多个二极管的同时相同的电流也流过多个晶体管。
[0102]第二实施例
[0103]图7是示意性地图示根据第二实施例的半导体器件的结构的图。此半导体器件2不同于在图1中图示的半导体器件I的结构，不同之处主要在于，在布线导体32A至32C的延伸方向中第二电极端子单元33B位于与第一电极端子单元33A相同的一侧上。将会解释被集中于此不同的半导体器件2。
[0104]图8是图示半导体器件2中的通过第一至第N晶体管11至1n和布线导体32A、32B构造的第一并联电路60A的图。图9是图示半导体器件2中的通过第一至第N 二极管20!至20N和布线导体32A、32B构造的第二并联电路70A的图。在图8和图9中图示的电路是如在图3和图4中集中于电阻的电路。
[0105]如在图8中所图示，在第一并联电路60A的第一至第N晶体管11至1n的布置方向(图8的纵向方向)中输入和输出端61、62位于相同的一侧上。在此结构中，第一至第N晶体管11至1n被布置使得它们的导通电阻从输入端61 (或者输出端62)侧到相对侧减少。
[0106]在图9中，如在图8中一样在第二并联电路70A的第一至第N 二极管2(^至20N的布置方向(图9的纵向方向)中输入和输出端71、72位于相同的一侧上。因此,如在图8中一样，第一至第N 二极管20i至20,被布置使得它们的导通电阻从输入端71 (或者输出端72)侧到相对侧减少。
[0107]在图5中图示的步骤S12处通过利用参考图8和图9解释的布置顺序作为第一至第N晶体管11至1n和第一至第N 二极管20i至20n的布置顺序能够制造半导体器件2。
[0108]图10是图示在图8中描述的电路和电源单元之间的连接关系的示例的电路图。图10描述如在图6中的电源单元作为DC电源PS。DC电源PS的阳极和阴极分别被电气地连接到输入端61和输出端62。
[0109]在图10中图示的电路中，电流在其中图示的箭头β的方向中流动。仅电阻财工对流过电阻Rt1的电流，即，第一晶体管11的电流起作用(或者仅通过流过电阻Rt1,即，第一晶体管11的电流感测电阻RtJ。另一方面，对流过电阻Rm(其中m是2至N的任意数)的电流起作用(或者通过流过电阻Rm(其中m是2至N的任意数)的电流感测)，即，第m晶体管 1m 的电阻例如是(m -1) XRa+(m -1) XRb+Rtm。
[0110]在半导体器件2中，第一至第N晶体管11至1n被布置使得在第一并联电路60A中它们的导通电阻从输入端61 (或者输出端62)侧到相对侧减少。对于从输入端61 (或者输出端62)侧流动到相对侧的电流来说这使其也更加容易。结果，流过第一至第N晶体管11至1n的电流能够被均化。
[0111]对于第二并联电路70A关于当电流流过第一至第N晶体管11至1n时第一并联电路60A的前述解释也适用。即，在第二并联电路70A中流过第一至第N 二极管20i至20N的电流能够被均化。
[0112]其后，半导体器件2及其制造方法至少具有与在第一实施例中解释的半导体器件及其制造方法的相同的操作和作用。根据它们的导通电阻半导体器件2的结构能够布置第一至第N晶体管11至1n和第一至第N 二极管20i至20n，而不考虑布线导体32A、32B之间的电阻差。因此，能够容易地设计半导体器件2。
[0113]本发明不受到在前述中解释的实施例的限制，但是在没有脱离本发明的精神的范围内可以不同地修改。
[0114]前述已经解释了分别作为晶体管和二极管的第一和第二半导体芯片。然而，这些是用于方便解释；第一和第二半导体芯片分别可以是二极管和晶体管。第一和第二半导体芯片不限于二极管和晶体管，只要它们是具有导通电阻的半导体芯片。
[0115]对于具有第一至第N晶体管1(^至1n和第一至第N 二极管201至201<的半导体器件来说是足够的。图11是半导体器件的另一实施例的示意图。在图11中图示的半导体器件3是包括第一至第N 二极管20i至20n而不具有第一至第N晶体管11至1n的半导体器件。图11图示其中N=Il的情况。
[0116]如在图11中所图示，半导体器件3中的电路板没有必要包括布线导体32C，只要其具有布线导体32A、32B。集中于其电阻的半导体器件3的等效电路对应于在图4中图示的第二并联电路70。第一至第N 二极管20i至20n的布置顺序与在图1和图4中图示的情况一样。
[0117]在图11中图示的半导体器件3对应于没有在图1中图示的半导体器件中的第一至第N晶体管11至1n的结构。然而，半导体器件3可以具有没有在图7中图示的半导体器件2中的第一至第N晶体管11至1n的结构。半导体器件也可以具有包括图1和图7中图示的半导体器件1、2中的第一至第N晶体管11至1n同时没有第一至第N 二极管20i至20n的结构。
[0118]通过图示其中第一至第N晶体管11至1n和第一至第N 二极管2(^至2(^被布置在布线导体32A上的模式已经解释了各种实施例。然而，第一至第N晶体管11至1(^可以被布置在布线导体32B上，只要他们能够通过电路板30中的布线导体32A、32B构造第一并联电路。对于第一至第N 二极管同样适用。
[0119]例如，布线导体32B可以被形成在绝缘基板31中的与被形成有布线导体32A的表面相对的表面上，只要第一至第N 二极管20i至20n能够通过布线导体32A、32B被并联地连接。对于半导体器件包括第一至第N晶体管11至1n的情况同样适用。
[0120]尽管晶体管的数目与半导体器件1、2中的二极管的数目相同，但是它们可以彼此不同。对于半导体器件1、2、3来说没有必要始终包括第一和第二电极端子单元33A、33B，只要当使用半导体器件1、2、3时除了半导体器件1、2、3、元件等等之外的装置的端子和电路被电气地连接到布线导体32A、32B，使得电流能够从布线导体32A、32B馈送并且电流能够被馈送到布线导体32A、32B。
[0121]在半导体器件I至3中，布线导体32A、32B在一个方向中延伸并且彼此平行。然而，布线导体32A、32B的形式等等没有被特别地限制，只要多个第一半导体芯片和多个第二半导体芯片以被图示的第一和第二并联电路中的布置顺序布置。
[0122]在前述中解释的各种实施例和修改示例可以被彼此组合，并且一个实施例或者被修改的示例可以被应用于其它的实施例。
[0123]附图标记列表
[0124]I, 2，3...半导体器件；10加1(V..第一至第N晶体管(多个第一半导体芯片);Ilk(其中k是I至N的任何数)...第一电极单元(第一半导体芯片的第一电极单元)；12k...第二电极单元(第一半导体芯片的第二电极单元)JO1至2(^...第一至第N二极管(多个第二半导体芯片)；21i (其中i是I至N的任何数)…第二电极单元(第二半导体芯片的第一电极单元)；22^..第二电极单元(第二半导体芯片的第一电极单元)；30…电路板；32A…布线导体(第一布线导体)；32B…布线导体(第二布线导体)；60,60A...第一并联电路；61...输入端(第一并联电路的输入端)；62…输出端(第一并联电路的输出端)；70,70A…第二并联电路；71...输入端(第二并联电路的输入端)；72…输入端(第二并联电路的输出端)；Ra…电阻(第一布线导体的电阻)；Rb…电阻(第二布线导体的电阻)。
【权利要求】
1.一种半导体器件，包括: 多个第一半导体芯片；以及 电路板，所述电路板安装有所述多个第一半导体芯片，并且具有被电气地连接到所述多个第一半导体芯片的第一布线导体和第二布线导体， 其中，将所述多个第一半导体芯片并联地连接，连同所述第一布线导体和所述第二布线导体以便构成第一并联电路；以及 其中，根据所述多个第一半导体芯片的导通电阻来将所述多个第一半导体芯片布置在所述电路板上，以使得相同的电流流过所述多个第一半导体芯片。
2.根据权利要求1所述的半导体器件， 其中，在所述第一并联电路中的所述多个第一半导体芯片的布置方向上，用于所述第一并联电路的电流的输入端和输出端是彼此相反的； 其中，所述第一布线导体和所述第二布线导体的各自的电阻彼此不同； 其中，当所述第一布线导体和所述第二布线导体中的在用于所述多个第一半导体芯片的电流供应侧上的布线导体的电阻大于另一布线导体的电阻时，所述多个第一半导体芯片的导通电阻在所述第一并联电路中从所述输入端侧到所述输出端侧减少，以及 其中，当所述第一布线导体和所述第二布线导体中的在用于所述多个第一半导体芯片的电流供应侧上的布线导体的电阻小于另一布线导体的电阻时，所述多个第一半导体芯片的导通电阻在所述第一并联电路中从所述输入端侧到所述输出端侧增加。
3.根据权利要求1所述的半导体器件， 其中，在所述第一并联电路中的所述多个第一半导体芯片的布置方向上，用于所述第一并联电路的电流的输入端和输出端是在同一侧上；以及 其中，在所述第一并联电路中的所述布置方向上，所述多个第一半导体芯片的导通电阻朝着与所述输入端和所述输出端相对的一侧减少。
4.根据权利要求1至3中的任意一项所述的半导体器件，其中， 组成所述多个第一半导体芯片的半导体是宽带隙半导体。
5.根据权利要求1至4中的任意一项所述的半导体器件，其中， 所述第一半导体芯片是二极管或者晶体管。
6.根据权利要求1至5中的任意一项所述的半导体器件，进一步包括多个第二半导体-H-* I I心片； 其中，将所述多个第二半导体芯片并联地连接，连同所述第一布线导体和所述第二布线导体以便构成第二并联电路；以及 其中，根据所述多个第二半导体芯片的导通电阻来将所述多个第二半导体芯片布置在所述电路板上，以使得相同的电流流过所述多个第二半导体芯片。
7.根据权利要求6所述的半导体器件，其中， 所述第一半导体芯片和所述第二半导体芯片中的一个是晶体管，而另一个是二极管。
8.—种制造半导体器件的方法，所述方法包括下述步骤: 检查多个第一半导体芯片的导通电阻； 将所述多个第一半导体芯片安装在电路板上，所述电路板具有第一布线导体和与所述第一布线导体绝缘的第二布线导体；以及 使所述多个第一半导体芯片并联地连接通过所述第一布线导体和所述第二布线导体，以使得所述多个第一半导体芯片连同所述第一布线导体和所述第二布线导体来构成第一并联电路； 其中，在安装所述多个第一半导体芯片的步骤中，根据所述多个第一半导体芯片的导通电阻来将所述多个第一半导体芯片安装在所述电路板上，以使得相同的电流流过所述多个第一半导体芯片。
9.根据权利要求8所述的制造半导体器件的方法， 其中，在所述多个第一半导体芯片的布置方向上，所述第一并联电路的用于电流流出的输出端在与其用于电流流入的输入端相反的一侧上； 其中，所述第一布线导体和所述第二布线导体的各自的电阻彼此不同； 其中，在安装所述多个半导体芯片的步骤中， 当在所述第一布线导体和所述第二布线导体中的要位于用于所述多个第一半导体芯片的电流供应侧上的布线导体的电阻大于另一布线导体的电阻时，将所述多个第一半导体芯片在所述电路板上安装成以使得所述多个第一半导体芯片的导通电阻从所述输入端侧到所述输出端侧减少；以及 当在所述第一布线导体和所述第二布线导体中的要位于用于所述多个第一半导体芯片的电流供应侧上的布线导体的电阻小于另一布线导体的电阻时，将所述多个第一半导体芯片在所述电路板上安装成以使得所述多个第一半导体芯片的导通电阻从所述输入端侧到所述输出端侧增加。
10.根据权利要求8所述的制造半导体器件的方法， 其中，在所述多个第一半导体芯片的布置方向上，所述第一并联电路的用于电流流入的输入端和其用于电流流出的输出端在同一侧上；以及 其中，在安装所述多个半导体芯片的步骤中，将所述多个第一半导体芯片在所述电路板上安装成以使得所述多个第一半导体芯片的导通电阻在所述布置方向上朝着与所述输入端和所述输出端相对的一侧减少。
11.根据权利要求8至10中的任意一项所述的制造半导体器件的方法，进一步包括下述步骤: 检查多个第二半导体芯片的导通电阻； 将所述多个第二半导体芯片安装在所述电路板上；以及 使所述多个第二半导体芯片并联地连接通过所述第一布线导体和所述第二布线导体，以使得所述多个第二半导体芯片连同所述第一布线导体和所述第二布线导体来构成第二并联电路； 其中，在安装所述多个第二半导体芯片的步骤中，根据所述多个第二半导体芯片的导通电阻来将所述多个第二半导体芯片安装在所述电路板上，以使得相同的电流流过所述多个第二半导体芯片。
【文档编号】H01L25/07GK104350596SQ201380028421
【公开日】2015年2月11日 申请日期:2013年5月16日 优先权日:2012年6月28日
【发明者】初川聪 申请人:住友电气工业株式会社