带有多个管芯的封装基板的制作方法
【专利摘要】本公开主要涉及带有多个内嵌管芯的封装基板，其中每个内嵌管芯可被直接连接至封装基板的总线，而无需走线穿过其他管芯。该封装基板可被配置成无焊内建层(BBUL)基板。
【专利说明】带有多个管芯的封装基板
[0001]优先权申请
[0002]本申请要求提交于2012年6月29日的美国申请序列号13/537，445的权益，在此通过援引引入其全部内容。
【技术领域】
[0003]本公开主要涉及半导体管芯(一个或多个)的封装。
【背景技术】
[0004]堆叠的管芯半导体结构可利用穿过一个或多个管芯的连接通路向管芯传输数据或将电源连接到管芯。随着半导体器件尺寸不断地缩小，需要高效的设计来提高信号和电源的传输。
[0005]附图简要说明
[0006]图1是根据示例性实施例的管芯组装件的框图。
[0007]图2是根据示例性实施例的多管芯组装件的框图。
[0008]图3是根据示例性实施例的另一个多管芯组装件的框图。
[0009]图4是根据示例性实施例的另一个多管芯组装件的框图。
[0010]图5是根据示例性实施例的另一个多管芯组装件的框图。
[0011]图6是根据示例性实施例的方法的流程图。
[0012]图7是根据示例性实施例的电子设备的框图。
[0013]实施例描述
[0014]下文的描述及附图充分阐明了具体的实施例，以使本领域的技术人员能对其进行实践。其它实施例可纳入结构性的、逻辑性的、电气的、工艺的或其它的变化。一些实施例的部分和特征可被包括于或替代其他实施例的部分和特征。权利要求中所提出的实施例涵盖这些权利要求的所有可用的等效项。
[0015]图1是内嵌管芯组装件100的示例说明。内嵌管芯组装件100由封装基板102，第一管芯104，第二管芯106和若干连接108组成。连接110可被走线穿过第一管芯104，以从第二管芯106连接到封装基板102中的总线112。这样，连接110穿过了第一管芯104。通过第一管芯104的连接110可消耗第一管芯104中宝贵的空间，且可使走线变得复杂。通过第一管芯104的连接110可能导致与数据信号间不必要的电气干扰。如连接110这样的连接可以是穿硅过孔(TSV)。由于已知制造方法下可用的几何结构所致，TSV的输电能力受到了限制。人们希望有一种器件可以有多管芯嵌入于封装基板内，其中所有管芯能直接连接至封装基板，而无须利用被走线穿过封装基板中管芯的连接。
[0016]图2是根据示例性实施例的器件200的示例说明。器件200可包括第一和第二管芯204和206以及包括于封装基板之中的至少一个第一管芯至基板的连接208，至少一个第二管芯至基板的连接210，以及至少一个第二管芯至第一管芯的连接212。在某些示例中，第一和第二管芯204和206是倒装管芯。
[0017]在某些示例中，封装基板202可以是无焊内建层(BBUL)封装基板，其带有一个或多个内嵌于封装基板的管芯204，206。BBUL封装基板包括内嵌于基板中的管芯(一个或多个)，该基板具有一个或多个形成于管芯下方的内建层。在某些示例中，标准微过孔构造工艺，如激光钻孔，可形成内建层和管芯或管芯焊盘间的连接。内建层可利用标准高密度集成图案化工艺形成。
[0018]封装基板202可包括内嵌于其中的第一和第二管芯204和206。在某些示例中，第二管芯206可于第一管芯的顶面堆叠在第一管芯204之上。在某些示例中，第二管芯206可于第一管芯的顶面耦接至第一管芯204。第一或第二管芯204或206可以是模拟的，数字的，或其组合。模拟管芯是主要采用模拟元件的管芯，而数字管芯是主要采用数字元件的管芯。一些管芯类型的示例是存储器，无线电，处理器，算术单元，或其任意组合等。
[0019]封装基板202可包括一个或多个总线。在图2所说明的示例中，封装基板200包括两个总线214a和214b。总线214a或214b可包括电源总线或数据总线。在某些示例中，总线214a是电源总线，而总线214b是接地总线。在某些示例中，总线214a是电源总线，而总线214b是数据总线。
[0020]第二管芯206可包括覆盖区域，其尺寸(如宽度)比第一管芯204的覆盖区域的相应尺寸更大。在某些示例中，第二管芯206的较大尺寸能允许在第二管芯206和封装基板之间的在第一管芯之外的连接，而无需TSV。包括比第一管芯在至少一个尺寸上有更大覆盖的第二管芯，可允许通过在各管芯间划分电路来降低成本，而该电路划分取决于其尺寸随生产工艺缩放/减少的程度。例如，为没有良好地缩放到减小尺寸的电路使用较低成本的技术，更高成本的技术制造工艺可被用于制作第二管芯206，而更新一代的、更高成本的技术可为被良好地缩放以被包括在第一管芯204中的电路降低管芯尺寸。包括比第一管芯在至少一个尺寸上有更大覆盖的第二管芯，可允许功能的分隔和生产的灵活性。在某些示例中，第一内嵌管芯204可被用于所有生产的组装件，而第二管芯206可包括不同类型的功能或逻辑，从而允许创建不同类型的系统。
[0021]在某些示例中，第一管芯204是模拟管芯而第二管芯206是数字管芯。在某些示例中，第一管芯204是数字管芯而第二管芯206是模拟管芯。将模拟管芯堆叠在数字管芯顶面之上可有助于减少噪声和电磁干扰问题，因为模拟管芯更接近外围环境，而不像数字管芯那样容易受到噪声或电磁干扰的影响。
[0022]器件200可包括至少一个位于第一管芯204和封装基板202之间的接口处的，第一管芯到基板的连接208。在某些示例中，所述的至少一个第一管芯到基板的连接208可包括于第一级互连中。在某些示例中，所述的至少一个第一管芯至基板的连接208可耦接于第一管芯204和封装基板总线214a或214b之间。
[0023]器件200可包括至少一个位于第二管芯206和封装基板202之间的接口处的，第二管芯到基板的连接210。在某些示例中，所述的至少一个第二管芯到基板的连接210可在第一管芯204边缘以外。在某些示例中，所述的至少一个第二管芯到基板的连接210可耦接于第二管芯206和封装基板总线214a或214b之间。在某些示例中，所述的至少一个第一管芯到基板的连接208和第二管芯到基板的连接210可以是从封装基板向第一或第二管芯204或206传输电源或数据的连接。
[0024]器件200可包括至少一个位于第一和第二管芯204和206之间的接口处的，第二管芯到第一管芯的连接212。在某些示例中，所述的至少一个第二管芯到第一管芯的连接212可包括在逻辑至逻辑的互连中。在某些示例中，所述至少一个第二管芯到第一管芯的连接212是在第一和第二管芯204和206之间传送数据的数据连接。
[0025]在某些示例中，在将管芯嵌入封装基板202之前，预堆叠第一和第二管芯204和206会是有益的。在某些示例中，预堆叠管芯可采用倒装芯片，弓I线接合或其他技术来完成。在某些示例中，在嵌入封装基板前预堆叠管芯可采用热压接合技术来完成。在某些示例中，采用热压接合来预堆叠第一和第二管芯有助于保持管芯的尺寸。在某些示例中，管芯被预堆叠然后无焊内建层(BBUL)封装基板可被构筑于预堆叠管芯周围。
[0026]图3是第一和第二预堆叠管芯300的示例说明。在某些示例中，第一和第二管芯可采用热压接合进行预堆叠(例如，在嵌入封装基板前进行堆叠)。在某些示例中，第一管芯204可包括至少一个第一管芯到基板的触点308用于连接第一管芯204至封装基板。在某些示例中，所述的至少一个第一管芯到基板的触点308可包括于第一级互连中。在某些示例中，第二管芯206包括至少一个第二管芯到基板的触点310用于直接连接至封装基板。所述的至少一个第二管芯到基板的触点310可在第一管芯204边缘以外。在某些示例中，预堆叠可创造至少一个位于第一和第二管芯204和206之间的接口处的第二管芯到第一管芯的连接212。在某些示例中，所述的至少一个第二管芯到第一管芯的连接212可包括于逻辑至逻辑的互连中。在某些示例中，第二管芯包括至少一个第三管芯到第二管芯触点302用于连接第二管芯206至可被堆叠于第二管芯顶面之上的第三管芯。在某些示例中，所述的至少一个第三管芯到第二管芯的触点302可包括于逻辑至存储器的互连中。虽然图3示出了被堆叠的两个管芯，需要被理解的是，依据本公开的内容，可堆叠和嵌入任何数量的管
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[0027]图4是根据示例性实施例的器件400的示例说明。器件400可包括带有多个内嵌管芯的封装基板402，和堆叠于带有多个内嵌管芯的基板402的顶面之上的第二封装基板(如第三管芯)404。上述带有多个内嵌管芯的封装基板可大致类似于图2中的器件200。如对于图2或3所描述的，上述带有多个内嵌管芯的封装基板402可包括耦接至第一管芯顶面的第二管芯。如对于图2所描述的，上述带有多个内嵌管芯的封装基板402可包括至少一个第一管芯至基板，第二管芯至基板，和第二管芯至第一管芯的连接。如对于图2所描述的，上述带有多个内嵌管芯的封装基板402可包括第一和第二总线用于传输电源或数据。
[0028]器件400可包括第二封装基板404堆叠于带有多个内嵌管芯的封装基板402顶面之上。第二封装基板404可包括第三管芯。在某些示例中，第三管芯可以是存储器。在某些示例中，存储器可以是双数据率(如DDR2或DDR3)存储器。第二封装基板404在带有多个内嵌管芯的封装基板402顶面之上的堆叠可创建具有叠层封装(package on package)架构的器件500。在某些示例中，可采用弓I线接合，倒装芯片或其他连接技术，将第二封装基板404连接至带有多个内嵌管芯的封装基板402。
[0029]器件400可包括位于第二封装基板404和带有多个内嵌管芯的封装基板402的基板之间的接口处的至少一个第二封装基板(如第三管芯)到第一封装基板的连接408。至少一个第二封装基板到第一封装基板的连接408可被连接于第二封装基板404和包括于带有多个内嵌管芯的封装基板中的总线之间。在某些示例中，上述至少一个第二封装基板到第一封装基板的连接可位于带有多个内嵌管芯的封装基板402中的第二管芯的边缘以外。在某些示例中，至少一个第二封装基板到第一封装基板的连接408将电源传输至第二封装基板404。在某些示例中，至少一个第二封装基板到第一封装基板的连接408将数据传输至第二封装基板404/自第二封装基板404传输数据。
[0030]图5是根据示例性实施例的器件500的示例说明。器件500可包括带有多个内嵌管芯的封装基板502和堆叠于带有多个内嵌管芯的基板502的顶面之上的第二封装基板(如第三管芯)504。上述带有多个内嵌管芯的封装基板大致类似于图2中的器件200。如对于图2或3所描述的，带有多个内嵌管芯的封装基板502可包括耦接至第一管芯顶面的第二管芯。如对于图2所描述的，带有多个内嵌管芯的封装基板502可包括至少一个第一管芯至基板，第二管芯至基板，和第二管芯至第一管芯的连接。如对于图2所描述的，带有多个内嵌管芯的封装基板502可包括第一和第二总线用于传输电源或数据。
[0031]器件500可包括堆叠于带有多个内嵌管芯的封装基板502顶面之上的第二封装基板504。第二封装基板504可包括第三管芯。在某些示例中，该第三管芯可以是存储器。在某些示例中，该存储器可以是双数据率(如DDR2或DDR3)存储器。第二封装基板504在带有多个内嵌管芯的封装基板502顶面之上的堆叠可以创建具有叠层封装架构的器件500。在某些示例中，第二封装基板504可采用热压接合堆叠于带有多个内嵌管芯的封装基板502上。在某些示例中，第二封装基板504可采用引线接合，倒装芯片或其他连接技术，连接至带有多个内嵌管芯的封装基板502。在某些示例中，第二封装基板504可包括利用诸如图3中的逻辑至存储器接口那样的逻辑至存储器接口与第二管芯进行通信的存储器件。在某些示例中，第三管芯可利用球栅阵列(BGA)接口与第一管芯、第二管芯、或封装基板进行通信。在某些示例中，第二封装基板504可在带有多个内嵌管芯的封装基板的顶面连接至带有多个内嵌管芯的封装基板502。
[0032]器件500可包括至少一个位于带有多个内嵌管芯的封装基板502的第二管芯和第二封装基板504之间的，第二封装基板(如第三管芯)至第二管芯的连接506。在某个示例中，器件500可包括逻辑至存储器的接口，其含有至少一个第二封装基板至第二管芯的连接506。至少一个第二封装基板至第二管芯的连接506可在第二管芯和第二封装基板504之间传输数据。在某个示例中，第二封装基板至第二管芯的连接506可被配置为叠层封装连接。
[0033]器件500可包括至少一个位于第二封装基板504和带有多个内嵌管芯的封装基板502的基板之间的，第二封装基板(如第三管芯)至第一封装基板的连接508。至少一个第二封装基板至第一封装基板的连接508可被连接于第二封装基板504和包括于带有多个内嵌管芯的封装基板中的总线之间。在某些示例中，上述至少一个第二封装基板至第一封装基板的连接可位于带有多个内嵌管芯的封装基板502中的第二管芯的边缘以外。在某些示例中，至少一个第二封装基板至第一封装基板的连接508将电源传输至第二封装基板504。在某些示例中，上述至少一个第二封装基板至第一封装基板的连接408将数据传输至第二封装基板504/第二封装基板504传输数据。
[0034]图6阐释了根据示例性实施例的制造器件的方法600的流程图。方法600可包括预堆叠第一和第二管芯￠02)。上述第一或第二管芯可以是模拟为主的，数字为主的，或两者的结合。第二管芯可包括一宽度(如具有一尺寸的覆盖区域)，其大于第一管芯的相应宽度(如具有一相应尺寸的覆盖区域)。第二管芯可被堆叠于第一管芯顶面之上。预堆叠可采用倒装芯片工艺、引线接合工业、热压接合工艺、或其他接合工艺完成。在604，基板可形成于第一和第二管芯周围。基板可以是无焊内建层基板。在606，至少一个从第二管芯到基板的连接可形成于第二管芯和封装基板之间的界面处。上述至少一个第二管芯至基板的连接可在第一管芯边缘以外形成。上述至少一个第二管芯至基板的连接可位于第二管芯和包括在基板内的总线之间。总线可传输电源或数据信号。在608，至少一个第一管芯到基板的连接形成于第一管芯和封装基板之间的界面处。上述至少一个第一管芯至基板的连接可位于第一管芯和包括在基板内的总线之间。
[0035]在610，第三管芯(如第二封装基板)可被堆叠于第二管芯之上。第三管芯可于第二管芯的顶面耦接至第二管芯。第三管芯可以是模拟的，数字的，或两者的结合。在某些示例中，第三管芯是存储器芯片。第三管芯可包括一个宽度大于第二管芯的相应宽度。在612，至少一个第三管芯到第二管芯的连接形成于第三管芯和第二管芯之间的界面处。上述至少一个第三管芯至第二管芯的连接可以在第二和第三管芯之间传输数据。在614，可形成位于第三管芯和基板之间界面处的至少一个从第三管芯至基板的连接。上述至少一个第三管芯至基板的连接(如，第二基板封装至第一基板封装的连接)可形成于第二管芯边缘以夕卜。上述至少一个第三管芯至基板的连接可位于第三管芯和包括在基板内的总线之间。在616，至少一个第一管芯至第二管芯的连接可形成于第一和第二管芯之间。上述至少一个第二管芯至第一管芯的连接可以在第一和第二管芯之间传输数据。
[0036]采用本公开中所描述的管芯的电子设备的示例被包括在此，用以为本公开示出更高等级的设备应用的示例。图7是结合至少根据本发明的至少一个示例的管芯的电子设备700的框图。电子设备700只是本发明实施例可应用的电子系统的示例。电子设备700的示例包括，但不仅限于个人电脑、平板电脑、移动电话、个人数据助理、MP3或其他数字音乐播放器、无线电等。在本示例中，电子设备700包括数据处理系统，该数据处理系统包括系统总线702以耦合连接系统中的不同组件。系统总线702提供了电子设备700中各组件之间的通信连接，且可实现为单一总线，多总线的组合，或其他任何合适的形式。
[0037]电子组装件710被连接至系统总线702。上述电子组装件710可包括任何电路或电路的组合。在实施例中，上述电子组装件710包括可以是任何类型的处理器712。本文所使用的“处理器”是指任何类型的计算电路，例如但不仅限于微处理器，微控制器，复杂指令集计算(CISC)微处理器，简化指令集计算(RISC)微处理器，超长指令字(VLIW)微处理器，图形处理器，数字信号处理器(DSP)，多核处理器，或其他任何类型的处理器或处理电路。
[0038]其他类型可包括在电子组装件710中的电路是定制电路，专用集成电路(ASIC)，等等，例如一个或多个用于无线设备，如移动电话，传呼机，个人数据助理，便携式电脑，对讲机，及类似的电子系统的电路(如通信电路714)。上述集成电路可执行其他任何类型的功能。
[0039]电子设备700还可包括外部存储器720，外部存储器720进而又可包括一个或多个适合特定应用的存储器单元，如随机存取存储器(RAM)形式的主存储器722，或多个硬盘驱动器724，和/或多个处理可移动介质726，如光盘(⑶)，数字视频光盘(DVD)等的驱动器。
[0040]电子设备700还可包括显示设备716，一个或多个扬声器718，以及键盘和/或控制器730，控制器730可包括鼠标、轨迹球、触摸屏、声音识别设备、或其他任何允许系统使用者输入信息至电子设备700及从其接收信息的设备。
[0041]其他注解及示例
[0042]在示例I中，一种器件，包括封装基板内的第一管芯，具有比第一管芯更大的宽度且耦接至第一管芯顶面的第二管芯，位于第一管芯和封装基板之间的界面处的至少一个第一管芯至基板连接，以及位于第二管芯和封装基板之间的界面处且在第一管芯边缘以外的至少一个第二管芯至基板连接。
[0043]在示例2中，示例I中的器件包括位于第一管芯和第二管芯之间的界面处的第二管芯至第一管芯连接。
[0044]在示例3中，示例1-2中任何一个或多个示例中的第二管芯至第一管芯连接是数据连接。
[0045]在示例4中，示例1-3中任何一个或多个示例中的第一管芯至基板和第二管芯至基板连接是电源连接。
[0046]在示例5中，示例1-4中任何一个或多个示例中的至少一个第一管芯至基板连接包括至少一个数据连接以及至少一个电源连接。
[0047]在示例6中，示例1-5中任何一个或多个示例中的第一管芯是数字芯片。
[0048]在示例7中，示例1-6中任何一个或多个示例中的第二管芯是模拟芯片。
[0049]在示例8中，示例1-7中任何一个或多个示例中的封装基板被配置成无焊内建层封装基板。
[0050]在不例9中，一种器件,包括内嵌于第一封装基板的第一管芯,具有比第一管芯更大宽度的耦接至第一管芯顶面的第二管芯，位于第一管芯和第二管芯之间的界面处的第二管芯至第一管芯连接，位于第二管芯和封装基板之间的界面处且在第一管芯边缘以外的第二管芯至基板连接，具有比第二管芯更大宽度且耦接至第二管芯顶面的第二封装基板，以及位于第二封装基板和第一封装基板之间的界面处且在第二管芯边缘以外的第二封装基板至第一封装基板连接。
[0051]在示例10中，示例1-9中任何一个或多个示例中的器件包括位于第二管芯和第二封装基板之间的界面处的第二封装基板至第二管芯连接。
[0052]在示例11中，示例1-10中任何一个或多个示例中的第二封装基板是存储器管芯。
[0053]在示例12中，示例1-11中任何一个或多个示例中的第二封装基板至第二管芯连接是双数据率连接。
[0054]在示例13中，示例1-12中任何一个或多个示例中的第二管芯至第一管芯连接是数据连接。
[0055]在示例14中，示例1-13中任何一个或多个示例中的第一和第二管芯分别是数字的和模拟的。
[0056]在示例15中，示例1-14中任何一个或多个示例中的第一封装基板被配置成无焊内建层基板。
[0057]在示例16中，示例1-15中任何一个或多个示例中的第二管芯被内嵌于第一封装基板中。
[0058]在不例17中，一种器件包括内嵌于第一封装基板的第一管芯，内嵌于第一封装基板中的第二管芯，其中第二管芯具有比第一管芯更大宽度且被耦接至第一管芯顶面，位于第一管芯和第二管芯之间的界面处的第一管芯至第二管芯连接，位于第二管芯和第一封装基板之间的界面处且在第一管芯边缘以外的第二管芯至基板连接，具有比第二管芯更大宽度且耦接至第二管芯顶面的第二封装基板，以及位于第一封装基板和第二封装基板之间的界面处且在第二管芯边缘以外的第二封装基板至第一封装基板连接。
[0059]在示例18中，示例1-17中任何一个或多个示例中的第一封装基板被配置成无焊内建层基板。
[0060]在示例19中，示例1-18中任何一个或多个示例中的第二封装基板被配置成无焊内建层基板。
[0061]在示例20中，示例1-19中任何一个或多个示例中的器件包括位于第二管芯和第二封装基板之间的界面处的第二封装基板至第二管芯连接。
[0062]在示例21中，示例1-20中任何一个或多个示例中的第二封装基板至第二管芯连接被配置为叠层封装连接。
[0063]在示例22中，示例1-21中任何一个或多个示例中的第一管芯、第二管芯、和第二封装基板分别为数字管芯、模拟管芯、和存储器封装。
[0064]在示例23中，一种方法，包括预堆叠第一和第二管芯，其中第二管芯包括比第一管芯更大的宽度，且其中第二管芯被堆叠于第一管芯之上，形成围绕在第一和第二管芯周围的第一封装基板，并形成位于第二管芯和第一封装基板之间的界面处且在第一管芯边缘以外的第二管芯至基板连接。
[0065]在示例24中，示例1-23中任何一个或多个示例中形成第一封装基板的步骤包括形成无焊内建层基板。
[0066]在示例25中，示例1-24中任何一个示例中的第一和第二管芯的预堆叠步骤包括热压接合。
[0067]在示例26中，示例1-25中任何一个或多个示例中的方法包括形成位于第一管芯和第一封装基板之间的界面处的第一管芯至基板连接。
[0068]在示例27中，示例1-26中任何一个或多个示例中的方法包括将第二封装基板堆叠在第二管芯上，其中第二封装基板包括比第二管芯更大的宽度，从而形成位于第二管芯和第二封装基板之间的界面处的从第二封装基板至第二管芯连接，另外形成位于第一封装基板和第二封装基板之间的界面处且在第二管芯边缘以外的从第二封装基板至第一封装基板连接。
[0069]以上详细的描述包括对于构成了详细说明的一部分的附图的引用。通过图示的方式，附图展示了本发明可被用于进行实践的具体实施例。这些实施例也在本文中被称为“示例”。这样的示例可包括除图示或描述以外的元素。然而，本发明的发明人也考虑了那些只采用本文中显示或描述元素的示例。此外，本发明的发明人也考虑了使用本文中所显示或描述的元素(无论是相对于特定示例(或其中的一个或多个方面)而显示或描述的，还是相对于本文所显示或描述的其他示例(或其中的一个或多个方面)所显示或描述的)的任何排列组合的示例(或其中的一个或多个方面)。
[0070]在本文中，术语“一个”，如专利文档中常见的，用以包括一个或不止一个，区别于其他任何“至少一个”或“一个或多个”的示例或用法。在本文中，术语“或”指的是非排他性的或，正如“A或B”包括“A但非B”，“B但非A”，以及“A和B”，除非另有说明。在本文中，术语“包含(including) ”和“其中(in which) ”分别用作对应术语“包括(comprising)”和“其中(wherein) ”的通俗英文(plain English)的等效项。并且，在以下的权利要求中，术语“包含”和“包括”是开放的，即包括除权利要求中该术语之后所列元素以外元素的系统，器件，制品，组分，配方，或过程仍然被认为在该权利要求范围以内。另外，在以下的权利要求中，术语“第一”，“第二”，和“第三”等只用以标识，并不旨在对其对象强加数量要求。
[0071]以上的描述旨在是说明性的，而不是限制性。例如，上述的示例(或其中一个或多个方面)可用于彼此组合。例如，当本领域普通技术人员阅读过以上描述后，可使用其他实施例。为了符合37 C.F.R.§ 1.72(b)之要求，给出了说明书摘要，以使读者可以快速确定本技术公开的属性。该摘要是基于以下理解而提交的:该摘要并不会被用于解释或限制本说明之权利要求的范围或含义。而且，在上述详细说明中，各种特征可被组合在一起从而简化本公开。这不应解释为旨在表示:未写入权利要求的所公开特征对于任何权利要求是必须的。本发明主题可体现为比特定的所公开实施例中所有的特征更少的特征。因此，以下权利要求被结合到详细说明中，每项权利要求独立地作为单独的实施方案，并且可以考虑到这些实施方案能以不同的排列组合方式彼此相互结合。本发明的范围应参照所附的权利要求及其等效的全部范围而确定。
【权利要求】
1.一种器件，包括: 封装基板内的第一管芯； 宽度大于所述第一管芯且耦接至所述第一管芯上表面的第二管芯； 至少一个位于所述第一管芯和所述封装基板之间的界面处的第一管芯至基板连接；以及 位于所述第二管芯和所述封装基板之间的界面处且在所述第一管芯边缘以外的第二管芯至基板连接。
2.如权利要求1所述的器件，其中所述器件包括位于所述第一管芯和所述第二管芯之间的界面处的第一管芯至第二管芯连接。
3.如权利要求2所述的器件，其中所述第一管芯至第二管芯连接是数据连接。
4.如权利要求1所述的器件，其中所述第一管芯至基板连接以及第二管芯至基板连接是电源连接。
5.如权利要求1所述的器件，其中所述至少一个第一管芯至基板连接包括至少一个数据连接以及至少一个电源连接。
6.如权利要求1所述的器件，其中所述第一管芯是数字的。
7.如权利要求1所述的器件，其中所述第二管芯是模拟的。
8.如权利要求1所述的器件，其中所述封装基板被配置为无焊内建层封装基板。
9.一种器件，包括: 内嵌于第一封装基板内的第一管芯； 宽度大于所述第一管芯并耦接至所述第一管芯上表面的第二管芯； 位于所述第一管芯和所述第二管芯之间的界面处的第二管芯至第一管芯连接； 位于所述第二管芯和所述第一封装基板之间的界面处且在所述第一管芯边缘以外的第二管芯至第一封装基板连接。 宽度大于第二管芯，并连接至第二管芯上表面的第二封装基板；以及位于第二封装基板和第一封装基板之间的界面处，在第二管芯边缘以外，第二封装基板至第一封装基板连接。
10.如权利要求9所述的器件，包括位于所述第二管芯和所述第二封装基板之间的界面处的第二封装基板至第二管芯连接。
11.如权利要求9所述的器件，其中所述第二封装基板包括存储器芯片。
12.如权利要求11所述的器件，其中所述第二封装基板至第二管芯连接是双数据率的数据连接。
13.如权利要求9所述的器件，其中所述第一管芯至第二管芯连接是数据连接。
14.如权利要求9所述的器件，其中所述第一管芯是数字的，所述第二管芯是模拟的。
15.如权利要求9所述的器件，其中所述第一封装基板被配置为无焊内建层封装基板。
16.如权利要求9所述的器件，其中所述第二管芯内嵌于所述第一封装基板中。
17.一种器件，包括: 内嵌于第一封装基板内的第一管芯； 内嵌于所述第一封装基板中的第二管芯，其中所述第二管芯包括相比所述第一管芯更大的宽度，且被耦接至所述第一管芯的上表面。 位于所述第一管芯和所述第二管芯之间的界面处的第一至第二管芯连接； 位于所述第二管芯和所述第一封装基板之间的界面处且在所述第一管芯边缘以外的第二管芯至第一封装基板连接。 宽度大于所述第二管芯并耦接至所述第二管芯上表面的第二封装基板；以及位于所述第一封装基板和所述第二封装基板之间的界面处且在所述第二管芯边缘以外的第二封装基板至第一封装基板连接。
18.如权利要求17所述的器件，其中所述第一封装基板是无焊内建层基板。
19.如权利要求18所述的器件，其中所述第二封装基板是无焊内建层基板。
20.如权利要求17所述的器件，包括位于所述第二管芯和所述第二封装基板之间的界面处的第二封装基板至第二管芯连接。
21.如权利要求18所述的器件，其中所述第二封装基板至第二管芯连接被配置为叠层封装连接。
22.如权利要求17所述的器件，其中所述第一管芯是数字的，第二管芯是模拟的，而所述第二封装是存储器封装。
23.—种方法,包括: 预堆叠第一和第二管芯，其中所述第二管芯包括相比于所述第一管芯更大的宽度，且其中所述第二管芯被堆叠于所述第一管芯之上； 在所述第一和第二管芯周围形成第一封装基板；以及 形成位于所述第二管芯和所述第一封装基板之间的界面处且在所述第一管芯边缘以外的第二管芯至基板连接。
24.如权利要求23所述的方法，其中形成所述第一封装基板包括形成无焊内建层基板。
25.如权利要求23所述的方法，其中预堆叠所述第一和第二管芯包括热压接合。
26.如权利要求23所述的方法，包括形成位于所述第一管芯和所述第一封装基板之间的界面处的第一管芯至基板连接。
27.如权利要求23所述的方法，包括: 将第二封装基板堆叠于所述第二管芯的顶面之上，其中所述第二封装基板包括相比所述第二管芯更大的宽度； 形成位于所述第二封装基板和所述第二管芯之间的界面处的第二封装基板至第二管芯连接；以及 形成位于所述第二封装基板和所述第一封装基板之间的界面处且在所述第二管芯边缘以外的第二封装基板至第一封装基板连接。
【文档编号】H01L23/12GK104321863SQ201380028316
【公开日】2015年1月28日 申请日期:2013年6月25日 优先权日:2012年6月29日
【发明者】R·尼克森, N·霍姆伯格 申请人:英特尔公司