专利名称：多管芯封装件内的基于规则的半导体管芯堆叠和接合的制作方法
技术领域：
实施方式涉及一种多管芯半导体封装件内的半导体管芯的基于规则的堆叠和线接合(wire bonding)。
背景技术：
对便携式消费类电子产品的需求的强劲增长驱动了对高容量存储设备的需要。如快闪存储器存储卡等非易失性半导体存储器件越来越多地用于满足对数字信息存储和交 换的空前增长的需求。这些存储器件的便携性、通用性和强健的设计以及高可靠性和大容量已经使得这样的存储器件能够理想地用于多种电子设备中，包括例如数字照相机、数字音乐播放器、电视游戏控制台、个人数字助理以及移动电话。虽然已知多种封装配置，然而通常可以将快闪存储器存储卡制造为系统级封装(SiP)或多芯片模块(MCM)，其中，在所谓的三维堆叠配置中，多个管芯安装在基底上。图I和图2的现有技术中示出了传统的半导体封装件20 (没有模制化合物)的边视图。典型的封装件包括安装至基底26的多个半导体管芯22、24。虽然示出了两个这样的管芯，但是，已知可以在半导体封装件中堆叠八个或更多个管芯。半导体管芯可以在管芯的上表面上形成有管芯接合垫，本文中称为引脚。基底26可以由夹在上导电层与下导电层之间的电绝缘核形成。可以对上和/或下导电层进行蚀刻以形成包括电引线和接触垫的导电图案。接触垫在本文中被称作指状物(finger)。在半导体管芯22、24的引脚与基底26的指状物之间焊接有线接合物以将半导体管芯电耦接至基底。基底上的电引线又在管芯与主机装置之间提供电路径。一旦在管芯与基底之间进行了电连接，则接着通常将组件装入模制化合物中以提供保护封装件。如图I的现有技术所示，已知，可以将两个或更多个半导体管芯直接叠放，从而占据基底上的很小的区域。但是，在堆叠配置中，在相邻半导体管芯之间必须提供用于接合线30的空间。除了接合线30本身的高度，接合线上方必须留有额外的空间，这是因为一个管芯与下一个管芯的接合线30的接触可能导致电短路。如图I所示，因此，已知，可以提供介电间隔层34，以便为将线接合物30接合至较低管芯24上的引脚提供足够的空间。作为半导体管芯的对准堆的可替选物，已知，可以将半导体管芯以如图2至4的现有技术所示的偏移量叠放，使得下一个较低管芯的引脚暴露。例如，在Lin等人的题为“Multichip Module Having A Stacked Chip Arrangement(具有堆叠的芯片布置的多芯片模块)”的美国专利No. 6，359，340中示出了这样的配置。偏移配置提供了便于接入每个半导体管芯上的引脚的优点。对于如图2所示的具有少量管芯的配置，例如2个管芯，已知，可以将堆中的每个管芯直接线接合至基底。但是，如上所述，管芯堆通常包括8个或更多个堆叠的半导体管芯。在这种情况下，堆中的每个管芯可以线接合至紧下方的管芯，或可能是两个管芯下方的管芯。图3至4的现有技术中示出了该配置。在图3和图4所示的示例中，堆包括三个半导体管芯22、24和34，每个管芯通过线30接合至堆中的下方管芯。底部管芯24可以线接合至基底26。此外，各个管芯上的相应引脚被线接合在一起。因此，管芯34上的引脚被线接合至管芯24上的第一引脚；管芯24上的第一引脚又线接合至管芯22上的第一引脚；管芯22上的第一引脚又线接合至基底26上的第一指状物。在图4中，跨管芯34、24和22的每个相应管芯正是如此。虽然以上布线配置可以用于数据引脚和控制引脚，然而，在多于四个管芯的更大的管芯堆中，管芯的地址引脚的布线变得更加困难。除了竖直线接合，还需要对角地进行线接合，并且要求堆中的间隔开的两个管芯之间的跳接很长。如关于图5的现有技术更加详细地说明的，该复杂情况的一个原因是管芯在基底上按升数序进行传统堆叠。图5是包括安装至基底26的八个管芯的典型的NAND半导体管芯堆的示意图。传统上，从管芯0开始，依次前进至管芯7，以一定的偏移将管芯叠放。图5还示出了来自每个管芯的对准的多行引脚，即，引脚19至23 (未示出其他引脚)。在这些引脚中，引脚20、21和23用作用于识别管芯堆中的管芯0-7中的每个管芯的芯片地址引脚(CADD2x、CADDlx和CADDOx)。对于堆中给定的管芯，引脚20、21、23中的一个引脚的低电压表示逻辑0，引脚20、21,23中的一个引脚的高电压表示逻辑I。因此，使用每个管芯上的三个地址引脚，可以依次从在堆底部处的000 (管芯0)到在堆顶部处的111 (管芯7)唯一地寻址图5的传统堆中·的每个管芯。图5还示出了可以是用于每个管芯0-7的电源信号V。。的引脚19以及可以是电压监控器乂_的引脚22。如NAND半导体封装件中所示出(没有线接合连接)的，通常可以省略V_或使V_断开。堆中的各个管芯上的处于低电压状态的地址引脚20、21、23可以经由多组竖直的和/或对角的线接合而电耦接在一起，然后这些多组已接合的引脚可以接合至基底上的接地接触垫。类似地，堆中的各个管芯上的处于高电压状态的地址引脚20、21、23可以经由多组竖直的和/或对角的线接合而电耦接在一起，然后这些多组已接合的引脚可以接合至基底上的电源接触垫。必须以能够防止线交叉的方式来实现该线接合，其中，线交叉可能导致电短路。具有例如三个地址引脚的更大的管芯堆的线接合的一个缺点是，没有以使得实现所有线接合所需要的线的长度最小的方式来实施接合处理。通常，在进行线接合的第一通过之后，需要将管芯堆中彼此间隔很大的距离的剩余的引脚彼此连接。这种情况需要长度很长的线来进行连接。线接合线通常由昂贵的金形成。并且，不仅仅线的长度是问题。越长的接合线更容易折断、松弛或与相邻接合线发生短路。因此，为了提供所需要的牢固性，较长的接合线由较粗直径的材料制成。使用来自单个线轴的线对半导体封装件进行线接合。因此，即使仅有少量较长的连接需要较粗直径的线接合，相同直径的线可以用于所有连接。假定每个封装件中的大量线接合，以及大量制造的封装件，使用更多且更粗的金线明显地增加了封装件的制造成本。传统线接合封装件的另一问题是，需要超过两个接地接触垫和电源接触垫来唯一地寻址堆中的地址引脚。在图5的现有技术中，具有三个地址引脚CADD2x、CADDlx和CADDOx的传统的八个管芯的堆可能总共需要六个接地(GND)引脚和电源(PWR，Vcc)引脚来将地址引脚连接至基底。基底上的空间是非常宝贵的，并且使用较少的接地引脚和电源引脚来连接至地址引脚是有利的。
图I至图3是不同传统半导体器件的现有技术侧视图。图4是半导体器件的立体图，示出了管芯堆中的每个管芯上的、竖直接合至相邻管芯上的对准的引脚的引脚。图5是包括按升数序排列的八个管芯的半导体堆的示意性表示。图6是本技术的实施方式的操作的高级别流程图。图7是按照本技术的实施方式的用于使用格雷码(gray code)来在基底上对管芯进行排序的流程图。图8是按照图7的流程图排序的管芯堆的示意性布局。图9是按照图7的流程图排序的管芯堆的俯视图。图10是用于在本技术的实施方式的线接合处理期间进行单跳竖直跳接的流程图。图11是在图10的流程图中示出的处理期间进行单跳竖直跳接的管芯堆的俯视图。图12是在图10的流程图中示出的处理完成时进行单跳竖直跳接的管芯堆的俯视图。图13A和图13B是用于在本技术的实施方式的线接合处理期间进行对角跳的流程图。图14是在图13A的流程图中示出的处理的第一部分期间进行对角跳接的管芯堆的俯视图。图15是在图13A的流程图中示出的处理的第二部分期间进行对角跳接的管芯堆的俯视图。
图16是在图13A和图13B的流程图中示出的处理完成时进行对角跳接的管芯堆的俯视图。图17是作为图14至16的对角跳接的可替选实施方式的进行水平跳接的管芯堆的俯视图。图18是用于进行多跳竖直跳接以将隔离的多组低电压状态的引脚被线接合在一起的流程图。图19是在图18的流程图中示出的处理完成时进行多跳竖直跳接的管芯堆的俯视图。图20是使用单个接地引脚和单个电源引脚来线接合至基底的管芯堆的俯视图。图21是按照本技术的实施方式排序和线接合的十六个管芯的堆的示意性布局。图22是按照图21的实施方式排序和线接合的十六个管芯的堆的俯视图。图23是根据本技术的实施方式制造的半导体封装件的边视图。
具体实施例方式现在将参考图6至图23描述实施方式，图6至图23涉及基于规则的方法，该方法用于优化线接合跳接以使用于线接合的线的量最少和/或使基底上的用于支持所有有线连接的电源垫和接地垫的量最少。一般而言，本技术教导一种方法，该方法使用最短的线接合跳接将低电压引脚彼此线接合以及将高电压引脚彼此线接合。这使接合所有引脚所需要的线的长度最小化。此外，由于堆中的所有线接合跳接的长度被最小化，所以也可以使线的
直径最小。本技术的方法还将堆中的管芯上的所有低电压地址引脚彼此电耦接，以及将管芯堆上的所有高电压地址引脚彼此电耦接。因此，可以通过基底上的单个接地接触和单个电源接触来给堆上的所有地址弓I脚供电。这减小了接地接触垫和电源接触垫所需要的基底上的空间。在实施方式中，本系统优化了半导体封装件中的器件堆的管芯ID排序以及基底上的管芯的线接合。管芯例如可以是NAND快闪存储器管芯，但是，应理解，本技术可以用于优化其他多种类型的堆叠的半导体部件的排序和线接合，例如NOR型快闪存储器管芯以及 DRAM (动态随机存取存储器)、SDRAM (同步动态随机存取存储器)和CMOS (互补金属氧化物半导体)器件。基底可以是任何已知类型的基底，例如印刷电路板(PCB)、引线框或磁带自动接合(TAB)基底。下面关于八个管芯的堆来说明实施方式。但是，应理解，本技术可以用于少于八个管芯的堆。本技术在设定用于超过八个管芯的半导体管芯堆的线接合布局方面也具有特别的优势。可以理解，可以以许多不同的形式来实施本半导体器件，并且不应该认为本半导体器件局限于本文中阐述的实施方式。本文中使用的术语“左”和“右”、“顶部”和“底部”、“较高”和“较低”以及这些术语的衍生术语仅是出于方便和说明目的，而并不是意在对限制半导体器件的描述，其中，可以尽可能多地交换参考项目的位置。图6是根据本技术的实施方式的用于优化线接合的方法的高级别流程图。在步骤100，确定堆中的管芯的顺序。如背景技术部分中说明的，该顺序通常是管芯的升数序，从底部处的管芯0开始到顶部处的管芯7。因此，引脚CADD2x、CADDlx和CADDOx从000至111依次编号。根据本技术的一方面，可以使用格雷码代替简单的升数序来对堆中的管芯进行排序。格雷码是二进制数的有序序列，其中，从一个数到下一个数，位仅在一个位上变化。因此，在3位格雷码中，元素0 (000)可以紧跟着元素I (001)放置，这是因为仅元素的最低有效的位变化。但是，元素I (001)不能紧跟着元素2 (010)放置，这是因为元素的最后两位都发生了变化。通过格雷码而不是传统的按升数序来对管芯堆中的管芯进行排序，部分导致了优化的线接合图案。给出以上用于通过格雷码来对管芯ID进行排序的公开内容，技术人员可以理解大量可以设定管芯ID的格雷码排序的方法。在实施方式中，可以使用状态机和卡诺图映射以已知的方式来设定格雷码堆，使得管芯的格雷码堆具有反射特性和循环性质(筒式移位)，反射特性使得能够容易添加更多的地址线和位，循环性质允许起始数字是任何数字，并且，保持循环特性。图I的流程图示出了一种在八个管芯的堆中设定管芯0至I的顺序的方法。在实施方式中，从堆的顶部向下设定管芯的排序，并且在实施方式中，堆上的顶部管芯以管芯0开始。如下所示，在另外的实施方式中，排序可以从底部处开始，或者从底部与顶部之间的任何位置处开始，并且，在另外的实施方式中，堆不需要以管芯0开始。下面详细说明图7，但是，通常，按照图7操作的系统以给定的管芯ID号码(N)开始。然后，系统通过寻找高于(N+1)的I管芯，然后寻找低于(N-I)的I管芯、然后寻找高于(N+2)的2管芯、然后寻找低于(N-2)的2管芯等来堆叠下一个管芯，直到找到符合格雷码并且没有被使用的下一个管芯。系统持续地堆叠管芯，直到设定了堆中的所有管芯的顺序。在步骤130中，系统以顶部管芯N开始，其中，N表示管芯的十进制身份。在管芯0处于堆的顶部处的实施方式中，初始地，N=O0步骤130也初始化任意计数器j至I。在步骤132中，系统检查是否有更多管芯要放置在堆中。首次通过回路时，有更多的管芯要放置在堆上。在八个管芯的堆中，系统八次通过回路，直到所有管芯在管芯堆中被分配了一个位置。一旦在步骤132中设定了所有八个管芯的位置，则在步骤134中，可以按照通过图7的步骤所设定的顺序将管芯堆叠在基底上。在那种情况下，本系统的用于在基底上对管芯进行排序的操作结束。假设在步骤132中有更多管芯要放置在堆中，则接下来在步骤136中，系统检查是否存在与管芯N满足格雷码的剩余的管芯N+j。因此，在第一管芯是管芯0并且j=l处，N+j等于1，并且系统检查管芯I (001)的二进制表示是否与管芯0 (000)的二进制表示满足格雷码。在这种情况下，满足，因此，在步骤138中，在将管芯N+j的位置设定为在下方并且与管芯N紧邻。在步骤140中将N递增至N+j，然后在步骤142中将j重新初始化为I。然·后，系统重新返回至步骤136，以在堆中寻找下一个管芯。在步骤136中，对于N和j的给定值，如果没有满足格雷码的剩余的管芯N+j，则系统跳到步骤144。例如，继续对管芯的上述排序，其中，N现在等于1，j被重置为1，系统检查管芯2 (N+j)是否与管芯I满足格雷码。不满足，因此，系统跳到步骤144。在步骤144中，系统检查是否存在满足格雷码的剩余的管芯N-j。其中，N=l，j=l，N-j=0。已经设定了管芯0在堆上的位置，因此，没有这样的剩余的管芯。因此，系统跳到步骤154，使j递增1，并且返回至步骤132以检查要放置在堆上的更多的管芯。继续以上示例，堆中有更多管芯，因此，系统移动至步骤136并且再次检查是否存在满足格雷码的剩余的管芯N+j。这次，虽然N仍然是1，但是j=2，因此，系统检查管芯3(N+j)是否与管芯N满足格雷码。管芯3 (011)与管芯I (001)满足格雷码，因此，在步骤138中，将管芯3的位置设定成放置在管芯I的紧下方。在步骤140中，将N设定成芯片3，在步骤142中，将j重新初始化为1，并且系统返回至步骤132。循环中的接下来的时间，在步骤132中仍然有更多管芯，因此，系统检查是否存在与管芯N满足格雷码的剩余的管芯N+j。管芯4 (100)没有与管芯3 (011)满足格雷码，因此，系统跳到步骤144，以检查是否存在满足格雷码的剩余的管芯N-j。管芯2 (N-j)保持被放置在堆上，并且与管芯3满足格雷码，因此，在步骤148中，将管芯2的位置设定为在管芯3的紧下方。在步骤150中，将N设定成N-j，并且在步骤152中将j重新初始化为I。然后，系统返回至步骤132以检查堆上的更多的管芯。系统继续以上步骤，直到已经设定了所有芯片在堆中的位置。对于八个芯片的堆，图7中示出的以上步骤将生成如表格2中示出的堆中的管芯的序列。堆的底部堆的顶部
权利要求
1.一种对在基底上包括半导体管芯堆的半导体封装件内的线接合进行优化的方法，每个半导体管芯包括用于向所述管芯传递信号以及从所述管芯传递信号的多个引脚，所述方法包括以下步骤 (a)基于通过格雷码对所述堆中的所述管芯上的所述多个引脚中的地址引脚进行排序来设定所述管芯在所述基底上的顺序；以及 (b)按照在所述步骤(a)中设定的所述顺序将所述管芯固定至所述基底。
2.根据权利要求I所述的方法，所述步骤(a)和(b)包括以下步骤设定三个或更多个半导体管芯的顺序，以及将所述半导体管芯固定至所述基底。
3.根据权利要求I至2中任一项所述的方法，设定所述管芯在所述基底上的顺序的所述步骤(a)包括以下步骤将具有标识O的管芯设定为所述堆中的顶部管芯。
4.根据权利要求I至3中任一项所述的方法，进一步包括以下步骤 (c)在所述堆中将所述管芯彼此线接合；以及 Cd)将所述堆线接合至所述基底。
5.根据权利要求4所述的方法，在所述堆中将所述管芯彼此线接合的所述步骤(c)包括以下步骤 (C) (I)将所有被分配了低电压状态的地址引脚彼此电连接；以及 (c)(2)将所有被分配了高电压状态的地址引脚彼此电连接。
6.根据权利要求4至5中任一项所述的方法，将所述堆线接合至所述基底的所述步骤(d)包括以下步骤 (d)(I)将所有被分配了低电压状态的地址引脚连接至所述基底上的单个接地接触垫；以及 (d)(2)将所有被分配了高电压状态的地址引脚连接至所述基底上的单个电源接触垫。
7.根据权利要求4至6中任一项所述的方法，在所述堆中将所述管芯彼此线接合的所述步骤(C)包括以下步骤 (C) (I)将所述堆中的相邻管芯上的所述多个引脚中的所有具有相同电压状态的对准的引脚彼此电连接； Ce) (2)将所述堆中的相邻管芯上的所述多个引脚中的具有相同电压状态的对角引脚彼此电连接，所述对角是指与相邻管芯上的下一个相邻地址引脚成对角；以及 (c) (3)将隔离的任一组电连接的引脚电连接至所述堆中的与所述基底相邻的底部管-I-HO
8.根据权利要求4至6中任一项所述的方法，在所述堆中将所述管芯彼此线接合的所述步骤(C)包括以下步骤 (C) (I)将所述堆中的相邻管芯上的所述多个引脚中的所有具有相同电压状态的竖直对准的引脚彼此电连接； (c) (2)将所述堆中的给定管芯上的所述多个引脚中的具有相同电压状态的水平引脚彼此电连接，所述水平是指与所述给定管芯上的下一个相邻地址引脚成水平；以及 (c)(3)将隔离的任一组电连接的引脚电连接至所述堆中的与所述基底相邻的所述底部管芯。
9.根据权利要求7至8中任一项所述的方法，将隔离的任一组电连接的引脚电连接至底部管芯的所述步骤(C) (3)包括以下步骤在对准的引脚之间进行竖直跳接。
10.一种对在基底上包括具有五个至三十二个半导体管芯的堆的半导体封装件内的线接合进行优化的方法，每个半导体管芯包括用于向所述管芯传递信号以及从所述管芯传递信号的多个引脚，对线接合的优化使服务于所述多个引脚中的地址引脚所需要的所述基底上的电源垫和接地垫最少，所述方法包括以下步骤 Ca)将所有指定用于低电压状态的地址引脚彼此电连接； (b)将所有指定用于高电压状态的地址引脚彼此电连接； (C)将所有用于低电压状态的地址引脚连接至所述基底上的单个接地接触垫；以及 (d)将所有用于高电压状态的地址引脚连接至所述基底上的单个电源接触垫。
11.根据权利要求10所述的方法，进一步包括以下步骤按照通过使用所述堆中的所述管芯上的所述地址引脚的格雷码所确定的顺序，将所述管芯在所述基底上并且彼此地固定。
12.根据权利要求10至11中任一项所述的方法，其中，将所有用于低电压状态的地址引脚连接至所述基底上的单个接地接触垫的所述步骤(c)包括以下步骤在所述接地接触垫与固定至所述基底的底部管芯上的低电压状态引脚之间进行单跳连接。
13.根据权利要求10至12中任一项所述的方法，其中，将所有用于高电压状态的地址引脚连接至所述基底上的单个电源接触垫的所述步骤(d)包括以下步骤在所述电源接触垫与固定至所述基底的底部管芯上的高电压状态引脚之间进行单跳连接。
14.根据权利要求10至13中任一项所述的方法，所述将所述管芯固定在所述基底上的步骤包括以下步骤将具有管芯0的管芯固定在所述堆的距所述基底最远的顶部处。
15.根据权利要求10至14中任一项所述的方法，所述步骤(a)包括以下步骤 (c)(I)将所述堆中的相邻管芯上的所述多个引脚中的所有对准的高电压状态引脚彼此电连接； (c) (2)将所述堆中的相邻管芯上的所述多个引脚中的对角的高电压状态引脚彼此电连接，所述对角是指与相邻管芯上的下一个相邻地址引脚成对角；以及 (c)(3)经由竖直线接合连接，将隔离的任一组电连接的高电压状态引脚电连接至所述堆中的与所述基底相邻的底部管芯。
全文摘要
公开了一种优化线接合跳接的基于规则的方法，该方法使用于线接合的线的量最少和/或使基底上的用于支持所有有线连接的电源垫和接地垫的量最少。
文档编号H01L25/065GK102971793SQ201180013464
公开日2013年3月13日 申请日期2011年2月7日 优先权日2010年2月8日
发明者查尔斯·弘-祥·吴 申请人:桑迪士克技术有限公司