半导体装置及其制造方法
【专利摘要】本发明公开了一种半导体装置及其制造方法。首先提供具有至少一个晶体管的基板。形成第一绝缘层以覆盖晶体管。图案化第一绝缘层以形成至少一个开口，其中晶体管的一部分由开口暴露出来。最后，在开口内形成外延以覆盖晶体管的该部分。本发明能够在半导体装置的尺寸微缩的情况下，改善半导体装置内晶体管容易发生的短通道效应。更重要的是，相邻晶体管之间的短路风险可被完全免除。
【专利说明】半导体装置及其制造方法
【技术领域】
[0001]本发明涉及一种电子装置及其制造方法，且特别涉及一种半导体装置及其制造方法。
【背景技术】
[0002]在各种半导体存储器装置中，动态随机存取存储器(dynamic random accessmemories, DRAM)是最为广泛应用的一种半导体装置。一般而言，在DRAM中的每一个单元(unit cell)均具有对应的金属氧化物半导体(Metal-Oxide-Semiconductor, M0S)晶体管，此MOS晶体管用来驱动位于存储电容内的资料电荷(data charge)，在资料读取以及写入等操作中作对应移动。
[0003]为了提高DRAM中处理及存储资料的集成密度，DRAM须具备高存储电容量的电容之外，尚须将DRAM中的每一个单元的尺寸缩小，如此便能有效降低DRAM的生产成本。对此，DRAM中的每一个单元的尺寸须进一步微缩，来提高DRAM的资料集成密度。然而，随着半导体装置尺寸上的微缩，半导体装置中晶体管的性能往往伴随着短通道效应(short channeleffect)而弱化。为解决上述问题,一方面,各式各样的平面式晶体管(planar transistor)结构被开发出来以延长通道长度避免短通道效应，然而这些被开发出来的平面式晶体管结构各自有其顾虑以致于仍无法适用于大量生产。另一方面，垂直式晶体管(verticaltransistor)结构亦被开发出来试图解决上述的短通道效应。在垂直式晶体管中具有掺杂而形成的源电极区以及漏电极区。其中源电极区、漏电极区在垂直方向上先后形成，因此源电极区、漏电极区所夹设形成的通道区垂直于基板。然而，在垂直式晶体管尺寸微缩的情形下，垂直式晶体管内部的漏电极区与栅电极区之间因为距离变短，更容易在垂直式晶体管本体(body)形成另一非预定的电流通道,并引发穿通效应(punch-through effect)导致垂直式晶体管发生漏电流，进而遗失存储资料。对此，不论是利用平面式晶体管或是垂直式晶体管的半导体装置，其结构设计以及制造方法为目前半导体装置工业领域亟须发展并改良的目标。
【发明内容】
[0004]本发明的目的在于提供半导体装置及其制造方法。在半导体装置的尺寸微缩的情况下，能改善半导体装置内晶体管容易发生的短通道效应。更重要的是，相邻晶体管之间的短路风险可被完全免除。
[0005]本发明的一个方面提供了一种半导体装置的制造方法。首先提供具有至少一个晶体管的基板。形成第一绝缘层以覆盖晶体管。图案化第一绝缘层以形成至少一个开口，其中晶体管的一部分由开口暴露出来。最后在开口内形成外延以覆盖晶体管的该部分。
[0006]在本发明的一实施方式中，该半导体装置的制造方法进一步包含离子植入外延以形成轻掺杂外延。
[0007]在本发明的一实施方式中，该半导体装置的制造方法进一步包含以导电材料填满开口。
[0008]在本发明的一实施方式中，第一绝缘层采用化学气相沉积法形成。
[0009]在本发明的一实施方式中，该半导体装置的制造方法进一步包含在第一绝缘层上形成第二绝缘层。以及图案化第二绝缘层以形成开口，其中晶体管的一部分由第一绝缘层以及第二绝缘层的开口暴露出来。
[0010]在本发明的一实施方式中，第二绝缘层采用化学气相沉积法形成。
[0011]在本发明的一实施方式中，晶体管为垂直硅柱，垂直硅柱具有源电极、漏电极以及栅电极，源电极位于垂直硅柱的顶部，漏电极位于垂直硅柱的底部，栅电极实质上位于垂直硅柱的中间部，其中源电极为由开口暴露出来的部分，且源电极由外延所覆盖。
[0012]在本发明的另一实施方式中，晶体管为垂直硅柱，垂直硅柱具有源电极、漏电极以及栅电极，漏电极位于垂直硅柱的顶部，源电极位于垂直硅柱的底部，栅电极实质上位于垂直娃柱的中间部，其中漏电极为由开口暴露出来的部分，且漏电极由外延所覆盖。
[0013]在本发明的又一实施方式中，其中晶体管具有源电极、漏电极以及栅电极，源电极、漏电极以及栅电极实质上共平面，且源电极以及该漏电极中的至少一个是由开口暴露出来的部分，该部分由外延所覆盖。
[0014]在本发明的一实施方式中，其中基板为娃基板，且外延为娃外延。
[0015]本发明的另一个方面提供了一种半导体装置，其包含至少一个晶体管、第一绝缘层、外延、以及导电材。晶体管配置于基板上。第一绝缘层配置于基板上且覆盖晶体管，其中第一绝缘层具有开口以暴露出晶体管的部分。外延配置于开口的底部以覆盖晶体管的部分。以及导电材料配置于开口内且填满开口，其中导电材料是通过外延而与晶体管的部分电性连接，其中，外延紧邻开口的侧壁。
[0016]在本发明的一实施方式中，外延的顶面实质上为平坦的。
[0017]在本发明的一实施方式中，晶体管为垂直硅柱，垂直硅柱具有源电极、漏电极以及栅电极，漏电极位于垂直硅柱的顶部，源电极位于垂直硅柱的底部，栅电极实质上位于垂直硅柱的中间部，其中漏电极为由开口暴露出来的部分，且该部分由外延所覆盖。
[0018]在本发明的另一实施方式中，其中晶体管为垂直硅柱，垂直硅柱具有源电极、漏电极以及栅电极，源电极位于垂直硅柱的顶部，漏电极位于垂直硅柱的底部，栅电极实质上位于垂直硅柱的中间部，其中源电极为由开口暴露出来的部分，且该部分由外延所覆盖。
[0019]在本发明的又一实施方式中，晶体管具有源电极、漏电极以及栅电极，源电极、漏电极以及栅电极实质上共平面，且源电极以及漏电极中的至少一个为由开口暴露出来的部分，该部分由外延所覆盖。
[0020]在本发明的一实施方式中，第一绝缘层包含氧化硅、氮化硅或上述这些的组合。
[0021]在本发明的一实施方式中，该半导体装置进一步包含第二绝缘层，其配置于第一绝缘层上，第二绝缘层亦具有开口以暴露出晶体管的部分。
[0022]在本发明的一实施方式中，第二绝缘层包含氧化硅、氮化硅或上述这些的组合。
[0023]在本发明的一实施方式中，导电材料包含多晶硅、钨(W)、钛(Ti)、氮化钛(TiN)或上述这些的组合。
[0024]在本发明的一实施方式中，基板为娃基板，且外延为娃外延。
[0025]本发明的有益效果在于能改善半导体装置内晶体管容易发生的短通道效应。更重要的是，相邻晶体管之间的短路风险可被完全免除。
【专利附图】
【附图说明】
[0026]本发明的上述和其他方面、特征及其他优点参照说明书内容并配合附图得到更清楚的了解，其中:
[0027]图1至图4为根据本发明的一些实施方式中半导体装置制作流程的剖面示意图。
[0028]图5至图7为根据本发明另一些实施方式中半导体装置制作流程的剖面示意图。
[0029]图8到图11为根据本发明另一些实施方式中半导体装置制作流程的剖面示意图。
[0030]图12为根据本发明另一些实施方式中半导体装置制作流程的剖面示意图。
【具体实施方式】
[0031]为了使本公开内容的叙述更加详尽与完备，下文针对本发明的实施方式与具体实施例提出了说明性的描述；但这并非实施或运用本发明具体实施例的唯一形式。以下所公开的各实施方式及实施例，在有益的情形下可相互组合或取代，也可在一实施方式或一实施例中附加其他的实施方式或实施例，而无须进一步的记载或说明。
[0032]在以下描述中，将详细叙述许多特定细节以使读者能够充分理解以下的实施方式及/或实施例。然而，可在没有这些特定细节的情况下实践本发明的实施方式及/或实施例。在其他情况下，为简化附图，熟知的结构与装置仅示意性地在图中表示。
[0033]图1至图4为根据本发明的一些实施方式中，半导体装置制作流程的剖面示意图。请先参照图1，具有至少一个晶体管120的基板110。基板110例如可以是具有多条位元线的硅基板，而每一条位元线各自电性连接于对应的各晶体管，各晶体管120例如可以如图1所示，然而本发明并不以此为限。在本发明的一些实施方式中，晶体管120为垂直硅柱122。各垂直硅柱122例如可以是以周期性排列且分别对应于DRAM内的不同单元(unit cell)。如图1所不，在本发明的一些实施方式中，垂直娃柱122具有源电极124、漏电极126以及栅电极128。源电极124例如可以位于垂直娃柱122的顶部,漏电极126位于垂直娃柱122的底部，而栅电极128实质上位于垂直硅柱122的中间部。然而，本发明并不以此为限，源电极124与漏电极126在垂直硅柱122中的相对位置可以交换，在本发明的另一些实施方式中，漏电极126亦可以位于垂直硅柱122的顶部，而对应地源电极124位于垂直硅柱122的底部，栅电极128实质上位于垂直硅柱122的中间部。一般而言，源电极124以及漏电极126例如可以是由对垂直娃柱122施以适合的离子植入工艺过程(implant process)所形成。栅电极128例如可以是分别位于垂直硅柱122的两侧的金属导体或掺杂半导体。在图1中，各垂直娃柱122即构成位于基板110上的各垂直晶体管120,每一垂直娃柱122具有源电极124和漏电极126以形成电流通道，此电流通道与基板110的延伸方向互相垂直，而栅电极128则用以控制电流导通与否。举例来说，在DRAM的应用上各栅电极128即为各字元线(word lines)，而各字元线与配置于基板110上的各位元线(bit lines)交错设置。
[0034]请继续参照图1，接着形成第一绝缘层130，第一绝缘层130覆盖晶体管120。第一绝缘层130例如可以包含氧化娃(silicon oxide)。在本发明的一些实施方式中，第一绝缘层采用化学气相沉积法(chemical vapor deposit1n, CVD)形成。
[0035]请参照图2，接着图案化第一绝缘层130以形成至少一个开口 132，开口 132暴露出晶体管130的一部分。图案化第一绝缘层130的方式例如可以是以光蚀刻工艺过程(litho-etching process)在第一绝缘层130中形成开口 132。晶体管120被开口 132所暴露出来的部分即为晶体管120的源电极124及/或漏电极126。如图2所示，在本发明的一些实施方式中，源电极124位于垂直硅柱122的顶部，因此源电极124即暴露出来以执行后续形成外延的步骤。在本发明的另一些实施方式中，漏电极126位于垂直硅柱122的顶部，因此漏电极126即暴露出来以执行后续形成外延的步骤。
[0036]请参照图3，接着在开口 132形成外延140以覆盖晶体管120的部分。如图3所示，在本发明的一些实施方式中，源电极124为由开口 132暴露出来的部分，且源电极124由外延140所覆盖。在本发明的另一些实施方式中，漏电极126为由开口 132暴露出来的部分，且漏电极126由外延140所覆盖。外延140例如可以包含外延娃或是其他适合的外延材料。外延140可以选择化学气相沉积法(selective CVD process)以进一步控制外延140所形成的位置。举例来说，外延140的沉积生长可以被控制仅在垂直硅柱122的顶部开始(即源电极124或漏电极126)。值得注意的是，既然外延140在开口 132内形成，夕卜延140的沉积生长即被限制在开口 132内。如此一来相邻外延140之间即不会接触，因此相邻晶体管120之间的干扰或是因为相邻外延140之间接触所造成的短路问题即可完全被避免。此外，沉积生长完成后的外延140形状亦为开口 132所限制，S卩外延140的边界紧邻开口 132的侧壁。据此，外延140的沉积生长即可被妥善控制，而使得各晶体管120上方的各外延140之间具有更优良的均勻度(uniformity),即各外延140的形状大小更统一。在本发明的一些实施方式中，进一步包含离子植入(如图3中箭头所示)外延140以形成轻掺杂外延，如此即可再降低晶体管120中接面(junct1n)与栅极之间所产生的电场(例如图3所示的源电极124与栅电极128之间产生的电场)。如此即可进一步减低或消除产生漏电流(leakage current)的风险。更进一步来说，外延140的沉积生长被限制在开口 132内，因此外延140的顶面实质上平坦且各晶体管120上方的各外延140之间具有更优良的均勻度，如此亦带给后续工艺过程更为宽松的工艺过程边际(process margin)而提高整体良率。举例来说，在形成外延140之后，对外延140的清洗并去除在外延140上所产生的氧化物的清洗工艺过程(cleaning process)即可因外延140的平坦顶面且各外延140之间优良的均匀度，得以在更短的时间内即有效地清除外延140上所产生的氧化物。
[0037]请参照图4，在本发明的一些实施方式中，接着以导电材料150填满开口 132。导电材料150例如可以包含多晶硅、钨(W)、钛(Ti)、氮化钛(TiN)或上述这些的组合。导电材料150例如可以采用化学气相沉积法、派镀(sputtering)或其他适合的薄膜工艺过程。如图4所示，导电材料150接触外延140，因此导电材料150亦通过外延140而电性连接于垂直硅柱122的顶部(即源电极124或漏电极126)。在此值得注意的是晶体管120的通道长度(channel length)通过外延140而被有效延长。明确言之，晶体管120的通道长度是由外延140的顶面(与导电材料150接触之处)至垂直硅柱122的底部。如前所述，在晶体管120的尺寸不断微缩的情况下，晶体管120的通道长度亦必然对应缩短，如此便带来了易于发生短通道效应(short channel effect)并降低导通电流(turn-on current)的问题。在本发明的各实施方式中外延140可视为垂直硅柱122的顶部(例如源电极124或漏电极126)的延伸，而晶体管120的通道长度即可视为被进一步延长。因此，前述的短通道效应或是降低导通电流等问题即可被改善或是消除。除此之外，本发明的各实施方式中外延140为垂直硅柱122的顶部的延伸，也使得垂直硅柱122的顶部(例如源电极124或漏电极126)与栅电极128之间原本可能产生的电场，因此两者之间的距离拉大而减弱，如此栅电极128即更不受到电场的干扰，而使得晶体管120在控制上有更好的表现。
[0038]图5至图7为根据本发明另一些实施方式中半导体装置制作流程的剖面示意图。请参照图5，在本发明的另一些实施方式中，在形成外延140的步骤前，先在第一绝缘层130上形成第二绝缘层160，并图案化第二绝缘层160以形成开口 132，其中晶体管120的部分由第一绝缘层130以及第二绝缘层160的开口 132暴露出来。第二绝缘层160例如可以是一层介电材料薄膜，或多种介电材料薄膜的层叠。第二绝缘层160例如可以包含氧化硅、氮化硅或上述这些的组合。在本发明的一些实施方式中，第二绝缘层160可以采用化学气相沉积法形成。第二绝缘层160被图案化的方式例如可以是以光蚀刻工艺过程来形成开口132。由开口 132所暴露出晶体管120的部分晶体管120的源电极124及/或漏电极126。第二绝缘层160的薄膜致密度可以选择比第一绝缘层130的薄膜致密度更高，因此第二绝缘层160可对其覆盖下的结构提供更好的保护，特别是对接下来要进行的离子植入或是清洗等较具破坏性的工艺过程而言。也因如此，第二绝缘层160亦具有带给后续工艺过程更为宽松的工艺过程边际而提高整体良率的功效。如图6以及图7所示，外延140形成在第一绝缘层130和第二绝缘层160的开口 132内，以覆盖晶体管120的部分，接着以导电材料150填满开口 132。有关图6以及图7所示的结构、形成步骤细节均与前述其他实施方式中所描述的细节相似，因此不再赘述。
[0039]图8到图11为根据本发明另一些实施方式中，半导体装置制作流程的剖面示意图。请先参照图8，基板210具有至少一个晶体管220。基板210例如可以是具有多条位元线的硅基板，而每一条位元线各自电性连接于对应的各晶体管，各晶体管220例如可以如图8所示，然而本发明并不以此为限。在本发明另一些实施方式中，晶体管220为具有源电极224、漏电极226以及栅电极228的水平式晶体管(planar transistor),即源电极224、漏电极226以及栅电极228三者实质上共平面。一般而言，源电极224以及漏电极226可通过适合的离子植入工艺过程来形成。栅电极228例如可以包含金属导体或是掺杂半导体，并且配置于源电极224以及漏电极226两者中间。如图8所示，各晶体管220为配置于基板210上的各水平式晶体管220，每一晶体管220具有源电极224以及漏电极226以形成电流通道，此电流通道与基板210的延伸方向平行，而栅电极228则用以控制电流导通与否。请参照图8，接着形成第一绝缘层230以覆盖晶体管220。第一绝缘层230例如可以包含氧化硅。在本发明的一些实施方式中，第一绝缘层230采用化学气相沉积法形成。
[0040]请参照图9，接着图案化第一绝缘层230以形成至少一个开口 232。其中开口 232暴露出晶体管220的一部分。图案化第一绝缘层230的方式例如可以是以光蚀刻工艺过程形成开口 232。源电极224以及漏电极226中的至少一个是由开口 232暴露出来的该部分。如图9所示，在本发明的一些实施方式中，源电极224以及漏电极226两者均分别被开口 232所暴露出来以在后续工艺过程中形成外延。在本发明的另一些实施方式中，源电极224以及漏电极226中只有一者被开口 232所暴露出来，以在后续工艺过程中形成外延。
[0041]请参照图10，接着形成外延240在开口 232内以覆盖晶体管230在前述步骤中所暴露出来的部分。如图10中所示，在本发明的一些实施方式中，源电极224以及漏电极226两者均分别被开口 232所暴露出来，而外延240分别形成于源电极224以及漏电极226两者上。外延240可以选择化学气相沉积法以进一步控制外延240所形成的位置。值得注意的是，既然外延240在开口 232内形成，外延240的沉积生长即被限制于开口 232内。如此一来相邻外延240之间即不会接触，因此相邻晶体管220之间的干扰或是因为相邻外延240之间接触所造成的短路问题即可完全被避免。此外，沉积生长完成后的外延240形状亦为开口 232所限制，即外延240的边界紧邻开口 232的侧壁。据此，外延240的沉积生长即可被妥善控制，而使得各晶体管220上方的各外延240之间具有更优良的均匀度，即各外延240的形状大小更统一。在本发明的一些实施方式中，进一步包含离子植入(如图10中箭头所示)外延240以形成轻掺杂外延，如此即可再降低晶体管220中接面(junct1n)与栅极之间所产生的电场(例如图10所示的源电极224、漏电极226与栅电极228之间产生的电场)。如此即可进一步减低或消除产生漏电流的风险。更进一步来说，外延240的沉积生长被限制在开口 232内，因此外延240的顶面实质上平坦且各晶体管220上方的各外延240之间具有更优良的均匀度，如此亦带给后续工艺过程更为宽松的工艺过程边际而提高整体良率。举例来说，在形成外延240之后，对外延240的清洗并去除在外延240上所产生的氧化物的清洗工艺过程，即可因外延240的平坦顶面且各外延240之间优良的均匀度，得以在更短的时间内即有效地清除外延240上所产生的氧化物。
[0042]请参照图11，在本发明的一些实施方式中，接着以导电材料250填满开口 232。导电材料250例如可以包含多晶硅、钨(W)、钛(Ti)、氮化钛(TiN)或上述这些的组合。导电材料250例如可以采用化学气相沉积法、派镀(sputtering)或其他适合的薄膜工艺过程。如图11中所示，导电材料250接触外延240，因此导电材料250亦通过外延240电性连接晶体管220的源电极224以及漏电极226两者。另外请参照图12，图12为根据本发明另一些实施方式中半导体装置制作流程的剖面示意图。在本发明另一些实施方式中，导电材料250接触外延240，而导电材料250通过外延240电性连接晶体管220的源电极224。然而本发明并不以此为限，在本发明另一些实施方式中，导电材料250通过外延240电性连接晶体管220的漏电极226。在此值得注意的是，晶体管220的通道长度通过外延240而被有效延长。明确言之，晶体管220的通道长度是由晶体管220的源电极224上外延240的顶面(与导电材料250接触之处)至晶体管220的漏电极226上外延240的顶面(与导电材料250接触之处)。如前所述，在晶体管220的尺寸不断微缩的情况下，晶体管220的通道长度亦必然对应缩短，如此便带来了易于发生短通道效应并降低导通电流的问题。在本发明的各实施方式中外延240可视为源电极224以及漏电极226的延伸，而晶体管220的通道长度即可视为被进一步延长。因此，前述的短通道效应或是降低导通电流等问题即可被改善或是消除。
[0043]综上所述，依据本发明的各实施方式，将外延导入半导体装置内晶体管的源电极和漏电极两者中至少一者的上方。因此晶体管的通道长度即可被延长，以改善或是消除短通道效应或是降低导通电流等因晶体管尺寸微缩所带来的问题。更重要的是，既然外延在开口内形成，外延的沉积生长即被限制在开口内。如此一来相邻外延之间即不会接触，因此相邻晶体管之间的干扰或是因为相邻外延240之间接触所造成的短路问题即可完全被避免。此外，又因为外延的沉积生长被限制在开口内，外延的沉积生长即可被妥善控制，而使得各晶体管上方的各外延之间具有更优良的均匀度，带给后续工艺过程更为宽松的工艺过程边际而提闻整体良率。
[0044] 虽然本发明已经以实施方式公开如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作各种变动与润饰，因此本发明的保护范围当视权利要求书所界定者为准。
【权利要求】
1.一种半导体装置的制造方法，其特征在于，包含: 提供基板，该基板具有至少一个晶体管； 形成第一绝缘层，该第一绝缘层覆盖该晶体管； 图案化该第一绝缘层以形成至少一个开口，该开口暴露出该晶体管的一部分；以及 在该开口内形成外延以覆盖该晶体管的该部分。
2.如权利要求1的半导体装置的制造方法，其特征在于，该半导体装置的制造方法进一步包含离子植入所述外延以形成轻掺杂外延。
3.如权利要求2的半导体装置的制造方法，其特征在于，该半导体装置的制造方法进一步包含以导电材料填满所述开口。
4.如权利要求1的半导体装置的制造方法，其特征在于，所述第一绝缘层采用化学气相沉积法形成。
5.如权利要求1的半导体装置的制造方法，其特征在于，在形成所述外延的步骤之前，进一步包含: 在所述第一绝缘层上形成第二绝缘层；以及 图案化该第二绝缘层以形成所述开口，所述晶体管的所述部分由所述第一绝缘层以及该第二绝缘层的所述开口暴露出来。
6.如权利要求5的半导体装置的制造方法，其特征在于，所述第二绝缘层采用化学气相沉积法形成。
7.如权利要求1的半导体装置的制造方法，其特征在于，所述晶体管为垂直硅柱，该垂直硅柱具有源电极、漏电极以及栅电极，该源电极位于该垂直硅柱的顶部，该漏电极位于该垂直硅柱的底部，该栅电极位于该垂直硅柱的中间部，其中该源电极为由所述开口暴露出来的所述部分，且该源电极由所述外延所覆盖。
8.如权利要求1的半导体装置的制造方法，其特征在于，所述晶体管为垂直硅柱，该垂直硅柱具有源电极、漏电极以及栅电极，该漏电极位于该垂直硅柱的顶部，该源电极位于该垂直硅柱的底部，该栅电极实质上位于该垂直硅柱的中间部，其中该漏电极为由所述开口暴露出来的所述部分，且该漏电极由所述外延所覆盖。
9.如权利要求1的半导体装置的制造方法，其特征在于，所述晶体管具有源电极、漏电极以及栅电极，该源电极、该漏电极以及该栅电极共平面，且该源电极以及该漏电极中的至少一个为由所述开口暴露出来的所述部分，所述部分由所述外延所覆盖。
10.如权利要求1的半导体装置的制造方法，其特征在于，所述基板为硅基板，且所述外延为硅外延。
11.一种半导体装置，其特征在于，包含: 至少一个晶体管，其配置于基板上； 第一绝缘层，其配置于该基板上且覆盖该晶体管，其中该第一绝缘层具有开口以暴露出该晶体管的一部分； 外延，其配置于该开口的底部以覆盖该晶体管的该部分；以及 导电材料，其配置于该开口内且填满该开口，其中该导电材料通过该外延而与该晶体管的该部分电性连接， 其中，该外延紧邻该开口的侧壁。
12.如权利要求11的半导体装置，其特征在于，所述外延的顶面为平坦的。
13.如权利要求11的半导体装置，其特征在于，所述晶体管为垂直硅柱，该垂直硅柱具有源电极、漏电极以及栅电极，该漏电极位于该垂直硅柱的顶部，该源电极位于该垂直硅柱的底部，该栅电极位于该垂直硅柱的中间部，所述漏电极为由所述开口暴露出来的所述部分，且所述部分由所述外延所覆盖。
14.如权利要求11的半导体装置，其特征在于，所述晶体管为垂直硅柱，该垂直硅柱具有源电极、漏电极以及栅电极，该源电极位于该垂直硅柱的顶部，该漏电极位于该垂直硅柱的底部，该栅电极位于该垂直硅柱的中间部，其中该源电极由所述开口暴露出来的所述部分，且所述部分由所述外延所覆盖。
15.如权利要求11的半导体装置，其特征在于，所述晶体管具有源电极、漏电极以及栅电极，该源电极、该漏电极以及该栅电极共平面，且该源电极以及该漏电极中的至少一个是由所述开口暴露出来的所述部分，所述部分由所述外延所覆盖。
16.如权利要求11的半导体装置，其特征在于，所述第一绝缘层包含氧化硅、氮化硅或上述这些的组合。
17.如权利要求11的半导体装置，其特征在于，该半导体装置进一步包含第二绝缘层，其配置于所述第一绝缘层上，该第二绝缘层具有所述开口以暴露出所述晶体管的所述部分。
18.如权利要求17的半导体装置，其特征在于，所述第二绝缘层包含氧化硅、氮化硅或上述这些的组合。
19.如权利要求11的半导体装置，其特征在于，所述导电材料包含多晶硅、钨、钛、氮化钛或上述这些的组合。
20.如权利要求11的半导体装置，其特征在于，所述基板为硅基板，且所述外延为硅外延。
【文档编号】H01L29/06GK104517818SQ201410057990
【公开日】2015年4月15日 申请日期:2014年2月20日 优先权日:2013年10月7日
【发明者】纪宏谕, 俞建安, 林义峰, 陈凤鸰 申请人:南亚科技股份有限公司