半导体器件以及其制造方法
【专利摘要】当前实施例的方面，提供了包含高电压元件的半导体器件及其制造方法，所述高电压元件包含：衬底；第一半导体区；绝缘隔离膜；第二半导体区；漏区；源区；浮置漏区；第一栅电极；第二栅电极；栅绝缘体；漏电极；以及源电极。
【专利说明】半导体器件以及其制造方法
【技术领域】
[0001]于此描述的示范性的实施例总体涉及半导体器件以及制造半导体器件的方法。
【背景技术】
[0002]在要求高击穿电压性能的金属氧化物半导体场效应晶体管(MOSFET)中，将例如漏侧处的结击穿电压设定为相对较高。相应地，将MOSFET中的阱或衬底的杂质浓度抑制为较低。
[0003]结果，将寄生双极晶体管的基极电阻(基极电位)设定为较高，使得寄生双极晶体管的可驱动性(drivability)容易变得较高。寄生双极晶体管的驱动引起导通击穿电压(on-breakdown voltage)的减小。
[0004]在相同的衬底上具有高击穿电压的MOSFET和低击穿电压的互补金属氧化物半导体(CMOS)元件二者的器件结构中，当通过使用与低击穿电压CMOS的规定工艺相违背的(against)另外的工艺来制造由高击穿电压MOSFET规定的高击穿电压结构时，制造成本增大。
【发明内容】
[0005]当前实施例的方面，提供了包含高电压元件的半导体器件，所述高电压元件包含:衬底；第一半导体区，所述第一半导体区具有第一导电类型且在所述衬底上；绝缘隔离膜，所述绝缘隔离膜在所述衬底上；第二半导体区，所述第二半导体区具有第二导电类型，所述第二半导体区提供于所述第一半导体区和所述绝缘隔离膜之间；漏区，所述漏区具有所述第二导电类型且提供于所述第二半导体区的表面上，所述漏区的杂质浓度高于所述第二半导体区的杂质浓度；源区，所述源区具有所述第二导电类型且提供于所述第一半导体的表面上，所述源区与所述漏区分离；浮置漏区，所述浮置漏区具有所述第二导电类型且提供于所述第二半导体区和所述源区之间的所述第一半导体区的所述表面上；第一栅电极，所述第一栅电极在所述漏区和所述浮置漏区之间的所述第一半导体区以上；第二栅电极，所述第二栅电极在所述源区和所述浮置漏区之间的所述第一半导体区以上；栅绝缘体，所述栅绝缘体提供于所述第一栅电极和所述第一半导体区的所述表面之间、所述第一栅电极和所述第二半导体区的所述表面之间、以及所述第二栅电极和所述第一半导体区的所述表面之间，所述第二半导体区的部分隔着所述栅绝缘体放置在所述第一栅电极的下方，与所述第一栅电极重叠；漏电极，所述漏电极在所述漏区上；以及源电极，所述源电极在所述源区上。
[0006]另一实施例的方面，提供了一种制造半导体器件的方法，所述半导体器件包含高电压元件，所述方法包含:在半导体衬底上提供绝缘隔离膜；在所述半导体衬底上提供具有第一导电类型的第一半导体区；在所述半导体衬底上提供具有第二导电类型的第二半导体区，所述第二半导体区提供于所述第一半导体区和所述绝缘隔离膜之间；在所述第一半导体区和所述第二半导体区上提供栅绝缘体；在所述绝缘体上选择性地提供第一栅电极和与所述第一栅电极分离的第二栅电极二者，所述第一栅电极与所述第一半导体重叠，所述第二栅电极的一部分和另一部分分别与所述第一半导体区和所述第二半导体区重叠；在所述第一栅电极和所述第二栅电极的侧壁上均提供侧壁绝缘体；选择性地将具有所述第二导电类型的杂质引入至所述第一半导体区和所述第二半导体区的部分中、以及所述第一半导体区中的所述第一栅电极和所述第二栅电极之间的部分中，以通过离子注入分别提供源区、漏区以及浮置漏区；以及在所述第一源区和所述漏区中分别提供源电极和漏电极。
【专利附图】
【附图说明】
[0007]图1是示出了根据实施例的半导体器件的示意性横截面视图；
[0008]图2是示出了根据实施例的半导体器件的示意性平面视图；
[0009]图3是示出了根据实施例的半导体器件的示意性横截面视图；
[0010]图4是示出了根据实施例的半导体器件的示意性横截面视图；
[0011]图5是示出了根据实施例的半导体器件的电压-电流特性；
[0012]图6是示出了根据实施例的半导体器件的示意性横截面视图；
[0013]图7是示出了根据实施例的半导体器件的示意性平面视图；
[0014]图8是示出了根据实施例的半导体器件的示意性横截面视图。
【具体实施方式】
[0015]以下将参照以上提到的所附图样详细地描述实施例。遍及所附图样，类似的或相同的参考号示出类似的、等同的或相同的组件，并且不重复描述。
[0016]在以下描述的实施例中，进行了解释，例如第一导电类型为P类型，以及第二导电类型为η类型。然而，即使当第一导电类型为η类型以及第二导电类型为ρ类型时，也能够执行实施例。
[0017]实施例中的半导体器件具有包含互补金属氧化物半导体(CMOS)元件和高电压元件二者的结构，该高电压元件比CMOS元件具有更高的击穿电压，该高电压元件嵌入于相同的衬底中。
[0018]图1是示出了半导体器件10的示意性横截面视图，并且图2是示出了半导体器件10中的主要组件的示意性平面视图。图1与图2中的A-A横截面对应。
[0019]例如，高电压元件10具有η沟道类型MOSFET结构。
[0020]衬底11是ρ类型半导体衬底，例如，ρ类型硅衬底。例如，以下描述的半导体层(区)是硅层(区)。衬底11和半导体层(区)不限制于硅，但是可以是例如碳化硅或氮化镓。
[0021]在衬底11上提供作为第一半导体区的P类型阱12。例如，在ρ类型阱12的表面侧处提供具有浅沟槽隔离(STI)结构的绝缘隔离膜91。
[0022]绝缘隔离膜91由例如氧化硅膜构成，并且嵌入于形成在P类型阱12的表面侧处的沟槽中。
[0023]在绝缘隔离膜91之间的元件区上或在由绝缘隔离膜91围绕的元件区上提供第二半导体区中的η类型阱13、η类型漏区15、η类型源区17以及η类型浮置漏区21。
[0024]在ρ类型阱12的表面处提供η类型阱13。η类型阱13与ρ类型阱12和绝缘隔离膜91相邻。η类型阱13的深度与ρ类型阱12的深度相同。η类型阱13的底部部分到达衬底11。
[0025]在比绝缘隔离膜91更深的部分中提供η类型阱13，η类型阱13的部分与绝缘隔离膜91的底部部分接触，与绝缘隔离膜91重叠。
[0026]在η类型阱13的表面上提供η类型漏区15。漏区15的η类型杂质浓度高于η类型阱13的η类型杂质浓度。漏区15的一端侧(one end side)与绝缘隔离膜91接触。漏区15的深度浅于绝缘隔离膜91的深度。
[0027]在漏区15的另一端侧处的η类型阱13的表面上提供低浓度漏区16。低浓度漏区16的η类型杂质浓度低于漏区15的η类型杂质浓度，并且高于η类型阱13的η类型杂质浓度。
[0028]低浓度漏区16的一端侧和另一端侧分别与漏区15和η类型阱13的表面区13a接触。低浓度漏区16的深度浅于漏区的深度。
[0029]在与绝缘隔离膜91之间的元件区中的漏区15相对的区中提供η类型源区17。在与绝缘隔离膜91相邻的元件区中的ρ类型阱12的表面上提供η类型源区17。
[0030]在源区17的漏侧的端部分处提供低浓度源区18。在与源区17相邻的ρ类型阱12的表面上提供低浓度源区18。低浓度源区18的η类型杂质浓度低于源区17的η类型杂质浓度。低浓度源区18的深度浅于源区17。
[0031]在与η类型阱13分离的ρ类型阱12的表面上提供源区17和低浓度漏区18。
[0032]在低浓度漏区16和低浓度源区18之间的ρ类型阱12的表面上提供η类型浮置漏区21和η类型低浓度浮置漏区22。
[0033]低浓度浮置漏区22的深度浅于浮置漏区21的深度。低浓度浮置漏区22的η类型杂质浓度低于浮置漏区21的η类型杂质浓度。
[0034]低浓度浮置漏区22与浮置漏区21的漏侧和源侧的每一个端部分相邻。漏侧处的低浓度浮置漏区22与η类型阱13和低浓度漏区16分离。源侧的低浓度浮置漏区22与低浓度源区18分离。
[0035]通过相同的离子注入工艺来同时提供漏区15、源区17以及浮置漏区21。相应地，漏区15、源区17以及浮置漏区21均几乎具有相同的η类型杂质浓度和相同的深度。
[0036]通过相同的离子注入工艺来同时提供低浓度漏区16、低浓度源区18以及低浓度浮置漏区22。相应地，低浓度漏区16、低浓度源区18以及低浓度浮置漏区22均几乎具有相同的η类型杂质浓度和相同的深度。
[0037]在高电压元件10中的先前描述的元件的每一个表面上提供绝缘体25。绝缘体25由例如氧化硅膜构成。
[0038]在绝缘体25上提供第一栅电极26和第二栅电极27。在第一栅电极26和第二栅电极27的下方的绝缘体25用作栅绝缘体。
[0039]隔着绝缘体25 (栅绝缘体)在ρ类型阱12的表面上提供第一栅电极26。
[0040]隔着绝缘栅25在低浓度漏区16和低浓度浮置漏区22之间的区上提供第一栅电极26。低浓度浮置漏区22的部分隔着绝缘体25放置在第一栅电极26的下方，与第一栅电极26重叠。低浓度漏区16的部分隔着绝缘体25放置在第一栅电极26的下方，与第一栅电极26重叠。
[0041]ρ类型阱12的表面和低浓度漏区16之间的η类型阱13的表面区13a隔着绝缘体25放置在第一栅电极26的下方，与第一栅电极26重叠。
[0042]隔着绝缘体25 (栅绝缘体)在ρ类型阱12的表面上提供第二栅电极27。
[0043]隔着绝缘体25在低浓度源区18和低浓度浮置漏区22之间的区上提供第二栅电极27。低浓度浮置漏区22的部分隔着绝缘体25放置在第二栅电极27的下方，与第二栅电极27重叠。低浓度源区18的部分隔着绝缘体25放置在第二栅电极27的下方，与第二栅电极27重叠。
[0044]如图2中示出的，第一栅电极26的栅长LI大于第二栅电极27的栅长L2。栅长表示沟道长度，即，漏区15和源区17之间的长度。
[0045]在第一栅电极26的在栅长方向上的两个侧壁上提供侧壁绝缘体28。在第二栅电极27的在栅长方向上的两个侧壁上提供侧壁绝缘体29。
[0046]在漏区15上提供漏接触电极31。将漏接触电极31以欧姆接触连接至漏区15。提供漏接触电极31并且将漏接触电极31电连接至为提供在漏接触电极31上的布线层(未示出)的漏电极层。
[0047]在源区17上提供源接触电极32。将源接触电极32以欧姆接触连接至源区17。提供源接触电极32并且将源接触电极32电连接至为提供在源接触电极32上的布线层(未示出)的源电极层。
[0048]将第一栅电极26和第二栅电极27电连接至相同的栅极布线，导致将相同的栅极电位提供至第一栅电极26和第二栅电极27。
[0049]不将电极连接至具有为浮置状态的浮置电位的浮置漏区21。
[0050]这里，npn类型双极晶体管101、102、103是高电压元件10中寄生的。
[0051]在寄生双极晶体管101中，漏区15、浮置漏区21以及ρ类型阱12分别用作集电极、发射极以及基极。
[0052]在寄生双极晶体管102中，浮置漏区21、源区17以及ρ类型阱12均分别用作集电极、发射极以及基极。
[0053]在寄生双极晶体管103中，漏区15、源区17以及ρ类型阱12均分别用作集电极、发射极以及基极。
[0054]将高电压元件10中的ρ类型阱12的ρ类型杂质浓度抑制为较低，以增大漏侧处的结击穿电压。P类型阱12的电阻组件分别被表示为寄生双极晶体管101、102、103的基极电阻 111、112、113。
[0055]分别将较高电压和较低电压相对施加至漏电极(漏接触电极)31和源电极(源接触电极)32。当将规定的栅电压施加至栅电极26和第二栅电极27 二者时，在第一栅电极26的下方的P类型阱12的表面处生成了反型层(第一 η沟道)，并且在第二栅电极27的下方的P类型阱12的表面处生成了反型层(第二 η沟道)。
[0056]相应地，将电流在漏接触电极31和源接触电极32之间运载通过漏区15、低浓度漏区16、η类型阱13的表面区13a、第一 η沟道、漏侧处的低浓度浮置漏区22、浮置漏区21、源侧处的低浓度浮置漏区22、第二 η沟道、低浓度源区18和源区17。换句话说，将高电压元件10设定为导通状态。
[0057]图5是示出了关于以5V操作的η沟道类型MOSFET的电压-电流特性的仿真结果的图表。水平轴和竖直轴分别表示漏-源电压(V)和在源区和漏区之间流动的漏电流(μ A)。
[0058]以2V的栅源电压执行器件仿真。为了进行仿真，将具有1500Ω的电阻接触至被连接至P类型讲的背栅极端子(back gate terminal)。以该方式,稳定地操作寄生双极晶体管，以加强(emphasis)骤回(snapback)现象。
[0059]进一步地,仿真了第一比较情况的特性A、第二比较情况的特性B以及实施例的特性C。
[0060]特性A表示其中未使用双沟道结构并且未配置实施例中的η类型阱13的常规的MOSFET的特性。
[0061]第二比较情况的特性B表示其中也未在如图1中示出的实施例的高电压元件10的结构中提供η类型阱13的另一个常规的MOSFET的特性。
[0062]特性C表示图1中描述的实施例的高电压元件10的特性。
[0063]在由特性A表示的第一比较情况中，当将漏-源电压设定为几乎6V时，通过高的电流可驱动性将寄生双极晶体管设定为导通状态以使过量的漏电流流动。
[0064]另一方面，在由特性C表示的实施例的高电压元件10中，即使在将漏-源电压设定为超过6V时，寄生双极晶体管的操作也受到抑制，使得将骤回击穿电压(导通击穿电压)设定为超过1V。
[0065]如以上描述的，将具有1500Ω的基极电阻连接至背栅极端子(ρ类型阱12)用于进行仿真。相应地，能够在实施例的特性C中稳定地操作寄生双极晶体管，使得漏电流从几乎6V的源-漏电压持续地增大。当仿真用于常规的电路中时，抑制漏电流的增大，以获得更加优越的特性，即，V-1特性的斜率变得较小。
[0066]在常规的η沟道类型MOSFET结构(第一比较情况冲，给ηρη类型寄生双极晶体管提供η类型漏区、ρ类型阱、η类型源区。另一方面，如图1中示出的，将实施例中具有双沟道(双栅)结构的高电压元件10的ηρη类型寄生双极晶体管划分为三个ηρη类型寄生双极晶体管101、102、103。以该方式，与如以下描述的第一比较情况相比，提高了实施例的高电压元件10的骤回击穿电压(导通击穿电压)。
[0067]寄生双极晶体管101具有漏区15。将寄生双极晶体管101的发射极连接至第二MOSFET,以第二栅电极27作为发射极电阻。
[0068]结果，寄生双极晶体管101的发射极电位的增大(换句话说，基极和发射极之间的电压的增大)受到抑制，使得能够抑制寄生双极晶体管101的操作(电流可驱动性)。
[0069]将寄生双极晶体管102的集电极连接至其中漏电压由具有第一栅电极26、以及浮置漏区21、22的第一 MOSFET部分释放(relax)的区。因此，能够抑制寄生双极晶体管102的操作(电流可驱动性)。
[0070]当漏侧处的第一栅电极26的栅长LI较短时，可以生成穿通现象。当第二栅电极27的栅长L2较长时，导通电阻增大。相应地，期望控制第二栅电极27的栅长L2，以提供至寄生双极晶体管101的适合的负载。因此，考虑到击穿电压和导通电阻之间的适合的平衡，期望第一栅电极26的栅长LI长于第二栅电极27的栅长L2。
[0071]在漏区15和低浓度漏区16的下方提供η类型阱13。η类型阱13的η类型杂质浓度低于漏区15和低浓度漏区16的η类型杂质浓度。在整个ρ类型阱12的深度方向上提供η类型阱13。η类型阱13释放在下方方向上的漏极电位。η类型阱13将电流分散至寄生双极晶体管103的集电极中。因此，能够抑制寄生双极晶体管103的操作。
[0072]η类型阱13的表面区13a不伸展至漏区15，但是隔着绝缘体25伸展至放置在第一栅电极26的下方的沟道侧和低浓度漏区16，与第一栅电极26重叠。相应地，提高了沟道侧的击穿电压。此外，η类型阱13与绝缘隔离膜91的底部重叠，在沟道侧的相反侧处覆盖绝缘隔离膜91的底部。以该方式，能够将漏侧处的结击穿电压提高至1V。
[0073]如图5示出的，由特性B表示的第二比较情况中未提供η类型阱13。如图5的特性B中示出的，与第一比较情况(特性Α)相比，提高了骤回现象(导通击穿电压)，然而，与在几乎8V发生击穿的实施例相比，降低了漏侧处的结击穿电压。
[0074]在根据实施例的漏区15和低浓度漏区16的下方提供η类型阱13。η类型阱13的η类型杂质浓度低于漏区15和低浓度漏区16的η类型杂质浓度。因此，能够通过η类型阱13提高漏侧的击穿电压。
[0075]根据实施例，在与第一栅电极26的下方的沟道相邻的η类型阱13的表面区13a和漏区15之间提供低浓度漏区16。低浓度漏区16的η类型杂质浓度高于η类型阱13的η类型杂质浓度，并且低于漏区15的η类型杂质浓度。
[0076]与没有低浓度漏区16的情况相比，该低浓度漏区16能够提高击穿电压并且减小导通电阻，换句话说，漏区15和沟道之间的所有表面区是η类型阱13。
[0077]如以上描述的，根据实施例的高电压元件10能够提高导通击穿电压和静态击穿电压二者。
[0078]高电压元件10和具有CMOS结构并且具有低于高压元件10的击穿电压的击穿电压的CMOS元件嵌于根据实施例的半导体器件中的相同的衬底上。
[0079]图3是示出了 CMOS元件80的示意性横截面视图。
[0080]CMOS元件80具有η沟道类型MOSFET(以下称为n-ch M0S20)和ρ沟道类型MOSFET(以下称为P-ch M0S20)。
[0081]首先，描述n-ch M0S20。
[0082]n-ch M0S20包含ρ类型阱12作为衬底11上的P类型半导体区。在P类型阱12的表面侧处提供绝缘隔离膜91。
[0083]在绝缘隔离膜91之间或由绝缘隔离膜91围绕的元件区中提供η类型漏区41、η类型源区44、η类型低浓度漏区42以及η类型低浓度源区45。
[0084]提供于ρ类型阱12的表面上的漏区41和源区44彼此分离。在漏区41和源区44之间的区中的P类型阱的表面上提供低浓度漏区42和低浓度源区45。
[0085]使漏区41的一个端部分接触至绝缘隔离膜91。使漏区41的源侧44处的另一个端部分接触至低浓度漏区42。
[0086]低浓度漏区42的深度浅于漏区41的深度。低浓度漏区42的η类型杂质浓度低于漏区41的η类型杂质浓度。
[0087]使源区44的一个端部分接触至绝缘隔离膜91。使源区44的漏区41侧处的另一个端部分接触至低浓度源区45。
[0088]低浓度源区45的深度浅于源区44的深度。低浓度源区45的η类型杂质浓度低于源区44的η类型杂质浓度。
[0089]在低浓度漏区42和低浓度源区45之间提供ρ类型阱12的表面区。
[0090]在n-ch M0S20中的以上描述的元件的表面上提供绝缘体25。在绝缘体25上提供栅电极47。栅电极47的下方的绝缘体25用作n-ch M0S20的栅绝缘体。
[0091]隔着绝缘体(栅绝缘体)25在低浓度漏区42和低浓度源区45之间的区以上提供栅电极47。隔着绝缘体25在低浓度源区45和低浓度漏区之间的ρ类型阱的表面提供栅电极47。低浓度源区45的部分隔着绝缘体25放置在栅电极47的下方，与栅电极47重叠。低浓度源区45的部分隔着绝缘体25放置在栅电极47的下方，与栅电极47重叠。
[0092]在栅电极47的在栅长方向上的两个侧壁上提供侧壁绝缘体48。
[0093]在漏区41上提供漏接触电极43。将漏接触电极43以欧姆接触连接至漏区41。将漏接触电极43电连接至为布线层(未示出)并且提供在漏接触电极43上的漏电极层。
[0094]在源区44上提供源接触电极46。将源接触电极46以欧姆接触连接至源区44。将源接触电极46电连接至为布线层(未示出)并且提供在源接触电极46上的漏电极层。
[0095]将栅电极47连接至栅极布线(未示出)。
[0096]然后，p-chM0S30 也具有与 n-ch M0S20 相同的结构，为 p_ch MOSFETDp-ch M0S30中利用了与n-ch M0S20相反的导电类型。
[0097]p-ch M0S30包含通过将η类型杂质离子注入至衬底12上的ρ类型阱12中来提供的η类型阱63。此外，p-ch M0S30包含绝缘隔离膜91、ρ类型漏区51、ρ类型源区54、ρ类型低浓度漏区52、ρ类型低浓度源区55、栅绝缘体25、栅电极57、侧壁绝缘体58、漏电极53以及源电极56。由于在相反地改变n-ch M0S20的导电杂质类型的状况下，p-ch M0S30与n-chM0S20具有相同的构造。因此，省略了解释。
[0098]通过使用CMOS元件80的相同的处理步骤，与CMOS元件80同时提供高电压元件10。
[0099]绝缘隔离膜91在衬底11的表面侧处具有浅沟道隔离(STI)结构。
[0100]在衬底11上提供P类型阱12。在包含高电压元件10的区和CMOS元件80的区的衬底11的整个表面中提供P类型阱12。
[0101]通过使用掩膜(未示出)进行离子注入，将η类型杂质选择性地注入至P类型阱12中。通过热处理将η类型杂质扩散至衬底11中。
[0102]以该方式，如图1中示出的，在高电压元件10的区中提供η类型阱13，并且如图3中示出的，在P-ch M0S30的区中提供η类型阱63。
[0103]S卩，通过使用相同的处理步骤来同时提供η类型阱13和η类型阱63。η类型阱13和η类型阱63基本有相同的深度和相同的η类型杂质浓度。
[0104]在包含ρ类型阱12、η类型阱13以及η类型阱63的半导体区的表面上提供绝缘体25。
[0105]然后，在绝缘体25上提供栅电极材料层。将栅电极材料层整个提供在绝缘体25上。通过光刻和刻蚀来对栅电极材料层进行构图。
[0106]以该方式，如图1中示出的，在高电压元件10的区中提供第一栅电极26和第二栅电极27。如图3中示出的，在n-ch M0S20的区中提供栅电极47，并且在p-ch M0S30的区中提供栅电极57。
[0107]通过离子注入，通过离子注入将杂质注入至包含P类型阱12、η类型阱13以及η类型阱63的半导体区的表面中。
[0108]使用第一栅电极26、第二栅电极27以及绝缘隔离膜91作为掩膜，将η类型杂质注入至高电压元件10中的η类型阱13的表面和P类型阱12的表面中。
[0109]通过使用栅电极47和绝缘隔离膜91作为掩膜，在n-ch M0S20中的ρ类型阱12的表面中注入η类型杂质。
[0110]通过使用栅电极57和绝缘隔离膜91作为掩膜，在P-ch M0S30中的η类型阱63的表面中注入P类型杂质。
[0111]通过热扩散来扩散注入的杂质。以该方式，在高电压元件10中的η类型阱13的表面上以与第一栅电极26和绝缘隔离膜91自对准地提供低浓度漏区16。
[0112]在高电压元件10中的ρ类型阱12的表面上以与第一栅电极26、第二栅电极27以及绝缘隔离膜91自对准地提供低浓度源区18和低浓度浮置漏区22。
[0113]在n-ch M0S20中的ρ类型阱12的表面上以与栅电极47和绝缘隔离膜91自对准地提供低浓度漏区42和低浓度源区45。
[0114]在p-ch M0S30中的η类型阱63的表面上以与栅电极57和绝缘隔离膜91自对准地提供低浓度漏区52和低浓度源区55。
[0115]S卩，通过相同的处理步骤来同时提供低浓度漏区16、低浓度浮置漏区22、低浓度源区18、低浓度漏区42以及低浓度源区45。通过相同的处理步骤来同时提供低浓度漏区52和低浓度源区55。
[0116]低浓度漏区16、低浓度浮置漏区22、低浓度源区18、低浓度漏区42以及低浓度源区45基本具有相同的深度。低浓度漏区52和低浓度源区55基本具有相同的深度。
[0117]低浓度漏区16、低浓度浮置漏区22、低浓度源区18、低浓度漏区42以及低浓度源区45基本具有相同的η类型杂质浓度。
[0118]低浓度漏区52和低浓度源区55基本具有相同的P类型杂质浓度。
[0119]在第一栅电极26、第二栅电极27、栅电极47以及栅电极57的侧壁上提供侧壁绝缘体 28、29、48、58。
[0120]然后，通过离子注入将杂质注入至包含ρ类型阱12、η类型阱13以及η类型阱63的半导体区的表面中。
[0121]在高电压元件10中，使用第一栅电极26、第二栅电极27、侧壁绝缘体28、29以及绝缘隔离膜91作为掩膜来将η类型杂质注入至η类型阱13的表面和ρ类型阱12的表面中。
[0122]在n-ch M0S20中，使用栅电极47、侧壁绝缘体48以及绝缘隔离膜91作为掩膜来将η类型杂质注入至ρ类型阱12的表面中。
[0123]在p-ch M0S30中，使用栅电极57、侧壁绝缘体58以及绝缘隔离膜91作为掩膜来将P类型杂质注入至η类型阱63的表面中。
[0124]通过热扩散来扩散注入的杂质。以该方式，在高电压元件10中的η类型阱13的表面上以与第一栅电极26、侧壁绝缘体28以及绝缘隔离膜91自对准地提供漏区15。
[0125]在高电压元件10中的P类型阱12的表面中以与第一栅电极26、第二栅电极27、侧壁绝缘体28、侧壁绝缘体29以及绝缘隔离膜91自对准地提供源区17和浮置漏区21。
[0126]在n-ch M0S20中的ρ类型阱12的表面中以与栅电极47、侧壁绝缘体28以及绝缘隔离膜91自对准地提供漏区41和源区44。
[0127]在p-ch M0S30中的η类型阱63的表面中以与栅电极57、侧壁绝缘体58以及绝缘隔离膜91自对准地提供漏区51和源区54。
[0128]S卩，以相同的处理步骤来同时提供漏区15、浮置漏区21、源区17、漏区41以及源区44。以相同的处理步骤来同时提供漏区51和源区54。
[0129]漏区15、浮置漏区21、源区17、漏区41以及源区44基本具有相同的深度。漏区51和源区54基本具有相同的深度。
[0130]漏区15、浮置漏区21、源区17、漏区41以及源区44基本具有相同的η类型杂质浓度。
[0131]漏区51和源区54基本具有相同的P类型杂质浓度。
[0132]在那之后，以相同的处理步骤来同时提供漏接触电极31、43、53和源接触电极32、46,56ο
[0133]如以上描述的，能够通过根据实施例的常规的CMOS处理步骤来提供高电压元件10。被添加以用于高电压元件10的其它特定的处理步骤不是必需的。能够以较低的成本同时在相同的衬底上提供高电压元件10和CMOS元件80。
[0134]在高电压元件10中，第一电极26和第二栅电极27之间的距离可以变得较窄。在以上的情况下，可以不提供第一栅电极26的侧壁绝缘体28和第二栅电极27的侧壁绝缘体29之间的空间，或者空间及其地较窄，使得可以不提供浮置漏区21。
[0135]在以上的情况下，由低浓度浮置漏区22来提供浮置漏区。在该情况下，不将低浓度浮置漏区22连接至为浮置状态的源电极，使得抑制了寄生双极晶体管101的基极-发射极电压的增大，以阻止寄生双极晶体管的驱动。
[0136]绝缘隔离膜不限制于STI结构。如图4示出的，能够利用具有深沟槽隔离(DTI)结构的绝缘隔离膜92。
[0137]绝缘隔离膜92到达衬底11。在整个深度方向上，η类型阱13与绝缘隔离膜92相邻。在该情况下，η类型阱13的深度几乎具有DTI结构92的相同的深度。不使η类型阱13接触至DTI结构92。
[0138]在以上描述的实施例中，对具有η沟道类型的高电压元件10进行了解释，然而，能够使用具有P沟道的高电压元件。
[0139]如图6中示出的，在相同的衬底11上提供具有η沟道类型的高电压元件10和具有P沟道类型的高电压元件70。高电压CMOS元件90由高电压元件70和具有η沟道类型的高电压元件10组成。
[0140]在相同的衬底11上提供如图3中示出的常规的CMOS元件80和如图6中示出的比常规的CMOS元件80具有更高的击穿电压的高电压CMOS元件90。
[0141]高电压元件70具有与高电压元件10的η沟道类型相反的P沟道类型。
[0142]在其中提供了具有ρ沟道类型的高电压元件70的区中提供η类型阱13。该η类型阱13是通过与CMOS元件80的η类型阱13和具有η沟道类型的高电压元件10的η类型阱13相同的处理步骤来同时提供的。
[0143]ρ类型阱12提供为与η类型阱13和绝缘隔离膜91相邻。以相同的处理步骤来同时提供CMOS元件90的ρ类型阱12和CMOS元件80的ρ类型阱12。
[0144]将ρ沟道类型高电压元件70的ρ类型阱12提供得比绝缘隔离膜91更深。将ρ类型阱12的部分接触至绝缘隔离膜91的底部部分。
[0145]在ρ沟道类型高电压元件70的ρ类型阱12的表面上提供ρ类型漏区71。漏区71的ρ类型杂质浓度高于P类型阱12的ρ类型杂质浓度。将漏区71的一端侧连接至绝缘隔离膜91。漏区71的深度浅于绝缘隔离膜91的深度。
[0146]在漏区71的另一端侧处的P类型阱12的表面上提供低浓度漏区72。低浓度漏区72的ρ类型杂质浓度低于漏区71的ρ类型杂质浓度，并且高于P类型阱12的ρ类型杂质浓度。
[0147]将低浓度漏区72的一端侧连接至漏区71，并且将低浓度漏区72的另一端侧连接至P类型阱12的表面区12a。低浓度漏区72的深度浅于漏区71的深度。
[0148]在与其中绝缘隔离膜91之间的元件区中提供了漏区71的区相对的区上提供P类型源区74。将ρ类型源区74提供在元件区中的η类型13的表面上并且与绝缘隔离膜91相邻。
[0149]在源区74的漏侧处的端部分上提供低浓度源区75。将低浓度源区75提供在η类型阱13的表面上，与源区74相邻。低浓度源区75的ρ类型杂质浓度低于源区74的ρ类型杂质浓度，并且低浓度源区75的深度浅于源区74的深度。
[0150]与ρ类型阱12分离地将源区74和低浓度源区75提供在η类型阱13的表面上。
[0151]在低浓度漏区72和低浓度源区75之间的η类型阱13的表面上提供ρ类型浮置漏区79和ρ类型低浓度浮置漏区81。
[0152]低浓度浮置漏区81的深度浅于浮置漏区79的深度。低浓度浮置漏区81的ρ类型杂质浓度低于浮置漏区79的ρ类型杂质浓度。
[0153]低浓度浮置漏区81与浮置漏区79的漏侧处和源侧处的端部分均相邻。在漏侧处的低浓度浮置漏区81与ρ类型阱12和低浓度漏区72分离。在源侧处的低浓度浮置漏区81与低浓度源区75分离。
[0154]以相同的处理步骤来同时提供ρ沟道类型高电压元件70和p-ch M0S30的漏区、源区以及浮置漏区。
[0155]以相同的处理步骤来同时提供ρ沟道类型高电压元件70和p-ch M0S30中的低浓度漏区、低浓度源区以及低浓度浮置漏区。
[0156]在提供了 ρ沟道类型高电压元件70的区中的绝缘体上提供第一栅电极77和第二栅电极82。在第一栅电极77和第二栅电极82的下方的绝缘体25用作栅绝缘体。
[0157]隔着绝缘体(栅绝缘体)25在η类型阱13的表面上提供第一栅电极77。
[0158]隔着绝缘体25在低浓度漏区72和低浓度浮置漏区81之间的区上提供第一栅电极77。低浓度浮置漏区81的部分隔着绝缘体25放置在第一栅电极77的下方，与第一栅电极77重叠。低浓度漏区72的部分隔着绝缘体25放置在第一栅电极72的下方，与第一栅电极72重叠。
[0159]ρ类型阱12的在η类型阱13的表面和低浓度漏区72之间的表面区12a也隔着绝缘体25放置在第一栅电极77的下方,与第一栅电极77重叠。
[0160]隔着绝缘体(栅绝缘体)25在η类型阱13的表面上提供第二栅电极82。
[0161]隔着绝缘体25在低浓度源区75和低浓度浮置漏区81之间的区上提供第二栅电极82。低浓度浮置漏区81的部分隔着绝缘体25放置在第二栅电极82的下方，与第二栅电极82重叠。低浓度源区75的部分隔着绝缘体25放置在第二栅电极82的下方，与第二栅电极82重叠。
[0162]第一栅电极77的栅长长于第二栅电极82的栅长。在第一栅电极77的在栅长方向上的两个侧壁上提供侧壁绝缘体78。在第二栅电极82的在栅长方向上的两个侧壁上提供侧壁绝缘体83。
[0163]在漏区71上提供漏接触电极73。使漏接触电极73以欧姆接触接触至漏区71。将漏接触电极73电连接至为提供在漏接触电极73上的布线层(未示出)的漏电极层。
[0164]在源区74上提供源接触电极76。使源接触电极76以欧姆接触接触至源区74。将源接触电极电连接至为提供在漏接触电极76上的布线层(未示出)的源电极层。
[0165]将第一栅电极77和第二栅电极82电连接至相同的栅极布线(未示出)，并且向第一栅电极77和第二栅电极82施加相同的栅极电位。
[0166]不将电极连接至浮置漏区79，使得浮置漏区79的电位为浮置状态。
[0167]当将规定的栅电压施加至第一栅电极77和第二栅电极82 二者时，在第一栅电极77的下方的η类型阱13的表面中生成了反型层(第一 ρ沟道)，并且在第二栅电极82的下方的η类型阱13的表面中生成了反型层(第二 ρ沟道)。
[0168]相应地，电流在漏接触电极73和源接触电极76之间在漏区71、低浓度漏区72、ρ类型阱12的表面区12a、第一 ρ沟道、漏侧处的低浓度浮置漏区81、浮置漏区79、源侧处的低浓度浮置漏区81、第二 ρ沟道、低浓度源区75以及源区74之间流动。即，将高电压元件70设定为导通状态。
[0169]具有ρ沟道类型的高电压元件70提供具有η沟道类型的高电压元件70的相同效果O
[0170]在高电压元件70的双沟道(双栅)结构中，将寄生双极晶体管划分为三个ρηρ类型寄生双极晶体管，以提高骤回击穿电压(导通击穿电压)。
[0171]此外，能够通过ρ类型阱12提高漏侧处的击穿电压。在漏区71的下方提供P类型阱12。ρ类型阱12的ρ类型杂质浓度低于漏区71和低浓度漏区72。
[0172]如图7、8中示出的，能够分别在CMOS元件90和CMOS元件80中的ρ类型阱12和衬底11之间，以及η类型阱13和衬底11之间提供η类型深阱85。
[0173]深阱85的η类型杂质浓度高于η类型阱13的η类型杂质浓度以及P类型阱12和P类型衬底11 二者的P类型杂质浓度。深阱85无疑将CMOS元件90和CMOS元件80分离。
[0174]虽然已经描述了某些实施例，但是已经仅仅通过范例方式来介绍这些实施例，并且这些实施例不旨在限制本发明的范围。实际上，于此描述的新颖实施例可以以各种其它形式来体现；此外，可以而不脱离本发明的精神作出于此描述的实施例的形式的各种省略、替换和改变。附随权利要求及其等同旨在覆盖将落入本发明的范围和精神内的该形式或修改。
【权利要求】
1.一种半导体器件，所述半导体器件包括高电压元件，所述高电压元件包括: 衬底； 第一半导体区，所述第一半导体区具有第一导电类型且在所述衬底上； 绝缘隔离膜，所述绝缘隔离膜在所述衬底上； 第二半导体区，所述第二半导体区具有第二导电类型，所述第二半导体区提供于所述第一半导体区和所述绝缘隔离膜之间； 漏区，所述漏区具有所述第二导电类型且提供于所述第二半导体区的表面上，所述漏区的杂质浓度高于所述第二半导体区的杂质浓度； 源区，所述源区具有所述第二导电类型且提供于所述第一半导体的表面上，所述源区与所述漏区分离； 浮置漏区，所述浮置漏区具有所述第二导电类型且提供于所述第二半导体区和所述源区之间的所述第一半导体区的所述表面上； 第一栅电极，所述第一栅电极在所述漏区和所述浮置漏区之间的所述第一半导体区以上； 第二栅电极，所述第二栅电极在所述源区和所述浮置漏区之间的所述第一半导体区以上； 栅绝缘体，所述栅绝缘体提供于所述第一栅电极和所述第一半导体区的所述表面之间、所述第一栅电极和所述第二半导体区的所述表面之间、以及所述第二栅电极和所述第一半导体区的所述表面之间，所述第二半导体区的部分隔着所述栅绝缘体放置在所述第一栅电极的下方，与所述第一栅电极重叠； 漏电极，所述漏电极在所述漏区上；以及 源电极，所述源电极在所述源区上。
2.根据权利要求1所述的半导体器件，其中， 所述第一栅电极的栅长长于所述第二栅电极的栅长。
3.根据权利要求1所述的半导体器件，其中， 所述绝缘隔离膜包含如下结构:所述绝缘隔离膜的深度浅于所述第二半导体区的深度并且所述第二半导体区的部分与所述绝缘隔离膜的底部重叠地接触。
4.根据权利要求1所述的半导体器件，其中， 所述绝缘隔离膜的所述底部的深度与所述第二半导体区的底部的深度几乎相同。
5.根据权利要求1所述的半导体器件，还包括: 具有所述第二导电类型且与所述第二半导体区的所述表面上的所述漏区相邻的低浓度漏区，所述低浓度漏区的杂质浓度低于所述漏区的所述杂质浓度并且高于所述第二半导体区的所述杂质浓度。
6.根据权利要求1所述的半导体器件，还包括: 具有所述第二导电类型且与所述第一半导体区的所述表面上的所述源区相邻的低浓度源区，所述低浓度源区的杂质浓度低于所述源区的杂质浓度。
7.根据权利要求1所述的半导体器件，还包括: 具有所述第二导电类型且与所述浮置漏区的源区侧和漏区侧二者相邻的低浓度浮置漏区，所述低浓度浮置漏区的杂质浓度低于所述浮置漏区的杂质浓度。
8.根据权利要求1所述的半导体器件，其中， 所述漏区、所述源区以及所述浮置漏区均几乎具有相同的杂质浓度和相同的杂质深度。
9.根据权利要求1所述的半导体器件，其中， 所述第一导电类型是P类型和η类型中的一种类型，并且所述第二导电类型是所述P类型和所述η类型中的另一种类型。
10.根据权利要求1所述的半导体器件，其中， 所述衬底具有所述第一导电类型和所述第二导电类型中的一种导电类型。
11.根据权利要求1所述的半导体器件，还包括: 包含在CMOS结构中的第一元件和第二元件的对，所述第一元件和所述第二元件分别提供于所述半导体衬底上的具有所述第一导电类型的第三半导体区中和具有所述第二导电类型的第四半导体区中。
12.—种半导体器件,包括高电压兀件， 所述高电压元件具有第一元件和第二元件的对，所述对被配置为CMOS结构，所述第一元件和所述第二元件均包括: 衬底； 第一半导体区，所述第一半导体区具有第一导电类型且在所述衬底上； 绝缘隔离膜，所述绝缘隔离膜在所述衬底上； 第二半导体区，所述第二半导体区具有第二导电类型，所述第二半导体区提供于所述第一半导体区和所述绝缘隔离膜之间； 漏区，所述漏区具有所述第二导电类型且提供于所述第二半导体区的表面上，所述漏区的杂质浓度高于所述第二半导体区的杂质浓度； 源区，所述源区具有所述第二导电类型且提供于所述第一半导体的表面上，所述源区与所述漏区分离； 浮置漏区，所述浮置漏区具有所述第二导电类型且提供于所述第二半导体区和所述源区之间的所述第一半导体区的所述表面上； 第一栅电极，所述第一栅电极在所述漏区和所述浮置漏区之间的所述第一半导体区以上； 第二栅电极，所述第二栅电极在所述源区和所述浮置漏区之间的所述第一半导体区以上； 栅绝缘体，所述栅绝缘体提供于所述第一栅电极和所述第一半导体区的所述表面之间、所述第一栅电极和所述第二半导体区的所述表面之间、以及所述第二栅电极和所述第一半导体区的所述表面之间，所述第二半导体区的部分隔着所述栅绝缘体放置在所述第一栅电极的下方，与所述第一栅电极重叠； 漏电极，所述漏电极在所述漏区上；以及 源电极，所述源电极在所述源区上， 其中，在所述第一元件中，所述第一导电类型是P类型且所述第二类型是η类型，而在所述第二元件中，所述第一导电类型是所述η类型且所述第二类型是所述P类型。 所述第二元件中的所述P类型和所述η类型中的另一种类型，以及在所述第一元件中，所述第二导电类型是所述P类型和所述η类型中的另一种类型，而在所述第二元件中，所述第二导电类型是所述P类型和所述η类型中的所述一种类型。
13.根据权利要求12所述的半导体器件，其中 所述衬底具有所述第一导电类型和所述第二导电类型中的一种导电类型。
14.根据权利要求1所述的半导体器件，还包括: 第三半导体区，所述第三半导体区具有与所述衬底的导电类型相反的导电类型，且在所述第一半导体区和所述衬底之间以及所述第二半导体区和所述衬底之间。
15.根据权利要求14所述的半导体器件，其中， 所述第三半导体区的杂质浓度高于所述第一半导体区、所述第二半导体区以及所述衬底的杂质浓度。
16.根据权利要求12所述的半导体器件，还包括: 包含在CMOS结构中的第三元件和第四元件的对，所述第三元件和所述第四元件分别提供于所述半导体衬底上的具有所述第一导电类型的第三半导体区中和具有所述第二导电类型的第四半导体区中。
17.根据权利要求1所述的半导体器件，其中， 所述第一栅电极和所述第二栅电极是电连接的。
18.根据权利要求1所述的半导体器件，其中， 所述浮置漏区具有为浮置状态的浮置电位。
19.一种制造包括高电压元件的半导体器件的方法， 所述方法包括: 在半导体衬底上提供绝缘隔离膜； 在所述半导体衬底上提供具有第一导电类型的第一半导体区； 在所述半导体衬底上提供具有第二导电类型的第二半导体区，所述第二半导体区提供于所述第一半导体区和所述绝缘隔离膜之间； 在所述第一半导体区和所述第二半导体区上提供绝缘体； 在所述绝缘体上选择性地提供第一栅电极和与所述第一栅电极分离的第二栅电极二者，所述第一栅电极与所述第一半导体重叠，所述第二栅电极的一部分和另一部分分别与所述第一半导体区和所述第二半导体区重叠； 在所述第一栅电极和所述第二栅电极的侧壁上均提供侧壁绝缘体； 选择性地将具有所述第二导电类型的杂质引入至所述第一半导体区和所述第二半导体区的部分中、以及所述第一半导体区中的所述第一栅电极和所述第二栅电极之间的部分中，以分别提供源区、漏区以及浮置漏区。
20.根据权利要求19所述的方法，还包括: 在提供所述第一栅电极和所述第二栅电极二者之后并且在提供所述侧壁绝缘体之前，选择性地将具有所述第二导电类型的杂质引入至与所述源区、所述漏区以及所述浮置漏区相邻的区中，以分别提供低浓度源区、低浓度漏区以及低浓度浮置漏区。
【文档编号】H01L29/423GK104425610SQ201410067292
【公开日】2015年3月18日 申请日期:2014年2月25日 优先权日:2013年9月11日
【发明者】高田修 申请人:株式会社东芝