芯片装置制造方法

芯片装置制造方法
【专利摘要】一种芯片装置可以包括：第一芯片，其包括第一触头、第二触头以及将所述第一触头与所述第二触头电耦合的重分配结构；第二芯片，其包括触头；以及多个互连，其与所述第一芯片的所述第二触头电耦合，其中所述多个互连中的至少一个互连将所述第一芯片的第二触头与第二芯片的触头电耦合。
【专利说明】芯片装置

【技术领域】
[0001]各方案涉及芯片装置。

【背景技术】
[0002]存储器芯片对于许多设备的正确运转至关重要。例如，存储器芯片可以堆叠在逻辑芯片上，从而经由例如在逻辑芯片和存储器芯片之间交换的信号能够从存储器芯片取回数据和/或将数据写入存储器芯片。
[0003]存储器芯片和/或逻辑芯片可以工作和/或相互操作的速度不得不跟上对于更高数据速率和/或更高带宽的日益增长的需求(例如，在多媒体应用中)的步伐。例如，在存储器芯片和/或逻辑芯片中更高的带宽可以这样实现:通过在存储器芯片和逻辑芯片之间使用可以例如将存储器芯片与逻辑芯片彼此耦合(例如，电耦合)的较大数量的互连(例如，数百、或数千、或者甚至是更多的互连)。
[0004]在工艺流程(例如通过焊接，例如回流焊接)中，大量的互连必须在一个步骤中连接到存储器芯片和/或逻辑芯片。这会是一个难题，例如，由于大量的互连会具有微米级的尺寸(例如，高度和/或宽度)。因此，不能将存储器芯片和逻辑芯片彼此耦合(例如，电耦合)的互连会导致存储器芯片和/或逻辑芯片的产量损失。对将存储器芯片与逻辑芯片彼此耦合(例如，电耦合)的新颖方式存在需求。


【发明内容】

[0005]提供了一种芯片装置，其可以包括:第一芯片，其包括第一触头、第二触头、以及将第一触头与第二触头电耦合的重分配结构；第二芯片，其包括触头；以及多个互连，其与所述第一芯片的第二触头电耦合，其中多个互连中的至少一个互连将第一芯片的第二触头与第二芯片的触头电耦合。
[0006]此外，提供了一种芯片装置，其可以包括:第一芯片，其包括第一触头、第二触头、以及将第一触头与第二触头电耦合的重分配结构；第二芯片，其包括触头；以及多个互连，其与第二芯片的触头电耦合，其中多个互连中的至少一个互连将第二芯片的触头与第一芯片的第二触头电耦合。
[0007]此外，提供了一种芯片装置，其可以包括:第一芯片，其包括第一触头、第二触头、以及将第一触头与第二触头电耦合的重分配结构；第二芯片，其包括第一触头、第二触头、以及将第一触头与第二触头电耦合的重分配结构；第一互连，其与第一芯片的第一触头和第二芯片的第一触头中的至少一个电耦合；以及第二互连，其与第一芯片的第二触头和第二芯片的第二触头中的至少一个电耦合，其中第一互连和第二互连中的至少一个将第一芯片的第一触头与第二芯片的第一触头电耦合。

【专利附图】

【附图说明】
[0008]在附图中，在多个不同图中相似的附图标记一般指代相同的部件。附图不一定按比例，而是重点通常放在阐述本发明的原理。在下面的说明中，参考下面的附图来说明本发明的各个方案，其中:
[0009]图1A至图1D示出了包括逻辑芯片和至少一个存储器芯片的常规芯片装置的各视图。
[0010]图2示出了可在芯片装置中使用的芯片的平面图。
[0011]图3示出了可以包括第一芯片和第二芯片的芯片装置。
[0012]图4示出了包括第一芯片和第二芯片的芯片装置，其中多个互连分配在第一芯片的第一触头与第二触头之间。
[0013]图5示出了包括第一芯片、第二芯片和至少一个熔断器的芯片装置。
[0014]图6示出了包括第一芯片的芯片装置，第一芯片可以包括第一通孔和第二通孔。
[0015]图7示出了包括第二芯片的芯片装置，第二芯片可以包括触头、第二触头以及重分配结构。
[0016]图8示出了包括第一芯片和第二芯片的芯片装置，第一芯片和第二芯片中的每个可以包括第一触头、第二触头以及重分配结构。
[0017]图9示出了图示出宽输入/输出(I/O)逻辑-存储器接口的I/O连接的表。

【具体实施方式】
[0018]下面的详细说明参考了附图，附图中通过示例的方式显示出可以实施本发明的具体的细节和方案。足够详细地描述了这些方案，从而使本领域技术人员实施本发明。可以使用其它方案，并且可以进行结构、逻辑和电的改变，而不偏离本发明的范围。各个方案不一定是相互排斥的，因为一些方案能够与一个或多个其它方案组合以形成新的方案。针对结构或设备描述了各个方案，并且针对方法描述了各方案。可以理解的是，结合结构或设备所描述的一个或多个(例如，全部)方案可同等适用于方法，并且反之亦然。
[0019]用语“示例性”在本文中用于表示“充当例子、实例或示例”。在本文中描述为“示例性”的任何方案或设计不一定解释为优先于或有益于其它方案或设计。
[0020]本文用于描述将例如层的特征形成在侧面或表面“之上”的用语“之上”可用于表示例如层的特征可以“直接地”形成在所指的侧面或表面上，例如与所指的侧面或表面直接接触。本文用于描述将例如层的特征形成在侧面或表面“之上”的用语“之上”可以用于表示例如层的特征可以“间接地”形成在所指侧面或表面上，一个或多个附加层布置在所指的侧面或表面与所形成的层之间。
[0021]以类似方式，用语“覆盖”在本文中用于描述特征设置在另一特征之上，例如层“覆盖”侧面或表面，其可用于表示例如层的特征可设置在所指侧面或表面之上且与所指侧面或表面直接接触。用语“覆盖”在本文中用于描述特征设置在另一特征之上，例如层“覆盖”侧面或表面，其可用于表示例如层的特征可设置在所指侧面或表面之上且与所指侧面或表面间接接触，一个或多个附加层设置在所指侧面或表面与覆盖层之间。
[0022]术语“耦合”和/或“电耦合”和/或“连接”和/或“电连接”，在本文中用于描述特征与至少一个其它所指特征连接，不意在表示该特征和该至少一个其它所指特征必须直接耦合或连接在一起，可以在该特征和至少一个其它所指特征之间设置中间特征。
[0023]诸如“上方”、“下方”、“顶部”、“底部”、“左手”、“右手”等方向术语可结合所描述的图的方位来使用。因为图中的部件可能定位在多个不同方位上，方向术语的使用仅为了示例的目的，绝不是限制。应理解的是，可以进行结构或逻辑变化，而不偏离本发明的范围。
[0024]现代电子设备(例如，手机、计算机等)可以包括芯片装置，芯片装置可包括逻辑芯片和存储器芯片。逻辑芯片可以包括或者可以是可以例如从存储器芯片取回数据和/或将数据存储在存储器芯片中的处理器(例如，CPU (中央处理单元)、GPU (图形处理单元)、AP(应用处理器)、基带调制解调器、微控制器等)。
[0025]图1A示出了包括逻辑芯片102和存储器芯片104的常规芯片装置100的剖视图。
[0026]逻辑芯片102可以具有第一侧面102a以及与第一侧面102a相对的第二侧面102b。逻辑芯片102的第一侧面102a和第二侧面102b可以分别包括或者可以分别为逻辑芯片102的背面和正面(有源侧面)。举另一例子，逻辑芯片102的第一侧面102a和第二侧面102b可以分别包括或者可以分别为逻辑芯片102的顶表面和底表面。
[0027]逻辑芯片102可以包括形成在逻辑芯片102的第一侧面102a处(例如设置在第一侧面102a处或之上)的至少一个触头102c-l、102c-2、102c-3、102c-4。作为示例显示了四个触头102c-l、102c-2、102c-3、102c-4，然而，触头102c_x的数量(在此处且在下文中，附图标记小写的“X”如“102c-X”可以表示可取“I”和最大值之间的所有值的索弓丨)可以小于四、或者可以大于四，并且可以是形成在逻辑芯片102的第一侧面102a处(例如，设置在第一侧面102a处或其之上)的例如五、六、七、八、九、数十、数百或数千的触头。
[0028]逻辑芯片102可以包括至少一个通孔122-1、122-2、122-3、122-4。作为示例显示了四个通孔122-1、122-2、122-3和122-4，然而，通孔122的数量可以小于四，或者可以大于四，并且可以例如为五、六、七、八、九、数十、数百或数千的通孔。通孔122的数量可以与触头102c的数量相同。
[0029]至少一个通孔122-1、122-2、122-3、122-4可以与逻辑芯片102的至少一个触头102c-l、102c-2、102c-3、102c-4电耦合。例如，逻辑芯片102的相应的通孔可以与逻辑芯片102的相应的触头耦合(例如电耦合)。例如，在图1A所示的芯片装置100中，逻辑芯片102的通孔122-1可以与逻辑芯片102的触头102C-1耦合(例如电耦合)。以类似的方式，逻辑芯片102的通孔122-2可以与逻辑芯片102的触头102c_2耦合(例如电耦合)。可以分别对逻辑芯片102的通孔122-3和122-4以及逻辑芯片102的触头102c_3和102c_4做出类似评论。
[0030]存储器芯片104可具有第一侧面104a以及与第一侧面104a相对的第二侧面104b。存储器芯片104的第一侧面104a和第二侧面104b可以分别包括或者可以分别为存储器芯片104的正面和背面。举另一个例子，存储器芯片104的第一侧面104a和第二侧面104b可以分别包括或者可以分别为存储器芯片104的底表面和顶表面。
[0031]存储器芯片104可以包括形成在存储器芯片104的第一侧面104a处(例如，设置在第一侧面104a处或其之上)的至少一个触头104c-l、104c-2、104c-3、104c-4。作为示例仅显示了四个触头104c-l、104c-2、104c-3和104c_4,然而，触头104c_x的数量可以小于四，或者可以大于四，并且可以例如为形成在存储器芯片104的第一侧面104a处(例如，设置在第一侧面104a处或其之上)的五、六、七、八、九、数十、数百或数千的触头。存储器芯片104的触头104c-x的数量可以与逻辑芯片102的触头102c_x的数量相同。
[0032]存储器芯片104可以包括易失性存储器芯片(例如，随机存取存储器(RAM)芯片，诸如动态随机存取存储器(DRAM)芯片、静态随机存取存储器(SRAM)芯片等)以及非易失性存储器芯片(例如，只读存储器(ROM)芯片，诸如可擦除可编程只读存储器(EPROM)芯片、电可擦除可编程只读存储器(EEPROM)芯片，等等)中的任一个或其任意组合，但是其它类型的存储器芯片也是可能的。
[0033]存储器芯片104可具有分布式体系结构，其中存储器芯片104的各个部件可远离彼此布置，但是可由逻辑芯片102访问。
[0034]逻辑芯片102和存储器芯片104可布置在芯片装置100中，使得逻辑芯片102的第一侧面102a可以面向存储器芯片104的第一侧面104a，如图1A所示。如上所述，逻辑芯片102的第一侧面102a可以是逻辑芯片102的背面，并且存储器芯片104的第一侧面104a可以是存储器芯片104的正面。在该示例中，逻辑芯片102和存储器芯片104可以布置在背面-正面布置中。逻辑芯片102可以如典型的倒装芯片装置中那样布置成使正面102b面向下(面向远离逻辑芯片102和存储器芯片104之间的界面)，例如朝向如图1A所示的球栅阵列。
[0035]逻辑芯片102和存储器芯片104可以例如经由至少一个互连106-1、106-2、106_3、106-4彼此耦合(例如，电耦合)。在芯片装置100中作为示例仅显示了四个互连106-1、106-2,106-3和106-4，但是互连的数量可以小于四，或者可以大于四，并且可以例如是五、六、七、八、九、数十、数百或数千的互连。互连106-x的数量可以与逻辑芯片102的触头102c-x的数量以及存储器芯片104的触头104c-x的数量相同。
[0036]至少一个互连106-1、106-2、106-3和106_4可用于将逻辑芯片102与存储器芯片104电耦合。更特别地，至少一个互连106-1、106-2、106-3和106-4可用于将逻辑芯片102的至少一个触头102c-l、102c-2、102c-3、102c-4与存储器芯片104的至少一个触头104c-l、104c-2、104c-3、104c-4 电耦合。
[0037]如图1A所示，相应的互连可以将逻辑芯片102的相应触头与存储器芯片104的相应触头耦合(例如，电耦合)。例如，在图1A所示的芯片装置100中，互连106-1可以将逻辑芯片102的触头102c-l与存储器芯片104的触头104c_l彼此耦合(例如，电耦合)。类似地，互连106-2可以将逻辑芯片102的触头102c-2与存储器芯片104的触头104c_2彼此耦合(例如，电耦合)。关于互连106-3和106-4、逻辑芯片102的触头102c_3和102c_4以及存储器芯片104的触头104c-3和104c-4可以做出类似评论。
[0038]至少一个互连106-1、106-2、106-3、106-4可以包括或者可以是隆起，例如焊料隆起、微隆起(例如，微焊料隆起)、倒转芯片隆起(例如，微倒转芯片隆起)或柱形隆起(例如，微柱形隆起)。
[0039]至少一个互连106-1、106-2、106-3、106-4可以具有高度H，其可以例如是指沿垂直于逻辑芯片102的第一侧面102a的方向和/或垂直于存储器芯片104的第一侧面104a的方向测量到的至少一个互连106-1、106-2、106-3、106-4的最宽范围。至少一个互连106-1、106-2、106-3、106-4的高度H可以小于或等于大约50 μ m，例如小于或等于大约25 μ m,例如小于或等于大约20 μ m,例如小于或等于大约15 μ m,例如在从大约15 μ m到大约25 μ m的范围内，例如为大约20 μ m。可选地，高度H可以具有其它值。例如，高度H可以取决于互连之间的距离。
[0040]至少一个互连106-1、106-2、106-3、106-4可具有宽度W，其可以例如是指沿垂直于高度H的方向测量到的至少一个互连106-1、106-2、106-3、106-4的最宽范围。至少一个互连106-1、106-2、106-3、106-4的宽度W可以小于或等于大约30 μ m，例如小于或等于大约20 μ m,例如小于或等于大约17 μ m,例如小于或等于大约15 μ m,例如在大约15 μ m至大约19 μ m的范围内，例如为大约17 μ m。可选地，宽度W可以具有其它值。宽度W可以例如取决于互连之间的距离。
[0041]逻辑芯片102的至少一个触头102c-l、102c-2、102c-3、102c-4以及存储器芯片104的至少一个触头104c-l、104c-2、104c-3、104c-4可以分别布置在逻辑芯片102和存储器芯片104的区域R中。区域R可以例如包括或者可以是位于逻辑芯片102和/或存储器芯片104的中央处或接近该中央的区域。
[0042]芯片装置100可以包括至少一个支撑隆起108，其可以例如为存储器芯片104和/或逻辑芯片102提供机械支撑。至少一个支撑隆起108可以布置在逻辑芯片102和存储器芯片104之间。至少一个支撑隆起108可以布置在逻辑芯片102和/或存储器芯片104的边缘处或布置为靠近该边缘。
[0043]芯片装置100可以包括多个焊料球112。多个焊料球112可以形成球栅阵列。逻辑芯片102可以通过重分配层(RDL) 116与多个焊料球112中的至少一个焊料球电连接。RDLl 16可以例如部分地或完全地布置在绝缘层117 (例如，介电层)内。RDL116可以重分配和/或重映射从逻辑芯片102到多个焊料球112的电连接。图1A所示的芯片装置100可以经由例如多个焊料球112与印刷电路板(PCB) 118电连接。
[0044]图1B示出了沿着图1A的线A-A’或线B_B’的芯片装置100的视图101。
[0045]视图101示出了芯片10X，其可以例如被认为等同于图1A所示的逻辑芯片102和/或存储器芯片104。芯片1X可以具有第一侧面10Xa，其可以被认为等同于逻辑芯片102的第一侧面102a和/或存储器芯片104的第一侧面104a。
[0046]视图101示出了至少一个触头1Xc-1至10Xc_8，其可以例如包括或者是图1A所示的逻辑芯片102的至少一个触头和/或存储器芯片104的至少一个触头。例如，至少一个触头10Xc-l、10Xc-2、10Xc-3、10Xc-4可以是图1B所示的逻辑芯片102的至少一个触头102c-l、102c-2、102c-3、102c-4 和 / 或存储器芯片 104 的至少一个触头 104c_l、104c_2、104c-3、104c-4。
[0047]视图101示出了形成在至少一个触头1Xc-1至10Xc_8处(例如，布置在至少一个触头1Xc-1至10Xc-8之上)的至少一个互连106-1至106-8。至少一个互连106-1至106-8可以与至少一个触头1Xc-1至10Xc-8耦合(例如，电耦合)。例如，图1B所示的至少一个互连106-1、106-2、106-4和106-4可以是图1A所示的至少一个互连106-1、106-2、106-4 和 106-4。
[0048]如图1B所示，至少一个互连106-1至106_8可以布置在可位于逻辑芯片102和/或存储器芯片104的中央或接近该中央的区域R中。作为示例显示出八个互连106-1至106-8，然而布置在区域R中的互连的数量可以小于八，或者可以大于八，并且可以例如为九、数十、数百或数千个互连。
[0049]区域R可以具有沿第一方向的第一范围LI以及沿第二方向的第二范围L2，第二方向可以垂直于第一方向。
[0050]如图1B所示，至少一个互连106-1至106-8可以布置成阵列，该阵列可包括行和列。第一节距Pl可以是指沿第一范围LI的方向在至少一个互连106-1至106-8中的互连的中央与相邻互连(例如，紧相邻互连)的中央之间的距离。第一节距Pl可以在例如从大约40 μ m至大约60 μ m的范围内，例如为大约50 μ m。
[0051]第二节距P2可以是指沿第二范围L2的方向在至少一个互连106-1至106_8中的互连的中央到相邻互连(例如，紧相邻互连)的中央之间的距离。第二节距P2可以例如在从大约30 μ m至大约50 μ m的范围内，例如为大约40 μ m。
[0052]区域R的第一范围LI和第二范围L2可以例如取决于沿着第一和第二方向的触头1Xc或互连106-x的数量，以及沿着第一和第二方向的触头1Xc或互连106-x的节距P1、P2和/或尺寸。例如，在逻辑芯片102和/或存储器芯片104具有根据JEDEC (联合电子器件工程委员会)标准的宽I/O逻辑-存储器界面，1200个触头布置在四个块中(对应于界面的四个通道)且每个块具有布置成6行X50列(行对应于第一方向且列对应于第二方向)的300个互连，以及沿行方向的节距(第一节距Pl)为50 μ m且沿列方向的节距(第二节距P2)为40 μ m的情况下，第一范围LI可以为大约5.25mm+ff并且第二范围L2可以为大约0.52mm+W，其中W可以是如图1A所示的互连106_x的宽度(例如，一个微柱的直径)。在其它情况下，LI和/或L2可以具有其它值。
[0053]如上所述，逻辑芯片102可以从存储器芯片104取回数据和/或将数据存储在存储器芯片104中。这可以通过例如在逻辑芯片102和存储器芯片104之间交换的信号来实现。例如，逻辑芯片102可以将写指令提供给例如存储器芯片104以将数据存储在存储器芯片104中。举另一个例子，逻辑芯片102可以将读指令提供给例如存储器芯片104以从存储器芯片104取回数据。
[0054]信号可以经由数据路径在逻辑芯片102和存储器芯片104之间交换。数据路径可以是例如用于使信息穿行到存储器芯片104和/或穿行自存储器芯片104的通路。当信息写入存储器芯片104时，数据路径可以充当到存储器芯片104的输入路径。当从存储器芯片104读取信息时，数据路径可以充当来自存储器芯片104的输出路径。数据路径还可以称为输入/输出(i/o)路径或输入/输出(I/O)。
[0055]I/O可以包括例如至少一个通孔122-1、122-2、122-3、122-4或者由例如至少一个通孔122-1、122-2、122-3、122-4提供。因此，逻辑芯片102和存储器芯片104之间的I/O的数量可以基本上等于逻辑芯片102中所包括的通孔的数量。如上所述，相应的互连可以通过例如逻辑芯片102的相应的触头而与逻辑芯片102的相应的通孔耦合(例如，电耦合)。例如，如图1A所示，互连106-1可以通过例如逻辑芯片102的触头102c-l与逻辑芯片102的通孔122-1耦合(例如，电耦合)。例如,相应的I/O (例如，通孔122-1)上的信号可以经由一个信号路径(例如，经由互连106-1)在逻辑芯片102和存储器芯片104之间交换。
[0056]存储器芯片104可以例如按可提供的I/O的数量来进行分类。I/O的数量越大，每单位时间从存储器芯片104读取和/或写入存储器芯片104的信息量越大。换言之，I/O的数量越大，存储器芯片104的带宽越大。具有依照JEDEC给定的宽I/O接口标准设计的I/O接口的存储器芯片104 (例如，DRAM芯片)可以称为“宽I/O”存储器芯片。在示例中，存储器芯片104可以包括或者可以是宽I/O存储器芯片(例如，宽I/O RAM芯片，例如，宽I/ODRAM芯片)。
[0057]宽I/O存储器芯片可以例如在移动行业(例如，移动远程通信行业)是有用的。例如，多媒体应用普及度的升高可能需要高的带宽，并且因此，具有高带宽的宽I/o存储器芯片的使用是期望的。
[0058]宽I/O芯片标准还可以规定具有高带宽的宽I/O存储器芯片的使用。例如，该标准可设计用于具有降低频率的更高带宽，这与其它存储器芯片相比可能消耗较少的功率。如上所述，对于更高带宽的要求会要求存储器芯片104与逻辑芯片102之间有大量I/O。例如，上述的JEDEC(联合电子器件工程委员会)宽I/O接口标准可以规定1200个I/O的使用。在该示例中，布置在图1B所示的视图101的区域R中的互连106-x的数量可以是1200，如上所述。在该示例中，1200个I/O可以布置在区域R中，区域R包括四个块，每个块对应于接口的四个通道(“通道A”、“通道B”、“通道C”、“通道D”)中的一个并且具有布置成6行X50列的300个1/0，如上文所提到的。
[0059]例如，图1C示出了根据JEDEC标准的宽I/O接口的通道图103，其中图1C所示的区域R’可以例如被认为等同于图1A和图1B中所示的区域R的一部分。例如，图1C示出了整个宽I/O接口的截面。仅示出了通道A和D的50列C1-C50中的列C44-C50，并且仅示出了通道B和C的列C50-C1中的列C50-C44。
[0060]如图1A的芯片装置中所示，存储器芯片104 (例如，宽I/O DRAM)可以布置在逻辑芯片102之上。因此，可制造芯片装置100的过程流程可能需要在例如逻辑芯片102的顶部上拾取和放置存储器芯片104 (例如，宽I/O DRAM)。在另一示例中，相反的情况成立，即，例如在存储器芯片104 (例如宽I/O存储器，诸如宽I/O DRAM)的顶部上拾取和放置逻辑芯片102。
[0061]常规的芯片装置可以包括多个存储器芯片和逻辑芯片。
[0062]图1D示出了包括多个存储器芯片104、114以及逻辑芯片102的常规的芯片装置105。
[0063]图1D中的与图1A中相同的附图标记表示与图1A中相同或相似的元件。因此，此处不再对那些元件进行详细说明；参考上文的说明。下面对图1D和图1A之间的差别进行说明。
[0064]芯片装置105可以包括逻辑芯片102、存储器芯片104以及堆叠在存储器芯片104上的第二存储器芯片114。
[0065]如图1D所示，存储器芯片104可以堆叠在逻辑芯片102上。存储器芯片104和逻辑芯片102可以经由形成在逻辑芯片102的第一侧面102a处(例如，布置在第一侧面102a之上)的至少一个互连106-1、106-2、106-3、106-4以及形成在至少一个互连106-1、106-2、106-3、106-4处(例如，布置在至少一个互连106-1、106-2、106-3、106-4之上)的至少一个互连126-1、126-2、126-3、126-4耦合(例如，电耦合)。例如，如图1D所示，互连126-1可以形成在互连106-1处(例如，布置在互连106-1之上)。因此，存储器芯片104和逻辑芯片102可以经由至少一个互连126-1、126-2、126-3、126-4以及至少一个互连106_1、106_2、106-3、106-4彼此耦合(例如，电耦合)。
[0066]至少一个互连126-1、126-2、126-3、126-4可以包括或者可以是隆起，例如，焊料隆起、微隆起(例如，微焊料隆起)、倒装芯片隆起(例如，微倒装芯片隆起)或柱形隆起(例如，微柱形隆起)。
[0067]在至少一个互连126-1、126-2、126-3、126-4 以及至少一个互连 106_1、106_2、106-3、106-4可以是隆起的示例中，至少一个互连126-1、126-2、126-3、126-4可以形成在至少一个互连106-1、106-2、106-3、106-4(例如，布置在至少一个互连106-1、106-2、106-3、106-4之上)的布置可称为隆起-隆起布置。至少一个互连126-1、126-2、126-3、126-4的尺寸可以例如基本等于至少一个互连106-1、106-2、106-3、106-4的尺寸(例如，高度H和/或宽度W)。
[0068]至少一个互连126-1、126-2、126-3、126-4中的每个互连126-x可以与存储器芯片104的至少一个触头104c-l、104c-2、104c-3、104c-4中的相应触头104c_x耦合。
[0069]存储器芯片104可以包括至少一个通孔142-1、142-2、142-3、142-4。作为示例显示了四个通孔142-1、142-2、142-3和142-4，但是通孔的数量可以小于四，或者可以大于四，可以例如为五、六、七、八、九、数十、数百或数千通孔。通孔142-x的数量可以等于存储器芯片104的触头104c-x的数量。每个通孔142-x可以与存储器芯片104的相应触头104c_x f禹合。
[0070]在存储器芯片104可以包括硅或者可以由硅构成的示例中，至少一个通孔142-1、142-2、142-3、142-4可以例如被称作硅通孔(TSV)。
[0071]存储器芯片104的至少一个通孔142-1、142-2、142-3、142-4可以例如具有在从大约20 μ m至大约60 μ m的范围内的节距,例如,在从大约30 μ m至大约50 μ m的范围内，例如为大约40 μ m。
[0072]存储器芯片104可以包括形成在存储器芯片104的第二侧面104b处(例如，布置在第二侧面104b处或之上)的至少一个触头124c-l、124c-2、124c-3、124c-4。作为示例显示了四个触头124c-l、124c-2、124c-3和124c_4，但是触头124c_x的数量可以小于四，或者可以大于四，并且可以例如为形成在存储器芯片104的第二侧面104b处(例如布置在第二侧面104b处或之上)的五、六、七、八、九、数十、数百或数千的触头。触头124c-x的数量可以与通孔142-x的数量相同。每个触头124c-x可以与存储器芯片104的相应的通孔142_x耦合。
[0073]第二存储器芯片114可以包括形成在第二存储器芯片114的面向存储器芯片104的第二侧面104b的侧面114a处(例如，布置在侧面114a处或之上)的至少一个触头 114c-l、114c-2、114c-3、114c-4。作为示例显示了四个触头 114c_l、114c_2、114c_3 和114c-4，但是触头114c的数量可以小于四，或者可以大于四，可以为例如形成在第二存储器芯片104的侧面114a处(例如布置在侧面114a处或之上)的五、六、七、八、九、数十、数百或数千的触头。第二存储器芯片114的触头114c的数量可以与存储器芯片104的触头124c-x的数量相同。
[0074]至少一个互连136-1、136-2、136-3、136-4可以布置在存储器芯片104的至少一个触头124c-x与第二存储器芯片114的至少一个触头114c之间。互连136_x的数量可以与存储器芯片104的触头124c-x的数量以及第二存储器芯片114的触头114c的数量相同。
[0075]存储器芯片104的至少一个通孔142-1、142-2、142-3、142-4可以例如将第二存储器芯片114与逻辑芯片102耦合(例如，电耦合)。例如，如图1D所示，第二存储器芯片114和逻辑芯片102可以经由至少一个通孔142-1、142-2、142-3、142-4以及布置在存储器芯片104和第二存储器芯片114之间的至少一个互连136-1、136-2、136-3、136-4彼此耦合(例如，电耦合)。
[0076]至少一个互连136-1、136-2、136-3、136-4可以包括或者可以是隆起，例如焊料隆起、微隆起(例如，微焊料隆起)、倒转芯片隆起(例如，微倒装芯片隆起)或柱形隆起(例如，微柱形隆起)。
[0077]在至少一个互连136-1、136-2、136-3、136-4可以是隆起并且至少一个通孔142-1、142-2、142-3、142-4 可以是 TSV 的示例中，至少一个互连 136-1、136-2、136-3、136-4可以形成在至少一个通孔142-1、142-2、142-3、142-4处(例如，布置在至少一个通孔142-1、142-2、142-3、142-4之上)的布置可称为隆起-TSV布置。至少一个互连136-1、136-2、136-3、136-4的尺寸可以例如基本等于至少一个互连106-1、106-2、106-3、106-4的尺寸(例如，高度H和/或宽度W)。
[0078]第二存储器芯片114可以包括易失性存储器芯片(例如，随机存取存储器(RAM)芯片，诸如动态随机存取存储器(DRAM)芯片、静态随机存取存储器(SRAM)芯片等)以及非易失性存储器芯片(例如，只读存储器(ROM)芯片，诸如可擦除可编程只读存储器(EPROM)芯片、电可擦除可编程只读存储器(EEPROM)芯片等)中的任意一个或其任意组合，但是其它类型的存储器芯片也是可能的。
[0079]如图1D的芯片装置所示，存储器芯片104 (例如，宽I/O DRAM)可以布置在逻辑芯片102之上。此外，第二存储器芯片114 (例如，宽I/O DRAM)可堆叠在存储器芯片104(例如，宽I/O DRAM)之上。因此，可以制造芯片装置105的处理流程可另外需要例如在存储器芯片104 (例如，宽I/O DRAM)的顶部之上拾取和放置第二存储器芯片114 (例如，宽I/O DRAM)。在另一示例中，相反情况成立，即，可能需要例如在第二存储器芯片114(例如，宽I/O DRAM)的顶部上拾取和放置存储器芯片104 (例如，宽I/O DRAM)。
[0080]在芯片装置100和/或芯片装置105中，在处理流程步骤(例如，单个处理流程步骤)中可能需要将大量的互连(例如，互连106-x和/或互连126-x和/或互连136-x)连接到例如其它互连(例如，互连106-x和/或互连126-x和/或互连136-x)和/或触头(例如，触头102c-x和/或触头104c-x)。例如，根据JEDEC宽I/O接口标准，1200个I/O可需要连接到互连(例如，互连106-x和/或互连126-x和/或互连136-x)和/或触头(例如，触头102c-x和/或触头104c-x)。可以通过例如焊接(例如，回流焊接)来进行连接。
[0081]从图1A和图1D中可以看出，在逻辑芯片102和/或存储器芯片104和/或第二存储器芯片114之间形成连接(例如，通过焊接，例如回流焊接)可能需要互连106-x和/或互连126-x和/或互连136-x的均匀高度分配。例如，互连(例如，106-x和/或126-χ和/或136-x)之间的非均匀高度可以防止或者可以基本上减小在逻辑芯片102与存储器芯片104之间和/或在存储器芯片104与第二存储器芯片114之间和/或在逻辑芯片102与第二存储器芯片114之间形成可靠耦合(例如，电耦合)的可能性。
[0082]从图1A和图1D中可以看出，在逻辑芯片102和/或存储器芯片104和/或第二存储器芯片114之间形成连接(例如，通过焊接，例如回流焊接)可能需要所有互连(例如，106-x和/或126-x和/或136-x)的可用性，以便在逻辑芯片102和/或存储器芯片104和/或第二存储器芯片114之间形成可靠互连。例如，如果一个或多个互连(例如，106-x和/或126-x和/或136-x)丢失，则会妨碍在逻辑芯片102与存储器芯片104之间和/或在存储器芯片104与第二存储器芯片114之间和/或在逻辑芯片102与第二存储器芯片114之间形成可靠耦合(例如，电耦合)，或者其可能性实质上减小了。
[0083]从图1A和图1D中可以看出，在逻辑芯片102与存储器芯片104之间和/或在存储器芯片104与第二存储器芯片114之间形成连接(例如，通过焊接，例如回流焊接)可能要求将互连(例如，106-x和/或126-x和/或136-x)精确地放置在其它互连(例如，106-χ和/或126-x和/或136-x)和/或触头(例如，102c-x和/或104c_x)上。例如，如果触头(例如102c-x和/或104c-x)上失去可湿性(例如熔化(flux))，则会妨碍在逻辑芯片102和/或存储器芯片104和/或第二存储器芯片114之间形成可靠耦合(例如，电耦合)，或者其可能性实质上减小。
[0084]从图1A和图1D中可以看出，在逻辑芯片102与存储器芯片104之间和/或在存储器芯片104与第二存储器芯片114之间形成连接(例如，通过焊接，例如回流焊接)可能要求逻辑芯片102和/或存储器芯片104和/或第二存储器芯片114的精确对准。例如，逻辑芯片102和/或存储器芯片104和/或第二存储器芯片114的不对准会阻碍或者实质上减小在逻辑芯片102与存储器芯片104之间和/或在存储器芯片104与第二存储器芯片114之间和/或在逻辑芯片102与第二存储器芯片114之间形成可靠耦合(例如，电耦合)的可能性。
[0085]如上文参考图1A和图1D所描述的，互连(例如，106-x和/或126-x和/或136-x，诸如微隆起)的高度H和/或宽度W可以是数十微米(例如，几微米)的级。因此，上述与芯片装置100和/或芯片装置105有关的难题进一步加剧，因为在这样的尺寸下的误差容限会较低。
[0086]例如，可能的情况是，即使逻辑芯片102与存储器芯片104之间的仅单个电连接(例如，在宽I/o存储栈中 1200个连接中的一个)故障，例如，由于上述误差中的一个或多个(例如，互连的非均匀高度、丢失互连、互连的不精确放置、不精确的芯片对准)，整个芯片装置100/105不会正确地运行。因此，总产量主要取决于在芯片堆叠工艺中有缺陷的电连接或互连的产生。
[0087]例如，对于宽I/O DRAM栈的测试结果表明，通过常规的自动堆叠工艺所获得的总产量会低至76%。换言之，由于在堆叠工艺过程中上述误差中的一个或多个的发生，不得不丢弃所制作的宽I/O DRAM存储器的近四分之一。
[0088]进一步的测试表明，通过手动地对准堆叠件的芯片，堆叠工艺产量可能例如增至大约92%。然而，手动对准会是耗时的工艺流程步骤，这会极大地增加制造成本。另一种提高产量的方法是在制造过程中使用高精确度的接合器和/或光学检验。然而，这也会极大地增加制造成本。
[0089]鉴于上述考虑，可识别出如下需求:
[0090]需要提供可以提供高产量的芯片装置。
[0091]需要提供可以以低制造成本提供高产量的芯片装置。
[0092]需要提高芯片堆叠工艺的产量，例如逻辑-存储器堆叠工艺，例如，宽I/O存储器堆叠工艺。
[0093]需要提供一种即使包含在芯片装置中的互连的高度变化也可以提供高产量的芯片装置。
[0094]需要提供一种即使在芯片装置中丢失一个或多个互连也可以提供高产量的芯片
>J-U ρ?α装直。
[0095]需要提供一种即使将互连不精确地放置在芯片装置中所包含的其它互连和/或触头上也可以提供高产量的芯片装置。
[0096]需要提供一种即使芯片装置中所包含的芯片不精确对准也可以提供高产量的芯片装置。
[0097]这种芯片装置可通过例如图2所示的芯片20X来提供。
[0098]图2示出了可在芯片装置中使用的芯片20X的平面图200。
[0099]芯片20X可例如在一些方面类似于图1B所示的芯片10X，但是在其它方面不同于芯片10X。图2中与图1B中相同的附图标记表示与图1B中相同或相似的元件。因此，此处不再对那些元件进行详细说明；参考上面的说明。下面将图2与图1B之间的差别进行说明。
[0100]芯片20X可以具有第一侧面20Xa。芯片20X的第一侧面20Xa可以例如被认为等同于图1B所示的芯片1X的第一侧面10Xa。
[0101]芯片20X可以包括至少一个第一触头20XC-1至20Xc_8，其可以例如形成在芯片20X的第一侧面20Xa处(例如，布置在第一侧面20Xa处或之上)。芯片20X的至少一个第一触头20Xc-l至20Xc-8可例如被认为分别等同于芯片1X的至少一个触头1Xc-1至10Xc-8。
[0102]芯片20X可以包括至少一个第二触头20Xd_l至20Xd_8，其可以例如形成在芯片20X的第一侧面20Xa处(例如，布置在第一侧面20Xa处或之上)。至少一个第二触头20Xd_l至20Xd-8的第二触头可以例如通过重分配结构20XR-1至20XR-8与芯片20X的至少一个第一触头20Xc-l至20Xc-8的第一触头耦合(例如，电耦合)。例如，相应的第二触头可以通过相应的重分配结构与相应的第一触头耦合(例如，电耦合)。例如，如图2所示，第二触头20Xd-l可以通过重分配结构20XR-1与第一触头20Xc-l耦合(例如，电耦合)。
[0103]多个互连可以与芯片20X的至少一个第二触头20Xd_l至20Xd_8的相应的第二触头耦合(例如，电耦合)。例如，如图2所示，第一多个互连20XIR-1可以与第一第二触头20Xd-l耦合(例如，电耦合)，第二多个互连20XIR-2可以与第二第二触头20Xd_2耦合(例如，电耦合)，第三多个互连20XIR-3可以与第三第二触头20Xd-3耦合(例如，电耦合)，等等。作为示例显示出三个互连与相应的第二触头20Xd-x耦合(例如，电耦合)，但是与相应的第二触头20Xd-x耦合(例如，电耦合)的互连的数量可以为两个，或者可以大于三，可以例如为四、五、六或更多。
[0104]与图1B所示的芯片1X相比，图2所示的芯片20X可以包括重分配结构20XR-1至20XR-8，其可以例如对从相应的第一触头20Xc-l至20Xc_8到相应的第二触头20Xd_l至20Xd-8的电连接重新路由。例如，如图2所示，重分配结构20XR-1可以对从第一触头20Xc-l至第二触头20Xd-l的电连接重新路由。
[0105]与图1B所示的芯片1X相比，图2所示的芯片20X可以包括与相应的第二触头20Xd-l至20Xd-8耦合(例如，电耦合)的多个互连20XIR-1至20XIR-8。例如，如图2所示，第一多个互连20XIR-1可以与第一第二触头20Xd-l耦合(例如，电耦合)。
[0106]图2所示的芯片20X可以通过多个互连20XIR-1至20XIR-8与另一芯片(图2中未不出，参考例如图3) f禹合(例如，电f禹合)。
[0107]在图1B所示的包括芯片1X的常规布置中，每个芯片触头lOXc-x仅存在一个互连106-x。因此，对于大量的互连，至少由于以下原因中的至少一个，在芯片1X与另一芯片之间经由至少一个互连106-x的耦合(例如，电耦合)故障的可能性相对较高:多个互连106-x中的非均匀高度，多个互连106-x中的至少一个互连丢失，在至少一个触头lOXc-x上的失去的可湿性(例如，熔化(flux)),污染(例如，由于布置在互连106-x和/或至少一个触头lOXc-x处或之上的污染物)，以及芯片1X与另一芯片的不对准。因此，如上所述产量会相对较低。
[0108]在包括芯片20X的芯片装置中，可以为每个芯片触头，也即为芯片20X的每个第一触头20Xc-x，提供多个互连(示例性地包括一个或多个备用互连)。例如，第一触头20Xc-l经由重分配结构20XR-1与第一第二触头20Xd-l耦合，并且第一多个互连20XIR1-1 (在该示例中包括三个互连)设置为将第一第二触头20Xd-l (以及因此第一触头20Xc-l)与另一芯片耦合。与如图1B所示的仅一个互连的情况相比，第一多个互连20Xd-l中的至少一个互连实际上将第一第二触头20Xd-l (以及因此第一触头20XC-1)与另一芯片的相应的配对触头耦合的可能性相对较高。类似的考虑可适用于芯片20X的其它触头20XC-2、20Xc-3,…，20Xc-8，其还可以设有一个或多个备用互连，如图所示(在图2中，所有的触头20Xc-x可设有三个互连；但是还可以是仅一些触头20Xc-x设有备用互连，或者备用互连的数量对于各触头20Xc-l、20Xc-2，…，20Xc-8而言不同)。因此，芯片20X的全部芯片触头(即，在图示的示例中为触头20Xc-l，…，20Xc-8)将与另一芯片上的其相应配对部分电耦合的可能性会显著地增加，并且因此芯片堆叠工艺的产量会增加。
[0109]通过图2所示的芯片20X所提供的效果可以是在芯片20X的触头与可通过例如多个互连20XIR-1至20XIR-8与芯片20X耦合(例如，电耦合)的另一芯片的相应配对触头之间提供至少一个备用电连接。因此，芯片20X与另一芯片之间的一个或多个电连接可以示例性地加倍、或成三倍、或乘以某一其它因数，从而提高芯片之间正确电耦合的可能性。例如，即使由于上述原因(或由于其它原因)中的任一个或任意组合而使得第一多个互连20XIR-1的一个互连未能将芯片20X的第一触头20Xc-l与另一芯片的相应的配对触头耦合(例如，电耦合)，在第一多个互连20XIR-1中存在可以提供预期耦合(例如，电耦合)的至少一个其它互连。类似的考虑对于图2所示的其它第一触头20Xc-2，…，20Xc-8也成立。示例性地，芯片20X的相应的第一触头20Xc-x上的信号可以经由两个以上的信号路径(例如，经由通过相应的第二触头20Xd-l和重分配结构20XR-X与相应的第一触头20Xc-x耦合的相应的多个互连20XIR-X)在芯片20X与另一芯片之间交换。因此，这会提高在芯片20X的相应的第一触头20Xc-x与芯片20X可与其耦合(例如，电耦合)的另一芯片的相应的配对触头之间具有至少一个连接(例如，电连接)的可能性。
[0110]因此，虽然芯片20X与另一芯片对准不精确，但是由芯片20X所提供的效果仍会是高产量的。
[0111]对于包括芯片20X的芯片装置来说，由芯片20X所提供的效果会是高产量的。
[0112]对于包括芯片20X的芯片装置来说，由芯片20X所提供的效果会是高产量且低制造成本。
[0113]虽然包括芯片20X的芯片装置的互连高度变化，但由芯片20X所提供的效果仍会是高产量的。
[0114]虽然在包括芯片20X的芯片装置中失去了一个或多个互连，但是由芯片20X所提供的效果仍会是高产量的。
[0115]虽然将互连不精确地放置在包括芯片20X的芯片装置中所包括的其它互连和/或触头上，但是由芯片20X所提供的效果仍会是高产量的。
[0116]由芯片20提供的效果会是可以提高芯片堆叠工艺的产量，例如逻辑-存储器堆叠工艺，例如宽I/o存储器堆叠工艺。
[0117]图3示出了可以包括第一芯片202和第二芯片204的芯片装置300。
[0118]在图3所示的芯片装置300中，第一芯片202可以例如被认为等同于图2所示的芯片20X。特别地，图2所示的视图200可以是沿着图3所示的线B-B’的芯片装置300的视图。举另一个例子，图3所示的第一芯片202可以是沿着图2所示的线C-C’的图2所示的芯片20X的视图。因此，上文结合图2所示的芯片20X所描述的各效果可类似地对于图3所示的芯片装置300有效。
[0119]第一芯片202可以具有第一侧面202a以及与第一侧面202a相对的第二侧面202b。第一芯片202的第一侧面202a和第二侧面202b可以分别包括或者可以分别是第一芯片202的背面和正面。举另一个例子，第一芯片202的第一侧面202a和第二侧面202b可以分别包括或者可以分别是第一芯片202的顶表面和底表面。第一芯片202可以如典型的倒装芯片装置中那样布置为使得正面202b面向下(面向远离第一芯片202与第二芯片204之间的界面)，例如，朝向如图3所示的球栅阵列。
[0120]第一芯片202可以包括半导体衬底，其可以包括半导体材料或者可以由半导体材料构成。半导体材料可以包括或者可以是选自一组材料中的至少一种材料，该组材料由如下构成:硅、锗、氮化镓、砷化镓以及碳化硅，但是其它材料同样是可以的。
[0121]第一芯片202可以包括或者可以是逻辑芯片。换言之，第一芯片202可以包括或者可以是用于逻辑应用的芯片(或管芯)。例如，第一芯片202可以包括或者可以是处理器，诸如例如中央处理单元(CPU)、GPU (图形处理单元)、AP (应用处理器)、基带调制解调器、微控制器等。
[0122]第一芯片202可以包括至少一个第一触头202c-l、202c_5。例如，第一芯片202的第一触头202c-l和第一触头202c-5可以被认为分别等同于图2所不的芯片20X的第一触头20Xc-l和第一触头20Xc-5。
[0123]第一芯片202可以包括至少一个第二触头202d-l、202d_5。例如，第一芯片202的第二触头202d-l和第二触头202d-5可以被认为分别等同于图2所示的芯片20X的第二触头20Xd-l和第二触头20Xd-5。
[0124]至少一个第一触头202c-l、202c_5和/或至少一个第二触头202d-l、202d_5可以包括选自一组导电材料中的至少一个导电材料或者由其构成。一组导电材料可以由金属或金属合金构成，但是其它导电材料同样是可能的。例如，至少一个第一触头202c-l、202c-5和/或至少一个第二触头202d-l、202d-5可以包括铜、镍、金、钯、钛、铬、钨或铝或包括上述材料中的一种或多种的金属合金或金属堆叠物或者由其构成。
[0125]第一芯片202可以包括至少一个重分配结构202R-l、202R-5。例如，第一芯片202的重分配结构202R-1和重分配结构202R-5可被认为分别等同于图2所示的芯片20X的重分配结构20XR-1和重分配结构20XR-1。
[0126]至少一个重分配结构202R-l、202R-5可以将至少一个第一触头202c-l、202c_5与第一芯片202的至少一个第二触头202d-l、202d-5耦合(例如，电耦合)。例如，至少一个重分配结构202R-l、202R-5可以重分配和/或重映射从第一芯片202的至少一个第一触头202c-l、202c-5到第一芯片202的至少一个第二触头202d_l、202d_5的电连接，或者反之亦然。
[0127]至少一个重分配结构202R-l、202R-5可以包括重分配层(RDL)，其可以例如布置在第一芯片202的第一侧面202a处。至少一个重分配结构202R-1、202R_5 (例如，RDL)可以例如包括或者可以是单级(例如，单层)RDL0例如，至少一个重分配结构202R-l、202R-5可以包括或者可以是可包括布置在两个以上介电层之间的单个金属层的单级RDL。至少一个重分配结构202R-l、202R-5 (例如，RDL)可以例如包括或者可以是多级(例如，多层)RDL。例如，至少一个重分配结构202R-l、202R-5可以包括或者可以是可包括多个金属层和介电层(例如，布置在可以包括三个以上介电层或者可由其构成的绝缘层内的至少两个金属层)的多级RDL。
[0128]布置在第一芯片202的第一侧面202a (例如，正面)处的至少一个重分配结构202R-l、202R-5可以包括或者可以是第一芯片202的前端金属化层，并且可以例如实现于一个或多个最后的芯片金属(例如，金属-N和/或金属-(N-1)和/或金属-(N-2)，等等)中。可选地，至少一个重分配结构202R-l、202R-5可实现为在前端金属和钝化层完成之后所形成的重分配层。
[0129]至少一个重分配结构202R-l、202R-5可以包括选自一组导电材料的至少一种导电材料或者可由其构成。该一组导电材料可由金属或金属合金构成，但是其它导电材料同样是可能的。例如，至少一个重分配结构202R-l、202R-5可以包括铜、镍、金、钯、钛、铬、钨或铝或包括上述材料中的一种或多种的金属合金或金属堆叠物或者由其构成。
[0130]第一芯片202可以包括至少一个通孔222-1、222-5。在第一芯片202可包括硅或者可由娃构成的示例中，至少一个通孔222-1、222-5可以例如包括或者可以是娃通孔(TSV)。
[0131]第一芯片202的至少一个通孔222-1、222-5可以从第一芯片202的第二侧面202b延伸到第一侧面202a，或者反之亦然。第一芯片202的至少一个通孔222_1、222_5可以与形成在第一芯片202的第一侧面202a处(例如，布置在第一侧面202a处或之上)的至少一个第一触头202c-l、202c-5耦合(例如，电耦合)。例如，相应的通孔可以与相应的第一触头耦合(例如，电耦合)。例如，通孔222-1和通孔222-5可以分别与第一芯片202的第一触头202c-l和第一触头202c-5耦合(例如，电耦合)。
[0132]至少一个通孔222-1、222_5可以布置在至少一个第一触头202c-l、202c_5的下方。例如，通孔222-1和通孔222-5可以分别布置在第一芯片202的第一触头202c_l和第一触头202c-5的下方。至少一个通孔222-1、222-5(例如，布置在至少一个第一触头202c_l、202c-5的下方)可以与第一芯片202的至少一个第一触头202c-l、202c-5相接触(例如，物理接触，例如直接物理接触)，如图3所示。
[0133]至少一个通孔222-1、222_5可以例如包括选自一组导电材料的至少一种导电材料或者可由其构成。该一组导电材料可以包括金属或金属合金或者可由其构成。例如，该组导电材料可由如下构成:铝、铜、钨、钛、镍、金、导电糊剂(例如，填充有导电颗粒的聚合物)和掺杂硅，但是其它导电材料同样是可能的。
[0134]芯片装置300可以包括第二芯片204。
[0135]第二芯片204可以包括或者可以是存储器芯片。例如，第二芯片204可以包括或者可以是随机存取存储器(RAM)芯片，例如动态RAM (DRAM)芯片，但是其它存储器芯片同样是可能的。
[0136]第二芯片204可以具有第一侧面204a以及与第一侧面204a相对的第二侧面204b。第二芯片204的第一侧面204a和第二侧面204b可以分别包括或者可以分别是第二芯片204的正面和背面。举另一个例子，第二芯片204的第一侧面204a和第二侧面204b可以分别包括或者可以分别是第二芯片204的底表面和顶表面。
[0137]第二芯片204可以包括半导体衬底，其可以包括半导体材料或者可由半导体材料构成。半导体材料可以包括或者可以是选自一组材料的至少一种材料，该组材料由如下构成:硅、锗、氮化镓、砷化镓以及碳化硅，但是其它材料同样是可以的。
[0138]第二芯片204可以包括至少一个触头204d-l、204d_5，其可以形成在第二芯片204的第一侧面204a处，如图3所示。至少一个触头204d-l、204d-5可以包括选自一组导电材料的至少一种导电材料或者可由其构成。该组导电材料可由金属或金属合金构成，但是其它导电材料同样是可能的。例如，至少一个触头204d-l、204d-5可以包括铜、镍、金、钮、钛、铬、钨或铝或包括上述材料中的一种或多种的金属合金或金属堆叠物或者由其构成。
[0139]芯片装置300可以包括多个互连202IR-l、202IR-5。
[0140]多个互连202IR-l、202IR-5可以包括选自一组导电材料的至少一种导电材料或者可由其构成。该组导电材料可由金属或金属合金构成。例如，多个互连202IR-l、202IR-5可以由焊料材料(例如，锡、银和铜的合金)构成。举另一个例子，多个互连202IR-l、202IR-5可以由铜或铜合金构成。
[0141]多个互连202IR-l、202IR-5可以包括或者可以是多个隆起，例如，焊料隆起和/或微隆起(例如，微焊料隆起)和/或倒装芯片隆起(例如，微倒装芯片隆起)和/或柱形隆起(例如，微柱形隆起)。
[0142]多个互连202IR-l、202IR-5可以具有高度H，其可以例如是指沿垂直于第一芯片202的第一侧面202a的方向和/或垂直于第二芯片204的第一侧面204a的方向测量到的多个互连202IR-l、202IR-5的最宽范围。多个互连202IR_1、202IR_5的高度H可与图1A所示的互连106-x的高度H相似或相同。
[0143]多个互连202IR-l、202IR-5可以具有宽度W，其可以例如是指沿垂直于高度H的方向测量到的多个互连202IR-l、202IR-5的最宽范围。多个互连202IR_1、202IR_5的宽度W可与图1A所示的互连106-x的宽度W相似或相同。
[0144]第一芯片202可以例如经由多个互连202IR-l、202IR-5与第二芯片204耦合(例如，电耦合)。第二芯片204可以例如经由多个互连202IR-l、202IR-5与第一芯片202耦合(例如，电耦合)。换言之，第一芯片202和第二芯片204可以经由多个互连202IR-l、202IR-5彼此耦合。
[0145]布置在第一芯片202与第二芯片204之间的多个互连202IR_1、202IR_5中的至少一个互连可以例如将第一芯片202与第二芯片204彼此稱合(例如，电稱合)。
[0146]多个互连202IR-l、202IR-5可以形成在第一芯片202的至少一个第二触头202d-l、202d-5处(例如，设置在至少一个第二触头202d-l、202d-5处或之上)。在该示例中，多个互连202IR-l、202IR-5可以与第一芯片202的至少一个第二触头202d-l、202d_5耦合(例如，电耦合)。例如，多个互连202IR-1和多个互连202IR-5可以分别与第一芯片202的第二触头202d-l和第二触头202d-5耦合(例如，电耦合)。与第一芯片202的至少一个第二触头202d-l、202d-5耦合(例如，电耦合)的多个互连202IR-l、202IR-5中的一个或多个可以与第二芯片204的至少一个触头204d-l、204d-5耦合(例如，电耦合)。在该示例中，多个互连202IR-l、202IR-5中的一个或多个可以将第一芯片202的至少一个第二触头202d-l、202d-5与第二芯片204的至少一个触头204d-l、204d_5耦合。例如，多个互连202IR-1中的至少一个互连可以将第一芯片202的第二触头202d_l与第二芯片204的触头204d-l耦合。类似地，多个互连202IR-5中的至少一个互连可以将第一芯片202的第二触头202d-5与第二芯片204的触头204d-5耦合。换言之，可存在第一芯片202的第二触头202d-l与第二芯片204的触头204d-l之间经由多个互连202IR-1中的至少一个互连的电连接。类似地，可存在第一芯片202的第二触头202d-5与第二芯片204的触头204d_5之间经由多个互连202IR-5中的至少一个互连的电连接。类似的考虑可适用于第一芯片202的其它第二触头和第二芯片204的相应的配对触头。
[0147]多个互连202IR-l、202IR-5可以形成在第二芯片204的至少一个触头204d_l、204d-5处(例如设置在至少一个触头204d-l、204d-5处或之上)。在该示例中，多个互连202IR-l、202IR-5可与第二芯片202的至少一个触头204d-l、204d_5耦合(例如，电耦合)。例如，多个互连202IR-1和多个互连202IR-5可以分别与第二芯片204的触头204d_l和触头204d-5耦合(例如，电耦合)。与第二芯片204的至少一个触头204d-l、204d-5耦合(例如，电耦合)的多个互连202IR-l、202IR-5中的一个或多个可以与第一芯片202的至少一个第二触头202d-l、202d-5耦合(例如，电耦合)。在该示例中，多个互连202IR-l、202IR-5中的一个或多个可以将第二芯片204的至少一个触头204d-l、204d-5与第一芯片202的至少一个第二触头202d-l、202d-5耦合。例如，多个互连202IR-1中的至少一个互连可以将第二芯片204的触头204d-l与第一芯片202的第二触头202d_l耦合。类似地，多个互连202IR-5中的至少一个互连可以将第二芯片204的触头204d_5与第一芯片202的第二触头202d-5耦合。换言之，可存在第二芯片204的触头204d-l与第一芯片202的第二触头202d-l之间经由多个互连202IR-1中的至少一个互连的电连接。类似地，可存在第二芯片204的触头204d-5与第一芯片202的第二触头202d_5之间经由多个互连202IR-5中的至少一个互连的电连接。类似的考虑可适用于第二芯片204的其它触头以及第一芯片202的相应的配对的第二触头。
[0148]芯片装置300可以包括多个焊料球212。第一芯片202(例如，逻辑芯片)可通过重分配层(RDU216 (例如，正面RDL)与多个焊料球212中的至少一个焊料球电连接。RDL216可以例如部分地或完全地布置在绝缘层217 (例如，介电层)内。RDL216可以重分配和/或重映射从第一芯片202到多个焊料球212的电连接。
[0149]如上文结合图1A中所示，I/O (其可以例如是指信号在第二芯片204与第一芯片202之间穿行的信号的路径)可至少由例如至少一个通孔222-1、222-5来提供，其可以与至少一个第一触头202c-l、202c-5耦合(例如，电耦合)，如图3所示。
[0150]如图3所示，第一芯片202的至少一个第一触头202c-l、202c_5、至少一个重分配结构202R-l、202R-5以及至少一个第二触头202d-l、202d_5可以例如形成至少一个传导路径(例如，导电路径)。因此,至少一个I/O可以从可位于第一芯片202中央处或中央附近的区域R重新路由到第一芯片202的另一区域(例如，周边区域或边缘区域)(例如，通过至少一个重分配结构202R-l、202R-5)。
[0151]如图3所示，多个互连202IR-l、202IR-5可以与第一芯片202的至少一个第二触头202d-l、202d-5以及第二芯片204的至少一个触头204d-l、204d_5耦合(例如，电耦合)。
[0152]因此，对于相应的通孔222-1、222_5可存在多于一个的信号路径。例如，对于通孔222-1，可存在三个信号路径(例如，经由多个互连202IR-1中的每个互连提供的)。因此，多个互连202IR-l、202IR-5可以提供第一芯片202与可与第一芯片202耦合(例如，电耦合)的第二芯片204之间的至少一个备用电连接。例如，即使多个互连202IR-l、202IR-5中的一个互连可能未能将第一芯片202与第二芯片204耦合(例如，电耦合)，也存在可以提供预期耦合(例如，电耦合)的至少一个其它互连。例如，即使多个互连202IR-1中的一个互连未能形成在第一芯片202的第二触头202d-l与第二芯片204的触头204d_l之间的耦合(例如，电耦合)，也可存在多个互连202IR-1中的可以提供预期耦合的至少一个其它互连，从而确保在第一芯片202的第二触头202d-l与第二芯片204的触头204d_l之间存在至少一个信号路径。类似的考虑可适用于第一芯片202的第二触头202d-5与第二芯片204的相应的配对触头204d-5，和/或第一芯片202与第二芯片204的其它相应触头对。
[0153]在图3所示的示例中，多个互连202IR-l、202IR-5中的每个互连可布置在至少一个第二触头202d-l、202d-5处，其可以例如布置在第一芯片202的边缘附近。然而，在另一示例中，多个互连202IR-1、202IR-5可分布在第一芯片202的至少一个第一触头202c_l、202c-5与至少一个第二触头202d-l、202d-5之间。
[0154]图4示出了包括第一芯片202和第二芯片204的芯片装置400，其中多个互连202IR-U202IR-5可分布在第一芯片202的至少一个第一触头202c-l、202c_5与至少一个第二触头202d-l、202d-5之间。
[0155]图4中与图3中相同的附图标记表示与图3相同或相似的元件。因此，此处不再对那些元件进行详细说明；参考上面的说明。上文结合图3所示的芯片装置300描述的各效果可类似地对于图4所示的芯片装置400有效。下面将对图4与图3之间的差别进行说明。
[0156]如图4所示，多个互连202IR-l、202IR-5中的至少一个互连可以形成在第一芯片202的至少一个第一触头202c-l、202c-5处(例如，设置在至少一个第一触头202c_l、202c-5处或之上)，并且多个互连202IR-l、202IR-5中的至少一个其它互连可以形成在第一芯片202的至少一个第二触头202d-l、202d-5处(例如，设置在至少一个第二触头202d-l、202d-5 处或之上)。
[0157]在该示例中，第二芯片204的至少一个触头204d-l、204d_5可以具有足够宽以使形成在第一芯片202的至少一个第一触头202c-l、202c-5处(例如，设置在至少一个第一触头202c-l、202c-5处或之上)的至少一个互连可以与第二芯片204的至少一个触头204d_l、204d-5相接触(例如，物理接触，例如，直接物理接触)的横向范围。这样可以例如将形成在第一芯片202的至少一个第一触头202c-l、202c-5处(例如，设置在至少一个第一触头202c-l、202c-5处或之上)的至少一个互连与第二芯片204的至少一个触头204d-l、204d_5耦合(例如，电耦合)，或者反之亦然。
[0158]如上所述，至少一个通孔222-1、222_5可以布置在可位于第一芯片202的中央处或中央附近的区域R中。因此，与至少一个第一触头202c-l、202c-5耦合的互连可使得第一芯片202与第二芯片204之间的信号路径的距离对于既定的I/O最小化。
[0159]在第一芯片202的第一侧面202a较大的示例中，例如在第一芯片202的第一侧面202a上所有的信号路径可以重新路由(例如，通过例如至少一个重分配结构202R-1、202R-5 从至少一个通孔 222-1、222-5)。
[0160]在第一芯片202的第一侧面202a不足够大以适应所有信号路径的重路由的示例中，第一芯片202和/或第二芯片204可以至少部分地由从芯片的一个或多个侧面横向延伸出的延伸层包围，例如，可以包括在嵌入式的晶片级球栅阵列(eWLB)封装中，其可以例如提供用于所有信号路径的重路由的足够大的不动产。
[0161]在示例中，不需要为所有的信号路径重路由。例如，电源信号(例如，地、VDD、VSS等)供给到芯片可以通过多个电连接来实现，因此，不需要备用一个或多个这样的连接。例如，均提供相同电源电势(例如，地电势)的多个路径外的路径可能无需重路由和/或可能无需设有备用路径，例如经由多个互连202IR-l、202IR-5。例如，图9示出了图示出根据JEDEC标准的宽I/O逻辑-存储器界面的输入/输出(I/O)连接。可以看出，每个块可以具有300个1/0，其中一些I/O可以载有相同的信号。例如，“VDD1”可以由6个I/O来提供，“VDD2”可由20个I/O来提供，“VDDQ”可由16个I/O来提供，等等。而且，一些I/O可能不被使用或连接，如表中所示(“NC”)。因此，那些信号中的一个或多个(在表中由圆圈表示)可能无需重路由和/或可能无需设有备用信号路径，例如，经由多个互连202IR-l、202IR-5。
[0162]虽然为相应的通孔222-1、222_5提供多于一个的信号路径会在芯片堆叠时增加芯片装置300和/或芯片装置400的产量，但是如果在第一芯片202 (例如，逻辑芯片)与第二芯片204 (例如，存储器芯片)之间同时实现多个互连(每个触头)，则会降低芯片装置(例如，堆叠的宽I/O DRAM)的电性能。因此，期望在堆叠工艺之后再次减少起作用的信号路径的数量(例如，每个通孔222-x仅一个信号路径)，从而避免通过可能具有不同信号传输特性的两个以上信号路径在第一芯片202与第二芯片204之间交换一个信号。信号路径的减少可通过例如烧断设置在信号路径中的一个或多个熔断器(例如，电子熔断器或激光熔断器)来实现。换言之，可应用熔断以在电连接与其备用电连接之间进行选择。
[0163]例如，信号可以在第一芯片202与第二芯片204之间在具有特定长度的信号路径(例如，从通孔222-1经由多个互连202IR-1中的一个互连通往第二芯片204的信号路径)上交换，并且等同的信号可以在第一芯片202与第二芯片204之间在具有不同长度的备用信号路径(例如，从通孔222-1经由多个互连202IR-1中的另一互连通往第二芯片204的信号路径)上交换。在该示例中，可应用熔断以在信号路径与备用信号路径之间进行选择。
[0164]虽然为相应的通孔222-1、222_5提供多于一个的信号路径可以提高芯片装置300和/或芯片装置400的产量，但是将第一芯片202与第二芯片204之间的非功能连接(例如，电连接)断开是期望的。
[0165]因此，芯片装置可以包括至少一个熔断器，其可以例如被烧断以将第一芯片202与第二芯片204之间的至少一个非功能连接(例如，电连接)断开和/或在信号路径与其备用信号路径之间进行选择。
[0166]熔断可例如在多个互连202IR-l、202IR-5测试(例如电测试)之后进行，测试可以表明例如第一芯片202与第二芯片204之间的功能连接和非功能连接(例如，电连接)或互连。基于测试，可以例如判定多个连接或互连中最适合的连接或互连，然后通过熔断来消除多个连接或互连中不太适合的连接或互连。
[0167]图5示出了包括第一芯片202、第二芯片204和至少一个熔断器502-1、502_5的芯片装置500。
[0168]图5中与图3中相同的附图标记表示与图3相同或相似的元件。因此，此处不对那些元件进行详细说明；参考上面的说明。上文结合图3所示的芯片装置300所描述的各效果可类似地对于图5中所示的芯片装置500有效。下文将对图5与图3之间的差别进行说明。
[0169]芯片装置500可以包括至少一个熔断器502-1、502-5，其可以耦合(例如，电耦合)在多个互连202IR-l、202IR-5与第一芯片202的第一触头202c-l、202c_5之间。例如，在图5所示的芯片装置500中，至少一个熔断器502-1可以例如包括在至少一个重分配结构202R-1中，并且可以耦合在多个互连202IR-1与第一芯片202的第一触头202c_l之间。在图5所示的芯片装置500中，至少一个熔断器502-5可以例如包括在至少一个重分配结构202R-5中，并且可以耦合在多个互连202IR-5与第一芯片202的第一触头202c_5之间。如上所述，熔断可以支持消除第一芯片202与第二芯片204之间的多个连接或互连中的不太适合的连接或互连。在这方面，至少一个熔断器502-1、502-5可以被烧断，从而中断多个互连202IR-l、202IR-5与第一芯片202的第一触头202c-l、202c_5之间的连接(例如，电连接)，这会因此消除第一芯片202与第二芯片204之间的连接(例如，电连接)。
[0170]可选地或另外，芯片装置500可以包括至少一个熔断器，其可以耦合(例如，电耦合)在多个互连202IR-l、202IR-5与包括在第二芯片204中的电路(例如，存储器电路)之间(参见下面例如关于图7的说明)。
[0171]至少一个熔断器可以例如包括或者可以是可由电流烧断的电子熔断器(电可编程熔断器)。至少一个熔断器可以例如包括或者是可由激光烧断的激光熔断器。激光熔断器可以例如布置在第一芯片202和/或第二芯片204的表面(例如，第一表面202a)之上,并且可以例如包括在重分配结构202R-l、202R-5中，如上所述。
[0172]图6不出了包括第一芯片202的芯片装置600,第一芯片202可包括至少一个第一通孔222-1、222-5以及至少一个第二通孔242_1、242_5。
[0173]图6中与图3中相同的附图标记表示与图3相同或相似的元件。因此，此处不对那些元件进行详细说明；参考上面的说明。上文结合图3所示的芯片装置300所描述的各种效果可类似地对于图6中所示的芯片装置600有效。下文将对图6与图3之间的差别进行说明。
[0174]如图6所示，第一芯片202还可以包括至少一个第二通孔242-1、242_5，其可以例如从第一芯片202的第二侧面202b延伸到第一侧面202a，或者反之亦然。
[0175]至少一个第二通孔242-1、242_5可以与形成在第一芯片202的第一侧面202a处(例如，布置在第一侧面202a处或之上)的至少一个第二触头202d-l、202d-5耦合(例如，电率禹合)。
[0176]至少一个第二通孔242-1、242-5可以布置在至少一个第二触头202d-l、202d-5的下方。例如，第二通孔242-1和第二通孔242-5可以分别布置在第一芯片202的第二触头202d-l和第二触头202d-5的下方。换言之，至少一个第二触头202d-l、202d-5可以布置在至少一个第二通孔242-1、242-5之上。
[0177]可布置在至少一个第二触头202d-l、202d_5下方的至少一个第二通孔242_1、242-5可以与第一芯片202的至少一个第二触头202d-l、202d-5相接触(例如，物理接触，例如，直接物理接触)，如图6所示。
[0178]如上所述，第一芯片202的至少一个触头202c-l、202c_5可以从位于第一芯片202的中央处或中央附近的区域R重新路由到第一芯片202的另一区域(例如，周边区域或边缘区域)(例如，通过至少一个重分配结构202R-l、202R-5)。第一芯片202的可经由重分配结构202R-l、202R-5与第一芯片202的至少一个触头202c-l、202c_5耦合的至少一个第二触头202d-l、202d-5可放置在位于第一芯片202的区域R之外的任意位置处。如图6所示，至少一个第二通孔242-1、242-5可布置在至少一个第二触头202d-l、202d_5的下方。因此，至少一个第二通孔242-1、242-5可以位于第一芯片202中的位于区域R之外的任意位置处。
[0179]至少一个第二通孔242-1、242_5可以例如包括选自一组导电材料的至少一种导电材料或者可以由其构成。该组导电材料可以包括金属或金属合金或者可由金属或金属合金构成。例如，该组导电材料可由如下构成:招、铜、钨、钛、镍、金、导电糊剂(例如，填充有导电颗粒的聚合物)和掺杂硅，但是其它导电材料同样是可能的。
[0180]图6所示的芯片装置600提供的效果(例如，附加效果)可以是在第一芯片202 (例如，逻辑芯片)中提供了一个或多个备用通孔242-1、242-5。图6所示的芯片装置600 (例如通过至少一个第二通孔242-1、242-5)所提供的效果(例如，附加效果)是芯片装置600的更佳的电性能。
[0181]图7示出了包括第二芯片204的芯片装置700，第二芯片204可包括至少一个触头204d-l、204d-5。至少一个触头204d-l、204d-5可以是第二芯片204的至少一个第二触头。芯片装置还可以包括至少一个第一触头204c-l、204c-5，以及将至少一个第一触头204c-l、204c-5与至少一个第二触头204d-l、204d_5电耦合的至少一个重分配结构204R-l、204R-5。
[0182]图7中与图3中相同的附图标记表示与图3相同或相似的元件。因此，此处不对那些元件进行详细说明；参考上面的说明。上文结合图3所示的芯片装置300所描述的各种效果可类似地对于图7中所示的芯片装置700有效。下文将对图7与图3之间的差别进行说明。
[0183]在图7所示的芯片装置700中，第二芯片204可以例如被认为等同于图2所示的芯片20X。特别地，图2所示的视图200可以是沿着图7所示的线A-A’的芯片装置700的视图。举另一个例子，图7所示的第二芯片204可以是沿着图2所示的线C-C’的图2所示的芯片20X的视图。因此，上文结合图2所示的芯片20X所述的各种效果可类似地对于图7所示的芯片装置700有效。
[0184]如图7所示，第二芯片204可以包括至少一个(第二)触头204d-l、204d_5并且还可以包括至少一个第一触头204c-l、204c-5。
[0185]第二芯片204的至少一个第一触头204c-l、204c_5可以包括选自一组导电材料的至少一种导电材料或者可由其构成。该组导电材料可以由金属或金属合金构成，但是其它导电材料同样是可能的。例如，至少一个第一触头204c-l、204c-5可以包括铜、镍、金、钯、钛、铬、钨或铝或包括上述材料中的一种或多种的金属合金或金属堆叠物或者由其构成。
[0186]第二芯片204可进一步包括至少一个重分配结构204R-l、204R-5。例如，第二芯片204的重分配结构204R-1和重分配结构204R-5可被认为分别等同于图2所示的芯片20X的重分配结构20XR-1和重分配结构20XR-1。
[0187]至少一个重分配结构204R-l、204R-5可以将第二芯片204的至少一个第一触头204c-l、204c-5与至少一个第二触头204d-l、204d_5耦合(例如，电耦合)。例如，至少一个重分配结构204R-l、204R-5可以重新分配和/或重新映射从第二芯片204的至少一个第一触头204c-l、204c-5到第二芯片204的至少一个第二触头204d-l、204d_5的电连接，或者反之亦然。
[0188]至少一个重分配结构204R-l、204R-5可以包括重分配层(RDL)，其可以例如布置在第二芯片204的第一侧面204a处。至少一个重分配结构204R-1、204R_5 (例如，RDL)可以例如包括或者可以是单级(例如,单层)RDL。至少一个重分配结构204R-l、204R-5 (例如，RDL)可以例如包括或者可以是多级(例如，多层)RDL0
[0189]布置在第二芯片204的第一侧面204a (例如，正面)处的至少一个重分配结构204R-l、204R-5可以包括或者可以是第二芯片204的前端金属化层，并且可以例如实现在最后芯片金属中的一个或多个中(例如，金属-N、和/或金属-(N-1)和/或金属-(N-2)，等等)。可选地，至少一个重分配结构204R-l、204R-5可以实现为在前端金属层和钝化层完成之后形成的重分配层。
[0190]至少一个重分配结构204R-l、204R-5可以包括选自一组导电材料的至少一种导电材料或者可由其构成。该组导电材料可由金属或金属合金构成，但是其它导电材料同样是可能的。例如，至少一个重分配结构204R-l、204R-5可以包括铜、镍、金、钮、钛、铬、鹤或铝或包括上述材料中的一种或多种的金属合金或金属堆叠物或者由其构成。
[0191]如图7所示，多个互连202IR-1中的至少一个互连可以与第一芯片202的第二触头202d-l和第二芯片204的第二触头204d-l相接触(例如，物理接触，例如直接物理接触)。类似地，多个互连202IR-5中的至少一个互连可以与第一芯片202的第二触头202d_5和第二芯片204的第二触头204d-5相接触(例如，物理接触，例如直接物理接触)。也就是说，相应的多个互连202IR-X中的至少一个互连可以与第一芯片202的相应的第二触头202d_x和第二芯片204的相应的第二触头204d-x相接触(例如，物理接触，例如直接物理接触)。
[0192]如上文关于图5所描述的，至少一个熔断器可以耦合(例如，电耦合)在多个互连202IR-U202IR-5与包括在第二芯片204中的电路(例如，存储器电路)之间。例如，如在图7所示的芯片装置700中所示，至少一个熔断器702-1可以例如包括在至少一个重分配结构204R-1中，并且可以耦合在多个互连202IR-1与第二芯片202的第一触头204c_l之间。在图7所示的芯片装置700中，至少一个熔断器702-5可以例如包括在至少一个重分配结构204R-5中，并且可以耦合在多个互连202IR-5与第二芯片204的第一触头204c_5之间。如上所述，熔断可支持消除第一芯片202与第二芯片204之间的多个连接或互连中的不太适合的连接或互连。在这点上，至少一个熔断器702-1、702-5可被烧断，从而中断多个互连202IR-U202IR-5与第二芯片204的第一触头204c-l、204c_5之间的连接(例如，电连接)，这会因此消除第一芯片202与第二芯片204 (例如，包括在第二芯片204中的电路(例如，存储器电路))之间的连接(例如，电连接)。
[0193]芯片装置300至700中的芯片装置可以与芯片装置300至700中的至少一个其它芯片装置相结合而形成新的芯片装置。
[0194]在图8中示出了一个这样的布置。
[0195]图8示出了包括第一芯片202和第二芯片204的芯片装置800，第一芯片202和第二芯片204中的每个都包括至少一个第一触头、至少一个第二触头以及至少一个重分配结构。
[0196]图8中与图3中相同的附图标记表示与图3相同或相似的元件。因此，此处不对那些元件进行详细说明；参考上面的说明。上文结合图3所示的芯片装置300所描述的各种效果可类似地对于图8中所示的芯片装置800有效。下文将对图8与图3之间的差别进行说明。
[0197]如图8所示，第一芯片202可以包括至少一个第一触头202c-l、202c_5、至少一个第二触头202d-l、202d-5以及将至少一个第一触头202c-l、202c-5与至少一个第二触头202d-l、202d-5耦合(例如，电耦合)的至少一个重分配结构202R-l、202R-5。
[0198]如图8所示，第二芯片204可以包括至少一个第一触头204c-l、204c-5、至少一个第二触头204d-l、204d-5，以及将至少一个第一触头204c-l、204c-5与至少一个第二触头204d-l、204d-5耦合(例如，电耦合)的至少一个重分配结构204R-l、204R-5。
[0199]如图8所示，芯片装置800可以包括至少一个第一互连202IR-la、202IR_5a，其可以与第一芯片202的至少一个第一触头202c-l、202c-5和/或第二芯片204的至少一个第一触头204c-l、204c-5耦合(例如，电耦合)。
[0200]如图8所示，芯片装置800可以包括至少一个第二互连202IR-lb、202IR-5b，其可以与第一芯片202的至少一个第二触头202d-l、202d-5和/或第二芯片204的至少一个第二触头204d-l、204d-5耦合(例如，电耦合)。
[0201]芯片装置800所提供的效果可以是为例如经由相应的通孔221-1、222_5交换的信号提供了一个或多个信号路径。因此，至少一个第一互连202IR-la、202IR-5a和至少一个第二互连202IR-lb、202IR-5b中的至少一个可以将第一芯片202的至少一个第一触头202c-l、202c-5与第二芯片204的至少一个第一触头204c-l、204c_5耦合(例如，电耦合)。
[0202]例如，信号可以沿着包括通孔222-1、第一芯片202的第一触头202c_l、第一互连202IR-la、以及第二芯片202的第一触头204c_l的路径传播，从而将第一芯片202的第一触头202c-l与第二芯片204的第一触头204c-l耦合。
[0203]信号可以沿着包括通孔222-1、第一芯片202的第一触头202c_l、重分配结构202R-1、第一芯片202的第二触头202d-l、第二互连202IR_lb、第二芯片204的第二触头204d-l、重分配结构204R-1以及第二芯片204的第一触头204c_l的另一路径传播，从而将第一芯片202的第一触头202c-l与第二芯片204的第一触头204c_l稱合。与每个信号仅具有一个信号路径的常规布置相比，可选的信号路径中的至少一个正在起作用的可能性会较闻。
[0204]根据一个或多个方案，本公开提出了在芯片装置设计中提供用于未连接互连的备用互连。
[0205]根据一个或多个方案，本公开提出了在内芯片装置中将一个或多个互连(例如，每个互连)加倍、成三倍、成四倍、或乘以五倍以上，从而例如即使在第一芯片和第二芯片之间的互连未能将第一芯片与第二芯片连接也能在第一芯片和第二芯片之间提供备用连接。
[0206]根据一个或多个方案，本公开提出了通过例如在第一芯片和/或第二芯片中设有至少一个重分配线路来提高产量。
[0207]根据一个或多个方案，本公开提出了将至少一个互连(例如，所有互连)从第一芯片和/或第二芯片的中央区域重新路由到第一芯片和/或第二芯片的至少一个互连区域(例如，周边区域或边缘区域)。
[0208]根据一个或多个方案，本公开提出了使用足够大以在第一芯片和/或第二芯片的表面上容纳多个互连块的第一芯片和/或第二芯片。
[0209]根据一个或多个方案，本公开提出了在可以例如将第一芯片堆叠到第二芯片上的堆叠工艺中连接原互连和备用互连，或者反之亦然。
[0210]根据一个或多个方案，本公开提出了每个原互连具有至少一个备用互连，在原互连未能将第一芯片与第二芯片彼此连接的情况下，该至少一个备用互连接管互连功能。
[0211]根据一个或多个方案，本公开提出了将至少一个备用互连布置在第一芯片与第二芯片之间的任意位置处。
[0212]根据一个或多个方案，本公开提出了将至少一个备用互连布置在第一芯片和/或第二芯片的边缘处。
[0213]根据一个或多个方案，本公开提出了对每个原互连备用两次、三次、四次、五次或者甚至更多次。
[0214]根据一个或多个方案，本公开提出了将至少一个原互连备用两次、三次、四次、五次或者甚至更多次。
[0215]根据一个或多个方案，本公开提出了应用熔断以在电连接及其备用电连接之间做出选择。
[0216]根据一个或多个方案，本公开提出了使用例如激光熔断器或电子熔断器的熔断器以在电连接及其备用电连接之间做出选择。
[0217]根据本文提供的各个示例，可以提供芯片装置。该芯片装置可以包括:第一芯片，其包括第一触头、第二触头以及将第一触头与第二触头电耦合的重分配结构；第二芯片，其包括触头；以及多个互连，其与第一芯片的第二触头电耦合，其中多个互连中的至少一个互连可以将第一芯片的第二触头与第二芯片的触头电耦合。
[0218]多个互连可以包括多个隆起。
[0219]第一芯片的第一触头和/或第二触头可以包括或者可以是焊盘。
[0220]第二芯片的触头可以包括或者可以是焊盘。
[0221 ] 第一芯片可以是逻辑芯片。
[0222]第二芯片可以是存储器芯片。
[0223]多个互连可以布置在第一芯片与第二芯片之间。
[0224]第二芯片的触头可以是第二芯片的第二触头，并且第二芯片可以进一步包括:第一触头，以及将第二芯片的第一触头与第二芯片的第二触头电耦合的重分配结构，其中多个互连中的将第一芯片的第二触头与第二芯片的触头电耦合的至少一个互连可以与第一芯片的第二触头和第二芯片的第二触头相接触。
[0225]第二芯片的第一触头和/或第二触头可以包括或者可以是焊盘。
[0226]第一芯片可以包括与第一触头电耦合的通孔。
[0227]第一芯片可以包括与第二触头电耦合的第二通孔。
[0228]第一芯片可以包括与第一触头电f禹合的第一通孔以及与第二触头电f禹合的第二通孔，其中第一触头可以布置在第一通孔之上并且第二触头可以布置在第二通孔之上。
[0229]重分配结构可以包括布置在第一芯片的表面处的重分配层。
[0230]重分配结构可以包括至少一种导电材料。
[0231 ] 重分配结构可以包括第一芯片的前端金属化层。
[0232]第二芯片的重分配结构可以包括布置在第二芯片的表面处的重分配层。
[0233]第二芯片的重分配结构可以包括至少一种导电材料。
[0234]第二芯片的重分配结构可以包括第二芯片的前端金属化层。
[0235]芯片装置可以包括电耦合在多个互连与包括在第一芯片中的电路之间的至少一个熔断器。
[0236]芯片装置可以包括电耦合在多个互连与第一芯片的第一触头之间的至少一个熔断器。
[0237]芯片装置可以包括电耦合在第一芯片的第一触头与第二芯片的第二触头之间的至少一个熔断器。
[0238]芯片装置可以包括电耦合在多个互连与第二芯片中所包含的电路之间的至少一个熔断器。
[0239]芯片装置可以包括电耦合在多个互连与第二芯片的第一触头之间的至少一个熔断器。
[0240]芯片装置可以包括电耦合在第二芯片的第一触头与第二芯片的第二触头之间的至少一个熔断器。
[0241]根据本文提供的各个示例，可以提供芯片装置。芯片装置可以包括:第一芯片，其包括第一触头、第二触头以及将第一触头与第二触头电耦合的重分配结构；第二芯片，其包括触头；以及多个互连，其与第二芯片的触头电耦合，其中多个互连中的至少一个互连可以将第二芯片的触头与第一芯片的第二触头电耦合。
[0242]第一芯片可以是逻辑芯片。
[0243]第二芯片可以是存储器芯片。
[0244]第二芯片的触头可以是第二芯片的第二触头，并且第二芯片还可以包括:第一触头，以及将第二芯片的第一触头与第二芯片的第二触头电耦合的重分配结构，其中多个互连中的将第二芯片的触头与第一芯片的第二触头电耦合的至少一个互连可以与第二芯片的第二触头和第一芯片的第二触头相接触。
[0245]根据本文提供的各个示例，可以提供芯片装置。该芯片装置可以包括:第一芯片，其包括第一触头、第二触头、以及将第一触头与第二触头电耦合的重分配结构；第二芯片，其包括第一触头、第二触头、以及将第一触头与第二触头电耦合的重分配结构；第一互连，其与第一芯片的第一触头和第二芯片的第一触头中的至少一个电耦合；第二互连，其与第一芯片的第二触头和第二芯片的第二触头中的至少一个电耦合，其中第一互连和第二互连中的至少一个可以将第一芯片的第一触头与第二芯片的第一触头电耦合。
[0246]第一互连可以布置在第一芯片的第一触头与第二芯片的第一触头之间；并且第二互连可以布置在第一芯片的第二触头与第二芯片的第二触头之间。
[0247]第一互连可以与第一芯片的第一触头和第二芯片的第一触头中的至少一个相接触；并且第二互连可以与第一芯片的第二触头和第二芯片的第二触头中的至少一个相接触。
[0248]芯片装置还可以包括电耦合在第一芯片的第一触头与第二触头之间的至少一个熔断器。
[0249]芯片装置还可以包括电耦合在第二芯片的第一触头与第二触头之间的至少一个熔断器。
[0250]在本文所描述的芯片装置或芯片封装或方法中的一个的背景下描述的各示例和方案可类似地对于本文所描述的其它的芯片装置或芯片封装或方法有效。
[0251]虽然结合本公开的这些方案特别地图示和描述了各个方案，但是本领域技术人员应当理解，可以对其进行各种形式和细节的改变，而不偏离如随附权利要求书所限定的本公开的精神和范围。本公开的范围因此由随附的权利要求书表明，因此希望包含落在权利要求的等同限定的含义和范围之内的所有的改变。
【权利要求】
1.一种芯片装置，包括: 第一芯片，其包括第一触头、第二触头、以及将所述第一触头与所述第二触头电耦合的重分配结构； 第二芯片，其包括触头；以及 多个互连，其与所述第一芯片的所述第二触头电耦合， 其中所述多个互连中的至少一个互连将所述第一芯片的所述第二触头与所述第二芯片的所述触头电耦合。
2.如权利要求1所述的芯片装置， 其中所述多个互连包括多个隆起。
3.如权利要求1所述的芯片装置， 其中所述第一芯片是逻辑芯片。
4.如权利要求1所述的芯片装置， 其中所述第二芯片是存储器芯片。
5.如权利要 求1所述的芯片装置，其中所述多个互连布置在所述第一芯片与所述第二芯片之间。
6.如权利要求1所述的芯片装置， 其中所述第二芯片的所述触头是所述第二芯片的第二触头， 其中所述第二芯片还包括: 第一触头以及将所述第二芯片的所述第一触头与所述第二芯片的所述第二触头电耦合的重分配结构， 其中所述多个互连中的将所述第一芯片的所述第二触头与所述第二芯片的所述触头电耦合的至少一个互连与所述第一芯片的所述第二触头和所述第二芯片的所述第二触头相接触。
7.如权利要求1所述的芯片装置， 其中所述第一芯片包括与所述第一触头电耦合的通孔。
8.如权利要求7所述的芯片装置， 其中所述第一芯片包括与所述第二触头电耦合的第二通孔。
9.如权利要求1所述的芯片装置， 其中所述第一芯片包括与所述第一触头电耦合的第一通孔以及与所述第二触头电耦合的第二通孔， 其中所述第一触头布置在所述第一通孔之上，并且所述第二触头布置在所述第二通孔之上。
10.如权利要求1所述的芯片装置， 其中所述重分配结构包括布置在所述第一芯片的表面处的重分配层。
11.如权利要求1所述的芯片装置， 其中所述重分配结构包括所述第一芯片的前端金属化层。
12.如权利要求6所述的芯片装置， 其中所述第二芯片的所述重分配结构包括布置在所述第二芯片的表面处的重分配层。
13.如权利要求6所述的芯片装置，其中所述第二芯片的所述重分配结构包括所述第二芯片的前端金属化层。
14.如权利要求1所述的芯片装置， 还包括电耦合在所述多个互连与所述第一芯片的所述第二触头之间的至少一个熔断器。
15.如权利要求1所述的芯片装置， 还包括电耦合在所述多个互连与所述第二芯片中所包含的电路之间的至少一个熔断器。
16.如权利要求6所述的芯片装置， 还包括电耦合在所述多个互连与所述第一芯片的所述第一触头或所述第二芯片的所述第一触头之间的至少一个熔断器。
17.一种芯片装置，包括: 第一芯片，其包括第一触头、第二触头、以及将所述第一触头与所述第二触头电耦合的重分配结构； 第二芯片，其包括触头；以及 多个互连，其与所述第二芯片的所述触头电耦合，其中 所述多个互连中的至少一个互连将所述第二芯片的所述触头与所述第一芯片的所述第二触头电耦合。
18.如权利要求17所述的芯片装置， 其中所述第一芯片是逻辑芯片。
19.如权利要求17所述的芯片装置， 其中所述第二芯片是存储器芯片。
20.如权利要求17所述的芯片装置， 其中所述第二芯片的所述触头是所述第二芯片的第二触头， 其中所述第二芯片还包括: 第一触头以及将所述第二芯片的所述第一触头与所述第二芯片的所述第二触头电耦合的重分配结构， 其中所述多个互连中的将所述第二芯片的所述触头与所述第一芯片的所述第二触头电耦合的至少一个互连与所述第二芯片的所述第二触头和所述第一芯片的所述第二触头相接触。
21.一种芯片装置，包括: 第一芯片，其包括第一触头、第二触头、以及将所述第一触头与所述第二触头电耦合的重分配结构； 第二芯片，其包括第一触头、第二触头、以及将所述第一触头与所述第二触头电耦合的重分配结构； 第一互连，其与所述第一芯片的所述第一触头和所述第二芯片的所述第一触头中的至少一个电耦合； 第二互连，其与所述第一芯片的所述第二触头和所述第二芯片的所述第二触头中的至少一个电耦合， 其中所述第一互连和所述第二互连中的至少一个将所述第一芯片的所述第一触头与所述第二芯片的所述第一触头电耦合。
22.如权利要求21所述的芯片装置， 其中所述第一互连布置在所述第一芯片的所述第一触头与所述第二芯片的所述第一触头之间；以及 其中所述第二互连布置在所述第一芯片的所述第二触头与所述第二芯片的所述第二触头之间。
23.如权利要求21所述的芯片装置， 其中所述第一互连与所述第一芯片的所述第一触头和所述第二芯片的所述第一触头中的至少一个相接触；以及 其中所述第二互连与所述第一芯片的所述第二触头和所述第二芯片的所述第二触头中的至少一个相接触。
24.如权利要求21所述的芯片装置， 还包括电耦合在所述第一芯片的所述第一触头与所述第二触头之间的至少一个熔断器。
25.如权利要求21所述的芯片装置， 还包括电耦合在所述第二芯片的所述第一触头与所述第二触头之间的至少一个熔断器。
【文档编号】H01L25/065GK104051412SQ201410090313
【公开日】2014年9月17日 申请日期:2014年3月12日 优先权日:2013年3月14日
【发明者】T·迈尔, H-J·巴尔特, R·曼科普夫, S·阿尔贝斯, A·奥古斯丁, C·米勒 申请人:英特尔移动通信有限责任公司