半导体器件及其制造方法

半导体器件及其制造方法
【专利摘要】提供了一种半导体器件及其制造方法。半导体器件包括：在衬底中的深沟槽；在深沟槽的侧表面上的侧壁绝缘膜；在侧壁绝缘膜上的层间绝缘膜；以及在层间绝缘膜中的气隙。
【专利说明】半导体器件及其制造方法
[0001]相关申请的交叉引用
[0002]本申请要求于2013年3月29日提交至韩国知识产权局的韩国专利申请第10-2013-0034805号的权益，为了所有目的将其全部公开内容通过引用合并到本文中。

【技术领域】
[0003]以下描述涉及半导体器件以及其制造方法，并且涉及在通过硅化物工艺于半导体衬底上形成器件结构(例如源极、漏极和栅极)之后，在半导体衬底上实施深沟槽隔离(DTI)工艺而制造的半导体器件，以及制造这样的半导体器件的方法。

【背景技术】
[0004]电子技术的发展引起对小型多功能电子器件的需求增加。为此，出现了片上系统(SoC)技术。片上系统技术是指用于实现将多个器件集成到在单个芯片中的单个系统的技术。随着MEMS(微电机系统)技术和NEMS(纳米电机系统)技术的近期发展，已经进行了将各种器件实现为单个芯片的尝试。
[0005]然而，当将多个器件集成到单个衬底上时，容易在器件之间发生干扰。例如，在一个器件的驱动中生成的热可以通过衬底传递到另一器件，并且热可能影响第二器件的操作。因而，器件之间的干扰可能导致整个产品的故障。
[0006]为了防止故障的发生，可以利用器件隔离结构将单个衬底上的器件中的每一个与其他器件电隔离。
[0007]用于形成器件隔离结构的技术的实例包括局部硅氧化(LOCOS)工艺、沟槽隔离工艺等。LOCOS工艺为包括以下步骤的隔离方法:用相对硬的材料如氮化硅层对衬底的表面施加掩模，并且在掩模的开口中热生长厚氧化物层。沟槽隔离工艺为包括以下步骤的方法:在硅衬底中形成具有合适深度的沟槽并且用绝缘膜填充沟槽的内部以使器件彼此电隔离。另一种沟槽隔离工艺为用于对阱进行隔离的深沟槽隔离(DTI)工艺。
[0008]在用于形成器件隔离结构的各种技术之中，深沟槽隔离工艺经常应用于满足半导体器件的高度集成的要求。通过使用深沟槽隔离结构(DTI结构)，可以减小晶体管的间距并且可以改进由于电流泄漏和过电流而导致器件特性下降的闩锁。因此，DTI结构具有适于减小芯片的尺寸并且适于改进器件性能的特性。
[0009]在用于制造其中形成有DTI结构的半导体器件的制造工艺中，通常在使半导体衬底中形成LOCOS或浅沟槽(STI)的工艺之前实施DTI工艺。
[0010]附带地，在制造用作高电压功率器件的半导体器件如横向双重扩散金属氧化物半导体(LDMOS)中，当在LOCOS工艺或形成栅电极的工艺之前实施DTI工艺时，可能出现各种问题。
[0011]例如，在半导体器件的制造工艺中，实施作为继DTI工艺之后的工艺的多个退火工艺。因此，由退火工艺产生的热应力可能影响通过DTI工艺在半导体衬底中形成的沟槽结构。
[0012]为了减少由热应力产生的问题，可以实施用于释放热应力的许多另外工艺，而此另外工艺转而可能带来其他挑战或问题。
[0013]专利文献:韩国公开特许公报第2011-0030356号。


【发明内容】

[0014]在一个一般方面中，提供了一种半导体器件，包括:在衬底中的深沟槽；在深沟槽的侧表面上的侧壁绝缘膜；在侧壁绝缘膜上的层间绝缘膜；以及在层间绝缘膜中的气隙。
[0015]半导体器件的一般方面还可以包括:在衬底中的阱区；在阱区中的本体区和漏极区；以及在衬底上的栅电极区。
[0016]半导体器件的一般方面还可以包括形成在漏极区与深沟槽之间的浅沟槽。
[0017]浅沟槽可以为LOCOS沟槽，并且深沟槽可以为DTI结构。
[0018]半导体器件的一般方面还可以包括:在衬底上的绝缘膜；以及在绝缘膜上的硬掩模膜，其中层间绝缘膜形成在硬掩模膜上。
[0019]深沟槽的深度可以大于阱区的深度。
[0020]侧壁绝缘膜可以包括第一侧壁绝缘膜和第二侧壁绝缘膜。
[0021]侧壁绝缘膜的高度可以大于栅电极区的高度，并且可以等于硬掩模膜的高度。
[0022]层间绝缘膜可以延伸至深沟槽的底部。
[0023]侧壁绝缘膜可以包括HLD膜、TEOS膜、SOG膜或BPSG膜，并且层间绝缘膜可以包括BPSG 膜。
[0024]气隙的上端可以定位成低于衬底的上表面。
[0025]气隙的上端可以位于衬底的上表面下方小于或等于0.5 μ m处。
[0026]形成在深沟槽内的侧壁绝缘膜的总厚度可以在深沟槽的上端的宽度的1%至70%的范围内。
[0027]形成在深沟槽内的侧壁绝缘膜和层间绝缘膜的总厚度可以在深沟槽的上端的宽度的1%至80%的范围内。
[0028]半导体器件的一般方面还可以包括:形成在气隙和相邻于该气隙的另一气隙之间的支承体。
[0029]在另一个一般方面，提供了一种制造半导体器件的方法，包括:在衬底上形成栅电极；在衬底中形成沟槽；在沟槽的侧表面和在衬底上形成侧壁绝缘膜；对形成在衬底上的侧壁绝缘膜进行回蚀刻；以及在衬底和侧壁绝缘膜上沉积层间绝缘材料以形成气隙。
[0030]气隙可以位于沟槽内，并且气隙的上端可以形成在比衬底的上表面低的位置处。
[0031]在另一个一般方面中，提供了一种制造半导体器件的方法，包括:在衬底上形成栅电极；在衬底中形成深沟槽；在深沟槽上沉积第一侧壁绝缘膜；移除第一侧壁绝缘膜的一部分；沉积第二侧壁绝缘膜；移除第二侧壁绝缘膜的一部分；以及在衬底和深沟槽上沉积层间绝缘材料以形成气隙，其中气隙的上端位于比衬底的表面低的位置处。
[0032]方法的一般方面还可以包括:在形成深沟槽之前，在栅电极上形成绝缘膜并且在绝缘膜上形成硬掩模膜，其中硬掩模膜在形成深沟槽期间用作蚀刻掩模；在形成深沟槽之后，在深沟槽的表面上形成氧化膜；以及在深沟槽的底部处形成沟道阻止区。
[0033]沉积第一侧壁绝缘膜和沉积第二侧壁绝缘膜可以另外实施一次或更多次。
[0034]移除第一侧壁绝缘膜的一部分和移除第二侧壁绝缘膜的一部分可以另外实施一次或更多次。
[0035]可以在沉积第一侧壁绝缘膜和沉积第二侧壁绝缘膜之后，或者在移除第一侧壁绝缘膜的一部分和移除第二侧壁绝缘膜的一部分之后实施沟道阻止区的形成。
[0036]第一侧壁绝缘膜和第二侧壁绝缘膜各自可以包括选自HLD膜、TEOS膜、SOG膜以及BPSG膜中的至少之一。
[0037]具有比侧壁绝缘膜优异的流动性的材料可以用作层间绝缘材料。
[0038]BPSG膜可以用作层间绝缘膜。
[0039]在整个附图和详细描述中，除非另外描述，否则相同的附图标记将被理解为指代相同的元件、特征以及结构。为了清楚、举例说明以及便利起见，这些元件的相对尺寸和描绘可能被夸大。

【专利附图】

【附图说明】
[0040]图1至图12B为用于描述根据本公开内容的用于制造半导体器件的方法的实施例的截面图。
[0041]图13为示出在根据本公开内容形成的半导体器件的实施例中的在工艺完成后所形成的气隙的照片。
[0042]图14为示出沿水平方向具有设置有气隙200的两个半导体器件的半导体衬底的实施例的照片。
[0043]图15为在图12A和图12B中所示的沟槽区的实施例的放大图。
[0044]图16为如图12B所示的其中两个半导体器件彼此接触的半导体衬底的放大图。
[0045]图17为示出根据本公开内容的半导体器件的实施例的电流泄漏特性的累积曲线。
[0046]在整个附图和详细描述中，除非另外描述，否则相同的附图标记将被理解为指代相同的元件、特征以及结构。为了清楚、举例说明以及便利起见，这些元件的相对尺寸和描绘可能被夸大。

【具体实施方式】
[0047]提供以下详细描述以帮助读者获得本文中所描述的方法、设备和/或系统的全面理解。然而，本文中所描述的系统、设备和/或方法的各种变型、修改和等同物对于本领域技术人员将是明显的。同时，为了增加清晰度和简明度，可以省略本领域技术人员熟知的功能和构造的描述。
[0048]在整个附图和详细描述中，相同的附图标记指代相同的元件。为了清楚、举例说明以及便利起见，附图可能未按比例绘制，并且附图中元件的相对尺寸、比例以及描绘可能被夸大。
[0049]本文中所描述的特征可以以不同的方式实施，并且不被解释为受限于本文中所描述的实施例。更确切地，已经提供了本文中所描述的实施例使得该公开内容将是彻底和全面的，并且将向本领域技术人员传达本公开内容的全部范围。
[0050]除非另外指出，否则第一层在第二层或衬底“上”的陈述将被理解为涵盖第一层直接接触第二层或衬底的情况以及在第一层与第二层或衬底之间设置有一个或更多个其他层的情况两者。
[0051]空间相关措辞，例如“下方”、“下面”、“低于”、“高于”、“上面”等，可以用于方便地描述一个器件或元件与其他器件或元件的关系。空间相关措辞应该被理解为包括在附图中所示的方向，以及器件在使用或操作中的其他方向。此外，器件可以被定向到其他方向并且因此，对空间相关表述的解释基于方位。
[0052]如本文中所使用的措辞，例如“第一导电型”和“第二导电型”，可以指代彼此相反的导电类型，例如N型或P型，并且本文中所说明和例示的实施例包括其互补实施例。
[0053]根据本公开内容，提供了在半导体器件上实施DTI工艺的制造工艺的实施例。在半导体器件的制造工艺期间，可以在形成栅电极或硅化物结构之后立即实施用于隔离器件的DTI工艺。
[0054]在下文中，将参照图1至图12来描述根据本公开内容的实施例的半导体器件和制作该半导体器件的制造方法。图1至图12为用于描述根据本公开内容的半导体器件的制造方法的实施例的截面图。在制造方法的实施例中，形成N型LDMOS (横向双重扩散M0S)器件的工艺将作为横向DMOS的实施例来说明；然而，本公开内容不限于此。
[0055]图1为依照根据本公开内容的制造方法的实施例的在实施DTI工艺之前的半导体器件的截面图。所示的截面图为作为构成BCD(双极型-CM0S-DM0S)器件的集成功率器件的NLDMOS器件的截面图。
[0056]参照图1，NLDMOS器件处于已经形成有器件结构(例如源极、漏极和栅极)的状态。
[0057]下面将简要地描述NLDMOS的结构。
[0058]在NLDMOS器件中，在p型硅衬底(P_sub) 110的内部形成η型埋层(NBL) 112作为高掺杂区。在埋层112上形成P外延层(Pipi) 114，并且在P外延层114的左侧和右侧处形成高浓度η阱(HDNW)区116。如稍后所述，ρ外延层114可以在形成DTI结构的工艺之后改变为η型区。ρ外延层114为如下区域:在该区域中，掺杂到高浓度η阱(HDNW)区116中的杂质在半导体器件的制造工艺期间通过退火工艺扩散。在转换为η型区之后，该区为以比高浓度η阱(HDNW)区116的浓度相对低的浓度掺杂的η阱区(即，低浓度η阱区)。低浓度η阱区形成为具有比下面要描述的沟槽的深度浅的深度。
[0059]在硅衬底110上方形成栅电极126，其中在硅衬底110与栅电极126之间设置有用于隔离的栅极氧化膜125。
[0060]在ρ外延层114或低浓度η阱区的预定区域中形成设置有P+接触区118a和n+源极区118b的ρ本体(PBODY)区118。在高浓度η阱(HDNW)区116中形成有被低浓度掺杂区(NW) 120围绕的高浓度η.漏极区22。在该实施例中，ρ本体区118可以开始就形成在ρ外延层114或低浓度η阱区上。P本体区118可以在制造出半导体器件之前后续形成在ρ外延层114中和/或在退火工艺全部完成之后形成在低浓度η阱区中。因而，ρ+接触区118a和η.源极区118b随后设置在ρ本体区内。
[0061]参照图1，在ρ体区118和栅电极126上形成硅化物层124。硅化物层124包括例如 TiSi2*CoSi2。
[0062]形成LOCOS沟槽或浅沟槽(STI)区128，以减小栅电极126与n+漏极区122之间的电场。
[0063]在用于制造半导体器件的方法的实施例中，在形成硅化物层124之后开始形成沟槽的工艺。
[0064]参照图1，在ρ型硅衬底110的整个表面(包括P本体区118、n+漏极区122以及栅电极126的顶表面)上沉积有绝缘膜130。绝缘膜130可以通过低压化学气相沉积(LPCVD)法或高温低压沉积(HLD)法来沉积。在该实施例中，绝缘膜130沉积为具有约1000埃至约2000埃的厚度。绝缘膜130的实施例可以包括氧化膜或氮化物膜。氮化物膜可以更有效地用作蚀刻阻止膜使得不露出栅电极126。
[0065]随后，参照图2，在作为硅氧化膜的绝缘膜130上沉积原硅酸四乙酯(TEOS)层140。TEOS层140可以具有约5000埃至约15000埃的厚度。TEOS层140可以用作在后续沟槽形成工艺中作为阻挡层的硬掩模。
[0066]参照图3，在TEOS层140形成为硬掩模后，在TEOS层140上涂覆图案化光刻胶150。光刻胶150用于通过光刻法来移除作为用于硬掩模的氧化物的TEOS层140。此外，光刻胶被图案化使得与P型硅衬底110的形成沟槽的区域相对应的区域未被涂覆。另外，可以实施用于使光刻胶150图案化的单独工艺。
[0067]此后，参照图4，通过使用光刻胶150作为掩模对TEOS层140进行蚀刻。然后，将TEOS层140的与光刻胶150的未涂覆区对应的部分蚀刻至ρ型硅衬底110的表面。因此，部分地露出高浓度η阱(HDNW)区116的顶表面的部分。例如，参照图4，将TEOS层140蚀刻为与光刻胶150的图案对应。在图4中，TEOS层140的被蚀刻部分用附图标记“Α”进行标记。
[0068]在TEOS层140的一部分被蚀刻的情况下,可以移除已经用作掩模的光刻胶150。光刻胶150可以通过干灰化工艺和清洁工艺来移除。图5示出TEOS层140的一部分被蚀刻并且光刻胶150被移除的状态。
[0069]随后，实施在P型硅衬底110中形成沟槽的工艺。
[0070]参照图6，对ρ型硅衬底110进行蚀刻，并且形成沟槽区B。在此，沟槽区B通过干蚀刻法而形成在P型硅衬底I1中，并且形成为与TEOS层140的被蚀刻区A对应。在干蚀刻法中使用的蚀刻气体不影响TEOS层140，而仅对ρ型硅衬底110进行蚀刻。在该实施例中，沟槽区B的侧面未与半导体衬底的上表面成直角；更确切地，沟槽区B的侧面为略倾斜的表面。倾斜表面是由于蚀刻气体的浓度沿着沟槽的深度变弱而产生的。在一个实施例中，通过这样的蚀刻法形成的沟槽具有为约2 μ m至约30 μ m的深度。在另一实施例中，形成在P型硅衬底110中的沟槽区B的深度为形成在ρ型硅衬底110中的ρ外延层114的深度的约1.5倍至约3倍。
[0071]参照图6，在实施用于形成沟槽区B的蚀刻工艺时，还形成了聚合物。由于这样的聚合物导致半导体器件的性能降低，所以需要移除该聚合物。因此，在完成蚀刻工艺后，需要实施用于移除聚合物的后清洁工艺。在后清洁工艺期间将包含缓冲氧化物蚀刻剂(BOE)的清洁溶液用作清洁溶液。同时，在完成后清洁工艺后，可以实施氧化工艺。可以实施氧化工艺来移除在实施蚀刻工艺以形成沟槽区B期间在ρ型硅衬底110的表面上生成的各种缺陷。
[0072]如上所述，当在P型硅衬底110中形成有沟槽区B时，实施干氧化工艺以如图7所示在沟槽区B的界面上形成热氧化物膜160。形成该热氧化物膜以阻挡沿沟槽区B的界面出现的漏电成分。另外，在沟槽区B的底表面162上实施沟道阻止注入来阻挡漏电流，以防止形成除预定沟道之外的沟道。
[0073]参照图12A和图12B，随后实施间隙填充工艺以在沟槽区B内形成空隙或气隙200。气隙用作绝缘构件。因此，在形成气隙时，除了使沟槽结构电稳定之外，可以使形成在P型硅衬底I1中的器件在水平方向上绝缘。
[0074]形成在沟槽区B之内的气隙的高度显著有助于沟槽防止干扰的能力。根据一个实施例，气隙的上端位于比P型硅衬底110的表面低的位置处。如果气隙的高度比硅衬底110的表面高，则气隙的内部可能在下面将描述的作为氧化物的HLD氧化膜的沉积工艺以及移除所沉积的HLD氧化膜的一部分的回蚀刻工艺中露出于外界。因而，气隙的内部可能被外界物质污染，使得可能导致半导体器件性能的降低。
[0075]在下文中，将详细描述用于形成气隙的工艺。
[0076]在该实施例中，形成侧壁绝缘膜的HLD氧化膜的沉积工艺和回蚀刻工艺被重复实施两次。然而，本公开内容不限于此。在其他实施例中，HLD氧化膜的沉积工艺和回蚀刻工艺可以实施一次，只要在比硅衬底的顶表面低的位置处形成气隙即可。可替代地，如果即使在沉积工艺和回蚀刻工艺被实施两次的情况下也未适当地形成气隙，则可以再次(第三次)实施沉积工艺和回蚀刻工艺。然而，在该实施例中，可以将沉积工艺和回蚀刻工艺可以实施两次以简化制造工艺。因此，考虑到后续工艺，所沉积的HLD氧化膜需要具有合适的厚度。
[0077]参照图8，实施HLD氧化膜的沉积工艺以形成气隙的第一侧壁绝缘膜。在下文中，该工艺称作“第一 DTI HLD沉积工艺”。
[0078]在第一 DTI HLD沉积工艺期间，在P型硅衬底110的顶表面上以及沟槽区B的侧表面上沉积HLD氧化膜170。HLD氧化膜170包含氧化膜材料。在第一 DTI HLD沉积工艺期间，HLD氧化膜170需要被沉积为具有合适的厚度，使得在随后的两次回蚀刻工艺和一次沉积工艺之后，气隙形成在比P型硅衬底110的表面低的位置处。待采用的厚度可以基于通过多次实验获得的实验结果值来确定。此外，参照图8，HLD氧化膜170形成为具有比栅电极126高的高度，并且形成为与TEOS层140在高度上大致相等或相似。TEOS层可以用作硬掩模。
[0079]在一个实施例中，用作用于沟槽区B的间隙填充材料的HLD氧化膜170的沉积温度可以在约550°C至约750°C的范围内。在制造工艺期间需要避免高沉积温度的情况下，可以沉积具有低沉积温度的材料(例如TEOS、SOG或BPSG)来替代HLD氧化膜170。TEOS的沉积温度比HLD氧化膜170的沉积温度低约400°C。
[0080]HLD氧化膜170通过HLD法沉积。HLD法导致LPCVD氧化膜的形成，并且沉积在ρ型硅衬底110的顶表面上的HLD氧化膜170的厚度略不同于沉积在沟槽区B的侧表面上的HLD氧化膜170的厚度。
[0081]因此，参照图8，由于HLD氧化膜170沿着沟槽区B的深度的不同厚度，沟槽区B的侧表面的上边缘的边缘C和ρ型硅衬底110的顶表面形成为厚悬垂形状。就是说，沟槽区B内的空隙的宽度可能在沟槽区B的中间部分处比在沟槽区B的上部处宽。
[0082]在完成第一 DTI HLD沉积工艺后，实施移除HLD氧化膜170的一部分的第一回蚀刻工艺。第一回蚀刻工艺通过干蚀刻法实施。参照图9，在第一回蚀刻工艺期间，将形成在P型硅衬底110上的HLD氧化膜170和一部分TEOS层140移除。换言之，如图9所示，移除TEOS层140直到露出形成在栅电极126上的氧化膜或氮化物膜130的一部分为止。在该实施例中，小心地实施回蚀刻工艺使得未损坏栅电极126的结构。
[0083]再参照图9，在第一回蚀刻工艺后留下形成在沟槽区B的侧表面上的一定量的HLD氧化膜170。
[0084]在完成第一 DTI HLD沉积工艺和第一回蚀刻工艺后，如图9所示，沟槽区的上边缘之间的距离变大。因而，难以在P型硅衬底I1内形成合适厚度的气隙。
[0085]为此，如图10所示，实施第二 DTI HLD沉积工艺。第二 DTI HLD沉积工艺以与第一 DTI HLD沉积工艺类似的方式实施。图10示出在实施第二 DTI HLD沉积工艺后的半导体器件的状态。参照图10，沟槽区B的两个上边缘之间的距离由于第二 DTI HLD沉积工艺而减小，并且沟槽区B的上边缘D再次具有悬垂形状。在该实施例中，沟槽区B的侧壁之间的在沟槽区B的中间区域中的距离比沟槽区B的两个上边缘D之间的距离大。
[0086]参照图11，随后，实施第二回蚀刻工艺来移除HLD氧化膜170。第二回蚀刻工艺需要实施为不损坏器件的结构例如栅电极126。在图11中示出在第二回蚀刻工艺之后产生的结构。如图11所示，保留了沟槽B的悬垂形状。另外，在第二回蚀刻工艺之后沟槽区B的上边缘之间的距离小于在第一回蚀刻工艺后该上边缘之间的距离。
[0087]如通过该实施例所证明的，为了在沟槽区B中比ρ型硅衬底110的表面低的位置处形成气隙，HLD氧化膜的沉积工艺和回蚀刻工艺可以实施两次。在该实施例中，如所示地实施两次沉积工艺和回蚀刻工艺有利于沿沟槽区B的上部的边缘形成悬垂结构。例如，在该实施例中，存在于最终产品中的悬垂结构是在HLD氧化膜的第二沉积工艺期间形成的。尽管在回蚀刻工艺期间对HLD氧化膜170进行大量蚀刻以降低气隙的高度，但是实施回蚀刻工艺以使得不影响器件的结构如上述栅电极126。
[0088]最后，在将HLD氧化膜的沉积工艺和回蚀刻工艺实施两次之后，可以在P型硅衬底110的整个面积上沉积用作层间绝缘材料(ILD)的BPSG (硼磷硅玻璃)材料180，并且BPSG材料180可以在沟槽区B的上部中对沿沟槽区B的上边缘的开口进行密封，从而在沟槽区B的中间区域内形成气隙。参照图12A和图12B，在一个实施例中，BPSG180沉积在沟槽内并且填充沟槽的一部分。在该工艺期间使用的BPSG180的膜需要在高温退火工艺期间具有比HLD氧化膜好的流动性。具有适当的流动性，BPSG可以穿过沟槽区B的上边缘之间的窄入口。因此，BPSG可以沉积在形成在沟槽的侧表面上的HLD氧化膜上。另外，BPSG中的一些可能会沉积在沟槽的下部上。
[0089]参照图12A，在实施间隙填充工艺之后，在ρ型硅衬底110的整个表面之上沉积BPSG180作为层间绝缘膜。BPSG180也对沟槽区B的开口进行密封，使得在沟槽区B内形成气隙200。
[0090]图12B示出沿水平方向重复布置的两个半导体器件。此外，在两个半导体器件之间形成有支承体。下面将参照图16进一步描述该支承体。
[0091]同时，参照图13和图14，以照片示出通过上述制造工艺的实施例形成在硅衬底中的气隙。
[0092]图13示出在上述沟槽制造工艺之后形成的气隙。图13(a)证实了通过上述工艺形成的沟槽的悬垂形状。如图13(b)所示，气隙形成在比硅衬底的表面低的位置处。根据一个实施例，气隙的上边缘可以在从半导体衬底的表面向下小于或等于0.5μπι的位置处形成。
[0093]图14示出沿水平方向形成有两个半导体器件的半导体衬底。在半导体器件之间设置有多个气隙200。在这样的构造下，可以通过气隙来有效地防止半导体器件之间的干扰。
[0094]图15示出在图12Α和图12Β中所示的半导体器件的沟槽区的放大截面图。图15还描述了沟槽区B的各个尺度。
[0095]参照图15，在一个实施例中，沟槽区B的上端部的临界直径Dl或宽度在1.2μπι至
3.0ym的范围内，并且在沟槽区B的中间部分中形成在气隙200的侧表面上的HLD氧化膜170的厚度(D2+D3)在0.30 μ m至0.8 μ m的范围内。
[0096]在一个实施例中，HLD氧化膜170形成为具有在宽度或临界直径Dl的约1%至约70 %的范围内的总厚度(D2+D3)。通过将厚度设定在此范围内，可以使应力最小化并且可以容易地在沟槽区B中形成气隙200。当HLD氧化膜170的厚度比沟槽的上端的宽度的I %薄时，难以容易地形成气隙200。此外，当HLD氧化膜170的厚度比沟槽的上端的宽度的70%厚时，由于硅衬底的HLD氧化膜170与η阱区116之间的热膨胀系数的差而可能在硅衬底上出现应力。
[0097]另外，HLD氧化膜170和BPSG180可以形成为具有在沟槽的上端的宽度的约1%至约80%的范围内的总厚度。在所提供的尺度下，可以有利于气隙的形成并且可以减少应力的出现。
[0098]图16为图12Β的两个半导体器件设置为彼此接触的半导体衬底的一部分的放大视图。参照图16，在设置在两个相邻半导体器件的外围周围的气隙200之间形成有支承体210。支承体210用于保持气隙200的形状。在图16所示的实施例中，支承体210具有约
0.5 μ m至约3 μ m的宽度W。
[0099]在通过上述工艺制造的半导体器件中，电流泄漏特性与常规半导体器件相比得到显著改进。本文中的以上常规半导体器件是指通过在形成器件结构(例如源极和漏极等)之前形成DTI结构而制造的半导体器件。图17为示出根据上述实施例的电流泄露特性的累积曲线。X轴表示每个器件的测量的漏电流，并且Y轴表示在漏电流水平的每个水平处的累积百分比。为了对比，在1μ A的漏电流水平处插入竖直虚线。曲线“L”对应于根据本公开内容的实施例。曲线“L”在ΙμΑ处示出比其他曲线“Μ”更高的累积百分比，这意味着通过在形成器件结构(例如源极和漏极)之后制造DTI结构显著降低了漏电流水平。从图17可以看出，与常规半导体器件相比漏电流特性得到显著改进。在此，在图17中的电流泄漏特性由如图12Α所示的一个半导体器件产生，并且除曲线L之外的曲线表示以上常规半导体器件的电流泄漏特性的值。
[0100]如上所述，在根据本公开内容的半导体器件的实施例中，通过在半导体衬底中形成晶体管结构(例如源极或漏极)之后实施DTI工艺，可以降低半导体器件的制造时间和成本。
[0101]本公开内容的一个方面提供了一种半导体器件及其制造方法，利用该方法，可以简化制造工艺，并且通过使用DTI结构来改进在器件之间实施绝缘操作的半导体器件的制造工艺，可以解决在继DTI工艺之后的退火工艺中出现的问题。
[0102]在该实施例中，可以通过制造工艺的多个步骤将半导体器件制造为最终产品，并且作为实施例，本公开内容通过改进半导体器件的制造工艺而提供了具有等效于或者甚至优于现有半导体器件的性能和效果的半导体器件。
[0103]也提供了半导体器件及其制造方法，利用该方法，可以改进半导体器件的制造工艺，使得在半导体器件的制造工艺中形成栅电极或硅化物结构之后立即实施用于隔离器件的深沟槽隔离(DTI)工艺。因为在硅化物工艺之后实施形成DTI结构的工艺，所以可以防止由在DTI工艺之后实施的退火工艺引起的各种缺陷并且可以减少形成有DTI结构的半导体器件的制造工艺中的步骤的数量。因此，通过该实施例，可以降低制造时间和成本。
[0104]尽管已经结合大量实施例对本公开内容进行了描述，但本领域技术人员应该理解，在不脱离本公开内容的范围和精神的情况下下可以做出各种变型、修改和等效实施例。因此,本公开内容的范围应该不受限于这些实施例。
[0105]例如，尽管已经关于NLDMOS (横向双重扩散M0S)器件对本公开内容的各种实施例进行了描述，但是本公开内容适用于其他类型的半导体器件，包括具有P型LDMOS器件和深沟槽隔离结构(DTI结构)的半导体器件。
[0106]此外，尽管已经描述了 HLD氧化膜的沉积工艺和回蚀刻工艺被实施两次的制造方法的各种实施例，但是本公开内容不限于此。例如，HLD氧化膜的沉积工艺和回蚀刻工艺可以实施仅一次。
[0107]此外，在形成DTI结构之后，在DTI蚀刻工艺完成的情况下，可以实施LPCVD氧化膜的形成工艺、BPSG(硼磷硅玻璃)的沉积工艺、回蚀刻工艺以及BPSG(硼磷硅玻璃)的沉积工艺来替代沟槽区的空隙填充工艺，使得可以填充沟槽区的气隙。
[0108]半导体及其制造方法的实施例可以呈现出以下效果。
[0109]在形成有DTI结构的半导体器件的制造工艺期间，通常在现有LOCOS工艺之前实施的形成DTI结构的工艺可以在晶体管结构(例如源极和漏极)全部形成的硅化物工艺之后实施。
[0110]因此，可以防止在退火工艺期间导致的在衬底或沟槽结构中出现各种缺陷。在一个实施例中，防止了沟槽结构的缺陷，使得可以改进半导体器件的电流泄漏特性。
[0111]通常，为了制造形成有DTI结构的半导体器件，需要另外的工艺以用于控制半导体衬底的缺陷。然而，利用本公开内容所述的方法，通过改变DTI工艺的顺序，可以减少形成有DTI结构的半导体器件的制造工艺的步骤的数量。因此，可以减少制造时间和成本。例如，对于现有工艺基本上需要七十一(71)个步骤来用于通过DTI步骤制造半导体器件。然而，在本公开内容中，可以将步骤的数量减少到三十(30)个步骤。
[0112]尽管本公开内容包括具体实施例，但对于本领域技术人员将明显的是，可以在不脱离权利要求和其等同物的精神和范围的情况下在这些实施例中做出形式和细节的各种变型。本文中描述的实施例被认为仅为描述性含义，而非为了限制的目的。认为在每个实施例中的特征或方面的描述适于在其他实施例中的类似特征或方面。如果以不同的顺序实施所描述的技术并且/或者如果在所描述的系统、构造、器件或电路中的部件以不同方式进行组合和/或被其他部件或其等同物代替，则可以实现适当的结果。因此，公开内容的范围并非由详细描述限定，而由权利要求及其等同物限定，并且在权利要求及其等同物的范围内的所有变型被解释为包括在公开内容中。
【权利要求】
1.一种半导体器件，包括: 在衬底中的深沟槽； 在所述深沟槽的侧表面上的侧壁绝缘膜； 在所述侧壁绝缘膜上的层间绝缘膜；以及 在所述层间绝缘膜中的气隙。
2.根据权利要求1所述的半导体器件，还包括: 在所述衬底中的阱区； 在所述阱区中的本体区和漏极区；以及 在所述衬底上的栅电极区。
3.根据权利要求2所述的半导体器件，还包括: 形成在所述漏极区与所述深沟槽之间的浅沟槽。
4.根据权利要求3所述的半导体器件，其中所述浅沟槽为LOCOS沟槽，并且所述深沟槽为DTI结构。
5.根据权利要求1所述的半导体器件，还包括: 在所述衬底上的绝缘膜 ；以及 在所述绝缘膜上的硬掩模膜， 其中所述层间绝缘膜形成在所述硬掩模膜上。
6.根据权利要求2所述的半导体器件，其中所述深沟槽的深度大于所述阱区的深度。
7.根据权利要求1所述的半导体器件，其中所述侧壁绝缘膜包括第一侧壁绝缘膜和第二侧壁绝缘膜。
8.根据权利要求2所述的半导体器件，其中所述侧壁绝缘膜的高度大于所述栅电极区的高度，并且等于所述硬掩模膜的高度。
9.根据权利要求1所述的半导体器件，其中所述层间绝缘膜延伸至所述深沟槽的底部。
10.根据权利要求1所述的半导体器件，其中所述侧壁绝缘膜包括HLD膜、TEOS膜、SOG膜或BPSG膜，并且所述层间绝缘膜包括BPSG膜。
11.根据权利要求1所述的半导体器件，其中所述气隙的上端定位为低于所述衬底的上表面。
12.根据权利要求1所述的半导体器件，其中所述气隙的上端位于所述衬底的上表面下方小于或等于0.5μπι处。
13.根据权利要求1所述的半导体器件，其中形成在所述深沟槽内的所述侧壁绝缘膜的总厚度在所述深沟槽的上端的宽度的1%至70%的范围内。
14.根据权利要求1所述的半导体器件，其中形成在所述深沟槽内的所述侧壁绝缘膜和所述层间绝缘膜的总厚度在所述深沟槽的上端的宽度的1%至80%的范围内。
15.根据权利要求1所述的半导体器件，还包括: 形成在所述气隙和相邻于所述气隙的另一气隙之间的支承体。
16.一种制造半导体器件的方法，包括: 在衬底上形成栅电极； 在所述衬底中形成沟槽；在所述沟槽的侧表面上和所述衬底上形成侧壁绝缘膜； 对形成在所述衬底上的所述侧壁绝缘膜进行回蚀刻；以及 在所述衬底和所述侧壁绝缘膜上沉积层间绝缘材料以形成气隙。
17.根据权利要求16所述的半导体器件的制造方法，其中所述气隙位于所述沟槽内，并且所述气隙的上端形成在比所述衬底的上表面低的位置处。
18.—种制造半导体器件的方法，包括: 在衬底上形成栅电极； 在所述衬底中形成深沟槽； 在所述深沟槽上沉积第一侧壁绝缘膜； 移除所述第一侧壁绝缘膜的一部分； 沉积第二侧壁绝缘膜； 移除所述第二侧壁绝缘膜的一部分；以及 在所述衬底和所述深沟槽上沉积层间绝缘材料以形成气隙， 其中所述气隙的上端位于比所述衬底的表面低的位置处。
19.根据权利要求18所述的制造半导体器件的方法，还包括: 在形成所述深沟槽之前，在所述栅电极上形成绝缘膜并且在所述绝缘膜上形成硬掩模膜，其中所述硬掩模膜在形成所述深沟槽的期间用作蚀刻掩模； 在形成所述深沟槽之后，在所述深沟槽的表面上形成氧化膜；以及 在所述深沟槽的底部处形成沟道阻止区。
20.根据权利要求18所述的制造半导体器件的方法，其中沉积所述第一侧壁绝缘膜和沉积所述第二侧壁绝缘膜另外实施一次或更多次。
21.根据权利要求18所述的制造半导体器件的方法，其中移除所述第一侧壁绝缘膜的一部分和移除所述第二侧壁绝缘膜的一部分另外实施一次或更多次。
22.根据权利要求19所述的制造半导体器件的方法，其中在沉积所述第一侧壁绝缘膜和沉积所述第二侧壁绝缘膜之后，或者在移除所述第一侧壁绝缘膜的一部分和移除所述第二侧壁绝缘膜的一部分之后实施所述沟道阻止区的形成。
23.根据权利要求18所述的制造半导体器件的方法，其中所述第一侧壁绝缘膜和所述第二侧壁绝缘膜各自包括选自HLD膜、TEOS膜、SOG膜以及BPSG膜中的至少之一。
24.根据权利要求18所述的制造半导体器件的方法，其中将具有比所述侧壁绝缘膜更好的流动性的材料用作所述层间绝缘材料。
25.根据权利要求24所述的制造半导体器件的方法，其中BPSG膜用作所述层间绝缘膜。
【文档编号】H01L21/764GK104078462SQ201410119387
【公开日】2014年10月1日 申请日期:2014年3月27日 优先权日:2013年3月29日
【发明者】李多淳, 崔莹石, 朴廷珪, 李吉浩, 郑显泰, 郑明安, 闵禹植, 姜泌洆 申请人:美格纳半导体有限公司