抑制输出非线性开启的隧穿场效应晶体管及制备方法
【专利摘要】一种抑制输出非线性开启的隧穿场效应晶体管，包括隧穿源区，沟道区，漏区以及位于沟道上方的控制栅，隧穿源区为III-V族化合物半导体混合晶体，该混合晶体的混晶比沿垂直器件表面方向连续变化，隧穿源区与沟道交界面处的异质隧穿结的能带结构沿垂直器件表面方向是渐变的；在器件表面处为交错型异质结隧穿源区，该处隧穿结为交错型异质结；在距器件表面一定距离处为错层型异质结隧穿源区，该处隧穿结为错层型异质结，这两个隧穿源区掺杂类型相同。所述的隧穿场效应晶体管制备工艺简单，制备方法完全基于标准的CMOS?IC工艺，能有效地在CMOS集成电路中集成TFET器件，还可以利用标准工艺制备由TFET组成的低功耗集成电路，极大地降低了生产成本，简化了工艺流程。
【专利说明】抑制输出非线性开启的隧穿场效应晶体管及制备方法
【技术领域】
[0001]本发明属于CMOS超大规模集成电路(ULSI)中场效应晶体管逻辑器件领域，具体涉及一种抑制输出非线性开启的隧穿场效应晶体管及其制备方法。
【背景技术】
[0002]自集成电路诞生以来，微电子集成技术一直按照“摩尔定律”不断发展，半导体器件尺寸不断缩小。随着半导体器件进入深亚微米范围，传统MOSFET器件由于受到自身扩散漂流的导通机制所限，亚阈值斜率受到热电势kT/q的限制而无法随着器件尺寸的缩小而同步减小。这就导致MOSFET器件泄漏电流缩小无法达到器件尺寸缩小的要求，整个芯片的能耗不断上升，芯片功耗密度急剧增大，严重阻碍了芯片系统集成的发展。为了适应集成电路的发展趋势，新型超低功耗器件的开发和研究工作就显得特别重要。隧穿场效应晶体管(TFET, Tunneling Field-Effect Transistor)采用带带隧穿(BTBT)新导通机制,是一种非常有发展潜力的适于系统集成应用发展的新型低功耗器件。TFET通过栅电极控制源端与沟道交界面处隧穿结的隧穿宽度，使得源端价带电子隧穿到沟道导带(或沟道价带电子隧穿到源端导带)形成隧穿电流。这种新型导通机制突破传统MOSFET亚阈值斜率理论极限中热电势kT/q的限制，可以实现低于60mV/dec的超陡亚阈值斜率，降低器件静态漏泄电流进而降低器件静态功耗。
[0003]但是，由于半导体带带隧穿效率偏低，TFET的开态电流与传统MOSFET相比比较低，不能满足系统集成应用中的要求。因此，保持较陡直的亚阈值斜率的同时，提高TFET开态电流是TFET器件应用中需要解决的一个非常重要的问题。
[0004]另外，TFET输出特性与传统MOSFET完全不同，输出电流随漏端电压增大而增大，是通过漏端电压降在源端隧穿结处，有效地改变隧穿结隧穿宽度从而使输出隧穿电流增大实现的。由于输出隧穿电流值与隧穿宽度λ成e指数关系，漏端电压与输出隧穿电流呈现一种超e指数关系。因而TFET输出特性曲线前段是一种超e指数的非线性曲线，即输出特性的非线性开启现象，导致器件在电路应用中的输出电阻相当大。TFET的这种输出特性非常不利于器件的电路应用，因此改善TFET输出特性也是TFET电路应用中一个非常重要的问题。
【发明内容】
[0005]本发明的目的在于提供一种抑制输出非线性开启的隧穿场效应晶体管及制备方法。该隧穿场效应晶体管可以有效抑制器件输出特性中的非线性开启现象，同时显著提高隧穿场效应晶体管的开态电流，并保持了较陡直的亚阈值斜率。
[0006]本发明提供的技术方案如下:
[0007]—种抑制输出非线性开启的隧穿场效应晶体管，如图1所示，包括隧穿源区(6、
7)，沟道区1，漏区8以及位于沟道上方的控制栅4，其特征是，所述的隧穿源区为II1-V族化合物半导体混合晶体，并且该混合晶体的混晶比沿垂直器件表面方向连续变化，隧穿源区与沟道交界面处的异质隧穿结的能带结构沿垂直器件(器件指的是所述的隧穿场效应晶体管)表面方向是渐变的；在器件表面处为交错型异质结隧穿源区6，该处隧穿结为交错型异质结(Staggered-Gap);在距器件表面一定距离(约5nm-50nm)处为错层型异质结隧穿源区7，该处隧穿结为错层型异质结(Broken-Gap)，这两个隧穿源区掺杂类型相同；对于N型器件来说，隧穿源区为P型重掺杂，漏区为N型重掺杂，沟道区为P型轻掺杂；而对于P型器件来说，隧穿源区为N型重掺杂，漏区为P型重掺杂，沟道区为N型轻掺杂。
[0008]所述的隧穿场效应晶体管，其特征是，对于N型器件来说，隧穿源区为P型重掺杂，其掺杂浓度约为lE18Cm_3-lE20Cm_3，漏区为N型重掺杂，其掺杂浓度约为lE18cm_3-lE19cm_3,沟道区为P型轻掺杂，其掺杂浓度约为E13cnT3-lE15cnT3 ;而对于P型器件来说，隧穿源区为N型重掺杂，其掺杂浓度约为lE18Cm_3-lE20Cm_3，漏区为P型重掺杂，其掺杂浓度约为lE18Cm_3-lE19Cm_3，沟道区为N型轻掺杂，其掺杂浓度约为lE13cm3-lE15cm3。
[0009]所述隧穿场效应晶体管中隧穿源区中II1-V族混合晶体沿垂直器件表面方向混晶比的变化是器件设计的重要参数。隧穿源区半导体能带结构随混晶比的连续变化而变化，使得异质隧穿结沿垂直器件表面方向从交错型异质结变为错层型异质结。过大的混晶比变化率，导致错层型异质隧穿结过于接近沟道表面，将引起器件关态电流增大，亚阈值摆幅退化。过小的混晶比变化率，导致错层型异质隧穿结距离沟道表面过远，导致开启错层型异质隧穿结带带隧穿所需栅电压过大。混合晶体中混晶比的变化率对于不同化合物半导体形成的异质结是不同的，需保证交错型异质隧穿结沿垂直沟道方向宽度优化在5nm-50nm之间。
[0010]所述的隧穿场效应晶体管可以应用于InGaAs半导体材料，也可以应用于其他I1-VI, II1-V和IV-1V族的二元或三元化合物半导体材料。
[0011]本发明同时提供所述的抑制输出非线性开启的隧穿场效应晶体管的制备方法，包括以下步骤:
[0012]I)衬底准备:轻掺杂(约lE13Cm_3-lE15Cm_3)或未掺杂的半导体衬底；
[0013]2)在衬底上初始热氧化并淀积一层氮化物；
[0014]3) STI刻蚀，并淀积隔离材料填充深孔后CMP ；
[0015]4)重新生长栅介质材料，淀积栅材料，进行光刻和刻蚀，形成栅图形；
[0016]5)光刻暴露出源区并选择刻蚀出源区；
[0017]6)采用分子束外延法选择生长混晶比沿垂直方向连续变化的源区混晶化合物半导体，形成异质隧穿结，同时对源区进行原位掺杂，浓度约为lE18Cm-3-lE20CnT3 ；
[0018]7)光刻暴露出漏区，以光刻胶和栅为掩膜，进行离子注入形成漏区，浓度约为lE18cm3-lE19cm3 ；
[0019]8)快速高温退火激活杂质；
[0020]9)最后进入同CMOS —致的后道工序，包括淀积钝化层、开接触孔以及金属化等，即可制得抑制输出非线性开启的隧穿场效应晶体管。
[0021]所述的制备方法，其特征是，步骤I)中所述的轻掺杂，其掺杂浓度约为lE13cm3-lE15cm3。
[0022]所述的制备方法，其特征是，步骤I)中所述的半导体衬底材料选自InGaAs、AlGaSb或其他I1-VI，II1-V和IV-1V族的二元或三元化合物半导体、绝缘体上的硅(SOI)或绝缘体上的锗(GOI)。
[0023]所述的制备方法，其特征是，步骤4)中所述的栅介质层材料选自SiO2' Si3N4或高K栅介质材料。
[0024]所述的制备方法，其特征是，步骤4)中所述的生长栅介质材料的方法选自下列方法之一:常规热氧化、掺氮热氧化、化学气相淀积或物理气相淀积。
[0025]所述的制备方法，其特征是，步骤4)中所述的栅材料选自掺杂多晶硅、金属钴，镍以及其他金属或金属硅化物。
[0026]本发明的技术效果(以N型器件为例):
[0027]1、隧穿源区为II1-V族化合物混合晶体，并且该混合晶体的混晶比沿垂直器件表面方向连续变化，从而可以在沟道表面处获得交错型异质隧穿结，在距离沟道表面一定距离处获得错层型异质隧穿结。
[0028]2、栅电极加正电压，沟道能带下拉，在隧穿结处发生带带隧穿，器件开启。在栅压较小时，主要是沟道表面处的交错型异质隧穿结发生带带隧穿，从而可以获得较陡直的亚阈值摆幅。
[0029]3、随着栅压增大，距离沟道表面一定距离处的错层型异质结发生带带隧穿。对于带带隧穿来说，错层型异质隧穿结的隧穿势垒宽度为零，具有非常大的隧穿几率，从而可以获得更大的带带隧穿电流。
[0030]4、同时，由于在器件开态情况下错层型异质隧穿结的带带隧穿起主导作用，此时隧穿结处隧穿宽度λ为零，漏端电压无法通过调节隧穿宽度λ来调节隧穿输出电流，从而避免了输出电流与漏端电压的e指数关系，抑制了输出特性中的非线性开启现象。
[0031]与现有的TFET相比，抑制输出非线性开启的隧穿场效应晶体管通过器件结构设计，显著改善了器件输出特性，同时有效增大了器件导通电流，同时保持了陡直的亚阈值斜率。
[0032]本发明的抑制输出非线性开启的隧穿场效应晶体管制备工艺简单，制备方法完全基于标准的CMOS IC工艺，能有效地在CMOS集成电路中集成TFET器件，还可以利用标准工艺制备由TFET组成的低功耗集成电路，极大地降低了生产成本，简化了工艺流程。
【专利附图】
【附图说明】
[0033]图1为本发明抑制输出非线性开启的隧穿场效应晶体管的结构示意图。
[0034]图2在半导体衬底上形成STI隔离后去除氮化物后的器件剖面图；
[0035]图3为光刻并刻蚀形成栅后的器件剖面图；
[0036]图4为光刻暴露出TFET器件的源区并刻蚀出源区后器件剖面图；
[0037]图5为外延选择生长混晶比渐变的异质源区后，并对隧穿源区进行原位掺杂后的器件剖面图；
[0038]图6光刻暴露出TFET器件的漏区并离子注入形成漏区后的器件剖面图。
[0039]图7经过后道工序(接触孔，金属化)后的抑制输出非线性开启的隧穿场效应晶体管示意图；
[0040]图中，[0041]1-半导体衬底(沟道区)；2_STI隔离；3_介质层；4_栅；5_光刻胶；6_交错型异质结隧穿源区；
[0042]7-错层型异质结隧穿源区；8-漏区；9_后道工序的钝化层；10_后道工序的金属。【具体实施方式】
[0043]以下结合附图，通过具体的实施例对本发明所述的抑制输出非线性开启的隧穿场效应晶体管的实施方法做进一步的说明。
[0044]具体实施步骤如图2-图7所示:(本例以N型器件为例，P型器件可以以此类推)
[0045]1、在衬底掺杂浓度为轻掺杂(约lE13cnT3-lE15cnT3)的，晶向为〈001〉的InGaAs衬底I上初始热氧化一层二氧化娃，厚度约IOnm,并淀积一层氮化娃(Si3N4),厚度约IOOnm,之后采用浅槽隔离技术制作有源区STI隔离2，然后进行CMP，如图2所示。
[0046]2、漂去表面初始生长的二氧化硅，然后热生长一层栅介质层3，栅介质层为Al2O3,厚度为I?5nm ;采用LPCVD淀积栅材料4，栅材料为掺杂多晶硅层，厚度为50?200nm。光刻出栅图形，刻蚀栅材料4直到栅介质层3，如图3所示。
[0047]3、光刻暴露出源区，采用高选择比干法刻蚀出异质结隧穿源区，结深约50nm,如图-4所示。
[0048]4、采用分子束外延法选择生长沿垂直器件表面方向混晶比连续变化的GaAsxSbh混晶半导体形成异质源区(其中6中混晶半导体中混晶比0.3〈x〈l，7中混晶比x〈0.3，并且越接近器件表面混晶比X值越大)，同时对源区进行原位掺杂(约lE20cm_3)，如图-5所示。
[0049]5、光刻暴露出漏区，以光刻胶5和栅4为掩膜，进行漏区8离子注入(As，1E14/cnT2，20keV)，如图6所示。进行一次快速高温退火，并对注入杂质进行激活(1050°C，10s)
[0050]6、最后进入常规后道工序，包括淀积钝化层9、开接触孔、以及金属化10等，图7所示为制得的所述基于标准CMOS IC工艺制备的N型的抑制输出非线性开启的隧穿场效应晶体管结构示意图。
[0051]虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
【权利要求】
1.一种抑制输出非线性开启的隧穿场效应晶体管，包括隧穿源区(6、7)，沟道区(1)，漏区(8)，以及位于沟道上方的控制栅(4)，其特征是，所述的隧穿源区为II1-V族化合物半导体混合晶体，并且该混合晶体的混晶比沿垂直器件表面方向连续变化，隧穿源区与沟道交界面处的异质隧穿结的能带结构沿垂直器件表面方向是渐变的；在器件表面处为交错型异质结隧穿源区(6)，该处隧穿结为交错型异质结；在距器件表面一定距离处为错层型异质结隧穿源区(7)，该处隧穿结为错层型异质结，这两个隧穿源区掺杂类型相同；对于N型器件来说，隧穿源区为P型重掺杂，漏区为N型重掺杂，沟道区为P型轻掺杂；而对于P型器件来说，隧穿源区为N型重掺杂,漏区为P型重掺杂,沟道区为N型轻掺杂。
2.如权利要求1所述的隧穿场效应晶体管，其特征是，对于N型器件来说，隧穿源区为P型重掺杂，其掺杂浓度为lE18Cm_3-lE20Cm_3，漏区为N型重掺杂，其掺杂浓度为lE18cnT3-lE19cnT3，沟道区为P型轻掺杂，其掺杂浓度为E13cnT3-lE15cnT3 ;而对于P型器件来说，隧穿源区为N型重掺杂,其掺杂浓度为lE18cnT3-lE20cnT3,漏区为P型重掺杂,其掺杂浓度为lE18cm_3-lE19cm_3，沟道区为N型轻掺杂，其掺杂浓度为lE13cm_3-lE15cm_3。
3.如权利要求1所述的隧穿场效应晶体管，其特征是，所述隧穿场效应晶体管中隧穿源区中II1-V族混合晶体沿垂直器件表面方向混晶比的变化率对于不同化合物半导体形成的异质结是不同的，需保证交错型异质隧穿结沿垂直沟道方向宽度优化在5nm-50nm之间。
4.将权利要求1-3 任一所述的隧穿场效应晶体管应用于I1-VI，II1-V和IV-1V族的二元或三元化合物半导体材料。
5.一种抑制输出非线性开启的隧穿场效应晶体管的制备方法，其特征是，包括以下步骤: 1)衬底准备:轻掺杂或未掺杂的半导体衬底； 2)在衬底上初始热氧化并淀积一层氮化物； 3)STI刻蚀，并淀积隔离材料填充深孔后CMP ； 4)重新生长栅介质材料，淀积栅材料，进行光刻和刻蚀，形成栅图形； 5)光刻暴露出源区并选择刻蚀出源区； 6)采用分子束外延法选择生长混晶比沿垂直方向连续变化的源区混晶化合物半导体，形成异质隧穿结，同时对源区进行原位掺杂，浓度为lE18cnT3-lE20cnT3 ； 7)光刻暴露出漏区，以光刻胶和栅为掩膜，进行离子注入形成漏区，浓度为lE18cm 3-lE19cm 3 ； 8)快速高温退火激活杂质； 9)最后进入同CMOS—致的后道工序，即可制得抑制输出非线性开启的隧穿场效应晶体管。
6.如权利要求5所述的制备方法，其特征是，步骤I)中所述的轻掺杂，其掺杂浓度为lE13cm3-lE15cm3。
7.如权利要求5所述的制备方法，其特征是，步骤I)中所述的半导体衬底材料选自InGaAs, AlGaSb或其他I1-VI，II1-V和IV-1V族的二元或三元化合物半导体、绝缘体上的硅或绝缘体上的锗。
8.如权利要求5所述的制备方法，其特征是，步骤4)中所述的栅介质层材料选自Si02、Si3N4或高K栅介质材料。
9.如权利要求5所述的制备方法，其特征是，步骤4)中所述的生长栅介质材料的方法选自下列方法之一:常规热氧化、掺氮热氧化、化学气相淀积或物理气相淀积。
10.如权利要求5所述的制备方法，其特征是，步骤4)中所述的栅材料选自掺杂多晶娃、金属或金属娃 化物。
【文档编号】H01L29/06GK103985745SQ201410167991
【公开日】2014年8月13日 申请日期:2014年4月24日 优先权日:2014年4月24日
【发明者】黄如, 吴春蕾, 黄芊芊, 王佳鑫, 王阳元 申请人:北京大学