一种基于多顶栅结构的晶体管的制作方法

本发明属于微电子
技术领域：
，具体涉及一种基于多顶栅结构的晶体管。
背景技术：
：晶体管，是一种固体半导体器件，可以用于检波、整流、放大、开关、稳压、信号调制和许多其它功能。晶体管作为一种可变开关，基于输入的电压，控制流出的电流，因此晶体管可做为电流的开关，和一般机械开关不同处在于晶体管是利用电讯号来控制，而且开关速度可以非常之快，在实验室中的切换速度可达100GHz以上。晶体管主要可以分为两大类：双极性晶体管(BJT)和场效应晶体管(FET)。晶体管具有三个极；双极性晶体管的三个极，分别由N型跟P型组成的发射极、基极和集电极；场效应晶体管的三个极，分别是源极(源区)(Source)、栅极(栅区)(Gate)和漏极(漏区)(Drain)。授权公告号为CN101567392B的发明公开了一种在确保良好的生产性同时又具有优良特性和高可靠性的栅绝缘层的薄膜晶体管，该薄膜晶体管包括：在基底上含有源区、沟道区、漏区的有源层，栅电极层，以及在有源层和栅电极层之间所形成的栅绝缘层的薄膜晶体管，栅绝缘层由在有源层一侧形成的第1氧化硅膜、在栅电极层一侧形成的第2氧化硅膜，和在第1氧化硅膜与第2氧化硅膜之间形成的氮化硅膜而形成。晶体管是逻辑电路中的核心部件。逻辑电路是一种离散信号的传递和处理，以二进制为原理、实现数字信号逻辑运算和操作的电路，主要分为组合逻辑电路和时序逻辑电路，由最基本的“与门”电路、“或门电路”和“非门”电路组成。传统意义上的逻辑电路，为了实现不同的逻辑门运算，需要使用不同类型、不同种类、不同数目的晶体管，藉此对于大面积制作逻辑电路的工艺提出了较高的要求，包括用不同的掩膜版、不同的工艺、不同的材料以及不同的设计，因此制造过程比较复杂，逻辑电路的成品率难以保证。技术实现要素：本发明提供了一种基于多顶栅结构的晶体管，能够减少逻辑电路中晶体管的个数，使逻辑电路的制备方法简单，器件面积减少，从而提高逻辑电路的成品率，降低制作成本，并且可以方便改善调整逻辑电路器件的电学性能。一种基于多顶栅结构的晶体管，包括基底和处在基底上的介质层，所述介质层上设有一源区、一漏区、连在所述源区和漏区之间的沟道区以及多个顶栅，所述的源区、漏区、沟道区和顶栅的下表面共面，所述顶栅中至少有2个顶栅和沟道区相连，其中一个作为输出极，其余作为输入极。作为输入极的顶栅指除作为输出极外的所有顶栅，可以与沟道区连接，也可以与沟道区不连接。本发明中顶栅与沟道区不相连应理解为该顶栅位于沟道区的旁边，但不与沟道区连接。本发明的晶体管的上方可以加保护层也可以不加保护层。本发明中“顶栅和沟道区相连”可理解为顶栅和沟道区直接相连，也可以理解为将沟道区外延出一个凸耳，顶栅通过凸耳与沟道区连接。与现有技术比较，本发明的晶体管以顶栅作为输出入和输出极，且所有作为输出极和输入极的顶栅、源区和漏区的下表面共面，有效减少了器件的三维垂直方向上的尺寸空间，使晶体管的体积减少，有利于提高逻辑电路的集成度，降低制作成本。本发明中每个晶体管具有多个(至少两个)顶栅与沟道区相连，分别作为输入极和输出极，也可以增设多个输入极，输入极能够控制沟道区的载流子浓度，通过改变各输入极的电压改变沟道区的载流子密度从而改变输出极的输出状态，从而通过一个晶体管实现多种逻辑输出，即让同一个晶体管实现多个逻辑电路功能，例如与门、或门、与非门等，能够减少逻辑电路中晶体管的个数，使逻辑电路的制备方法简单。当输入极控制使沟道区导通时，其输出极输出的逻辑值为“1”，当输入极控制使沟道区截断时，输出极输出的逻辑值为“0”。作为输出极的顶栅并不覆盖整个沟道区，为了输出极具有稳定的输出电压，作为输出极的顶栅在沟道区的长度方向上，该顶栅应具有合适的尺寸，以保证输出极的输出电压是一个明确的值，即在输入极电压确定后输出极的输出电压保持相对稳定。一般情况下在保证强度和导电性能的前提下，该顶栅的尺寸尽可能的小。所述与沟道区(7)连接的顶栅分别位于沟道区(7)的同侧或两侧。作为优选，所述顶栅为两个，或两个以上，且均与所述沟道区相连。作为优选，所述顶栅为两个，分别为第一顶栅和第二顶栅，且第一顶栅和第二顶栅均与沟道区相连。以第一顶栅为输出极，第二顶栅为输入极。所述顶栅为两个以上，至少有一个顶栅与所述沟道区(7)不相连。与沟道区不相连的顶栅作为输入极。作为优选，所述顶栅为三个，分别为第一顶栅、第二顶栅和第三顶栅，其中第一顶栅、第二顶栅和第三顶栅均与所述沟道区相连。作为优选，所述顶栅为三个，分别为第一顶栅、第二顶栅和第三顶栅，其中第一顶栅和第二顶栅与所述沟道区相连，第三顶栅与所述沟道区不相连。第一顶栅和第二顶栅排列成第二直线，第三顶栅处在沟道区旁边，既可以处在第一直线上，也可以处在第一直线外。进一步优选，第三顶栅处在第一直线上。晶体管的源区、漏区和第三顶栅呈条状排列，便于制造线型的逻辑电路。进一步优选，所述第一顶栅或第二顶栅和第三顶栅排列成第三直线，且第三直线与第一直线垂直。即第一顶栅和第三顶栅排列成第三直线，或第二顶栅和第三顶栅排列成第三直线。进一步优选，所述第三顶栅位于所述第一直线的一侧，且所述第三顶栅到第二顶栅和到第一顶栅的最短距离相等。作为优选，所述顶栅为三个，分别为第一顶栅、第二顶栅和第三顶栅，其中第一顶栅和第二顶栅与所述沟道区相连，第三顶栅所述沟道区不相连，且第三顶栅处在第一直线上。进一步优选，第三顶栅处在所述源区的一侧且远离所述漏区，或第三顶栅处在所述漏区的一侧且远离所述源区。作为优选，所述顶栅为三个，分别为第一顶栅、第二顶栅、第三顶栅，还设有底栅，其中第二顶栅、第三顶栅和底栅均作为输入极，其中第一顶栅、第二顶栅、第三顶栅均与沟道区相连，底栅位于介质层相对于沟道的另一面，处在所述沟道区的下部或者旁边。作为优选，所述顶栅为四个，分别为第一顶栅、第二顶栅、第三顶栅和第四顶栅，第一顶栅、第二顶栅、第三顶栅和第四顶栅，且均与所述沟道区相连。作为优选，所述顶栅为四个，分别为第一顶栅、第二顶栅、第三顶栅和第四顶栅，第一顶栅、第二顶栅和第三顶栅均与所述沟道区相连，第四顶栅所述沟道区不相连。第四顶栅处在所述沟道区的旁边，但与沟道区不相连。作为优选，所述顶栅为四个，分别为第一顶栅、第二顶栅、第三顶栅和第四顶栅，第一顶栅和第二顶栅与所述沟道区相连，第三顶栅和第四顶栅与沟道区不相连。所述顶栅为四个，分别为第一顶栅(4a)、第二顶栅(4b)、第三顶栅(4c)和第四顶栅(4d)，第一顶栅(4a)和第二顶栅(4b)与所述沟道区(7)相连，第三顶栅(4c)和第四顶栅(4d)与沟道区(7)不相连，且第三顶栅(4c)和第四顶栅(4d)排列成第三直线，第三直线与由源区(5)、沟道区(7)和漏区(6)排列成的第一直线平行或相交或重合。进一步优选，所述第三顶栅处在所述源区的一侧且远离所述漏区，或所述第三顶栅处在所述漏区的一侧且远离所述源区。第四顶栅可以位于不与沟道区相连的任何位置。优选地，在所述源区的一侧且远离所述漏区(即漏区的外侧)，或者在所述漏区的一侧且远离所述源区(即源区的外侧)。作为优选，所述顶栅为四个，分别为第一顶栅、第二顶栅、第三顶栅和第四顶栅，第一顶栅和第二顶栅与所述沟道区相连，形成第二直线，第三顶栅和第四顶栅与沟道区不相连，且第三顶栅和第四顶栅排列成第三直线，所述第一直线与第三直线平行或相交或重合。第三顶栅和第四顶栅处在所述沟道区的旁边，且第一直线与第三直线重合时，第三顶栅和第四顶栅可位于沟道长度方向的两端或者同一端，第一直线与第三直线平行时，第三顶栅和第四顶栅可位于沟道区的同侧，且第二直线和第三直线可位于第一直线的两侧或同侧，。第一直线与第三直线相交时，第三顶栅和第四顶栅可位于沟道区的两侧也位于沟道区的同一侧。作为优选，所述顶栅为四个时，还具有以下排列方式：第一顶栅和第二顶栅与所述沟道区相连，第三顶栅和第四顶栅排列成第三直线，第三直线与第一直线重合或平行：当第三直线、第二直线与第一直线平行时，第三直线与第二直线或均位于第一直线的同侧，或分别位于第一直线的两侧，或与第二直线重合；第三直线中，第三顶栅和第四顶栅均与沟道区相连，也可与沟道区不相连；第三直线与第一直线重合时，第三顶栅、第四顶栅、源区和漏区四者均在同一直线上，且均不与沟道区连接。进一步优选，所述第三顶栅和第四顶栅排列成第三直线，且第三直线与第一直线垂直。晶体管的源区、漏区、第一顶栅、第二顶栅和第三顶栅呈块状排列，便于制造块型的逻辑电路。进一步优选，所述第三顶栅和第四顶栅位于所述第一直线的同侧或两侧且排列成第三直线，所述第三直线与第一直线垂直。作为进一步的优选，所述第三顶栅和第四顶栅的一者与第一顶栅和第二顶栅的中的一者对齐。作为优选，所述第三顶栅和第四顶栅位于第一直线的同侧或两侧且排列成第三直线，所述第三直线与第一直线垂直。作为进一步的优选，所述第三顶栅和第四顶栅的一者到源极和漏极的最短距离相等。作为优选，所述第三顶栅和第四顶栅位于所述第一直线的同侧且排列成第三直线，第三直线与第二直线重合。当第二直线与第三直线重合时，晶体管的源区、漏区、第一顶栅、第二顶栅和第三顶栅和第四呈块状排列，便于制造块型的逻辑电路。作为优选，所述第三顶栅和第四顶栅位于所述第一直线的同侧且排列成第三直线，所述第三直线与第一直线平行。作为进一步的优选，所述第四顶栅和第三顶栅中的一者与第一顶栅和第二顶栅中的一者对齐。作为优选，所述第三顶栅和第四顶栅位于所述第一直线的两侧，且与第一直线中的任意一个顶栅排列成第三直线，所述第三直线与第一直线垂直。作为进一步的优选，所述第三顶栅和第四顶栅中的一者与第一顶栅和第二顶栅中的一者对齐。作为优选，第三顶栅和第四顶栅排列成第三直线，且第三直线与第一直线重合，所述第三顶栅处在所述源区的一侧且远离所述漏区。或所述第三顶栅处在所述漏区的一侧且远离所述源区。第四顶栅可以位于任何位置(可以与沟道区相连，也可以与沟道区不相连)。优选地，第三直线与由源区、漏区和沟道区排列成的第一直线重合，第三顶栅和第四顶栅在所述源区的同一侧且远离所述漏区，或者第三顶栅和第四顶栅在所述漏区的同一侧且远离所述源区，或者第三顶栅和第四顶栅分别在所述沟道的两侧(一个在漏区一侧远离源区、一个在源区一侧远离漏区)。作为优选，所述沟道区的下方还设有至少一个底栅作为输入极，所述底栅位于介质层相对于沟道的另一面。底栅用于控制沟道区的载流子密度，所述底栅处在基底和介质层之间或由所述基底兼做。作为优选，所述底栅处在基底和介质层之间，所述底栅分布在基底上的局部区域，基底上开设有与底栅位置相应的容置槽，所述底栅的面积至少能够与处在沟道区旁边的顶栅形成耦合，以控制所述沟道区。底栅与作为输入极的顶栅形成耦合，可以更好的控制沟道区。若所述底栅由所述基底兼做，此时该基底与介质层贴合的一面应为导电材料，而背向介质层的一面应该为非导电材料。优选地，所述介质层上之外的部分还设有导电层，且该导电层处在所述沟道区的下部或者旁边。优选地，所述基底与介质层之间设有导电层。所述的导电层采用导电材料，例如ITO或者IGZO。设置导电层能够增强电容耦合的效果，使得顶栅更易于调控沟道区。本发明各技术方案中，顶栅有两个、三个或是四个时，若无特殊说明，均是以其中的第一顶栅为输出极，其余各顶栅为输入极。本发明的晶体管，在工艺条件允许的情况下，还可以使顶栅、沟道区、源极和漏极的上表面平行，这样可以进一步减小晶体管的垂直尺寸。所述的源区、漏区、顶栅和底栅均可采用现有技术中使用的导体特性材料，包括金属、合金、导电聚合物、导电碳纳米管、铟锡氧化物(ITO)、铟镓锌氧化物(IGZO)等，其中，金属为铝、铜、钨、钼、金或铯等；合金至少含有铝、铜、钨、钼、金、铯中的两种；所述的沟道区使用半导体材料，所述半导体材料包括有机半导体材料和无机半导体材料等，例如氧化物半导体(如铟锡氧化物)、氧化锌纳米线以及碳纳米管。所述的源区、漏区、顶栅、底栅和沟道区均使用铟锡氧化物。采用一次掩膜法自组装形成源区、漏区、顶栅、底栅和沟道区，工艺简单。所述的基底可以采用各种材料，只需具有一定的强度可以起到支撑作用即可，包括玻璃、石英、陶瓷、金刚石、纸张、硅片、塑料或树脂等。所述沟道区一般是条状，所述的“旁边”既可以是沟道区长度方向的一侧，也可以是宽度方向的一侧、以及沟道之外的任何相关地方。所述的沟道区的长度为0.001～5000μm，沟道区的宽度为0.0001～1000μm，沟道区的电学厚度为0.001～8000nm；较优选沟道区的长度为0.01～100μm，沟道区的宽度为0.001～100μm，沟道区的电学厚度为0.01～200nm；更优选沟道区的长度为0.1～10μm，沟道区的宽度为0.01～10μm，沟道区的电学厚度为1～50nm。所述的介质层采用绝缘材料，介质层的物理厚度为0.001～1000μm，优选地介质层的物理厚度为1～200μm。所述的介质层为二氧化硅(例如多孔二氧化硅、热生长二氧化硅)、苯并环丁烯、聚酯、丙烯酸树脂、氧化铝、氮氧化硅、高κ栅介质材料中的至少一种。介质层和沟道区之间界面产生电容。所述的源区和漏区与作为输出极的第一顶栅的最小横向距离(沿沟道区长度方向的距离)均为0.0001～100μm；所述的源区或漏区与沟道外顶栅的最小横向距离为0.0001～100μm。设输出极到源区的最小横向距离为l。作为输出极的第一顶栅可以输出确定电压，这个确定电压是由沟道区是否开启、源漏电压VDS和l决定。位于沟道区上的顶栅优选尽可能地靠近沟道区。本发明中所述的晶体管可以是薄膜晶体管。本发明的发明重点在于有一个输出极和至少一个输入控制沟道电极同时与沟道相连接。介质层与沟道的位置和发明重点无关，介质层可以在沟道上方、下方或者包裹沟道。本发明一种基于多顶栅结构的晶体管，在晶体管的沟道区引入输入顶栅，在具备传统晶体管的功能的前提下，能够实现逻辑电路的功能，使得原来需要多个晶体管完成的逻辑电路功能仅需要一个晶体管即可完成，大大简化了电路，提高了逻辑电路的生产加工效率。附图说明图1为实施例1中的基于多顶栅结构的晶体管的结构示意图；图2为实施例1中的顶栅与沟道延伸的凸耳连接的结构示意图；图3为实施例2中的基于多顶栅结构的晶体管的结构示意图；图4为实施例3中的基于多顶栅结构的晶体管的结构示意图；图5为实施例4中的基于多顶栅结构的晶体管的结构示意图；图6为实施例5中的基于多顶栅结构的晶体管的结构示意图；图7为实施例6中的基于多顶栅结构的晶体管的结构示意图；图8为实施例7中的基于多顶栅结构的晶体管的结构示意图；图9为基于多顶栅结构的晶体管改变第二顶栅的电压时，沟道电流随底栅电压变化的曲线图；图10为基于多顶栅结构的晶体管输入电压与输出电压的关系示意图；图11为含有第三顶栅或底栅的基于多顶栅结构的晶体管含有，第三顶栅或底栅对沟道区的肖特基势垒φ的影响图；图12为实施例8中的基于多顶栅结构的晶体管的结构示意图；图13为实施例9中的基于多顶栅结构的晶体管的结构示意图；图14为实施例10中的基于多顶栅结构的晶体管的结构示意图；图15为实施例11中的基于多顶栅结构的晶体管的结构示意图；图16为实施例12中的基于多顶栅结构的晶体管的结构示意图；图17为实施例13中的基于多顶栅结构的晶体管的结构示意图；图18为实施例14中的基于多顶栅结构的晶体管的结构示意图。具体实施方式下面结合附图和具体的施例，对本发明的基于多顶栅结构的晶体管做详细描述。本发明所有实施例中，源区、沟道区和漏区排列成的直线为第一直线。本发明所有实施例中底栅均为输入极，且若无特殊说明，均以第一顶栅为输出极，其余顶栅为输入极。输入极也可以在底栅和第一顶栅之外的顶栅之间进行互换，可得达到类似的逻辑门结果。实施例1如图1所示，一种基于多顶栅结构的晶体管，包括基底1和处在基底1上的介质层3、介质层3上设有一源区5、一漏区6、连在源区5和漏区6之间的沟道区7，两个顶栅，分别为第一顶栅4a和第二顶栅4b，且均与沟道区7相连。第一顶栅4a做输出极，第二顶栅4b底栅做输入极。如图2所示，第一顶栅4a和第二顶栅4b与沟道区7相连，可以将沟道区7外延出凸耳，第一顶栅4a和第二顶栅4b与通过凸耳与沟道区7相连。基底1采用单表面为导电层的玻璃，其导电层采用铟锡氧化物(ITO)与介质层3贴合，介质层3采用二氧化硅，且介质层3的物理厚度为0.5μm；源区5、漏区6、第一顶栅4a、第二顶栅4b和沟道区7均采用铟锡氧化物(ITO)制成，其中，沟道区7为半导体材料，顶栅、源区5、漏区6为导体材料。沟道区7的长度为15μm，沟道区7的宽度为1μm，沟道区7的电学厚度为30nm；源区5与第一顶栅4a的横向距离(图中沿着沟道区的长度方向)为10μm，与第二顶栅4b的横向距离为7.5μm。所有的栅极(包括顶栅和底栅)的大小必须是能够得到一个稳定电位的大小。需要说明的是，本实施例中的基底1与介质层3之间可以不设置导电层，第二顶栅4b与介质层3的界面形成等效电容，使第二顶栅4b能够有效调控沟道区7的载流子浓度。本实施例中的介质层3采用无机材料(二氧化硅)制备，相对于采用有机材料制备，其稳定性和可靠性相对较好，且能够与传统半导体工艺线相兼容，制备相对比较简单。本实施例中图1提供的基于多顶栅结构的晶体管具有逻辑电路功能，当源区5和漏区6之间的电压(即源漏电压)VDS＝1.5V，如果是PMOS的耗尽型沟道，本来沟道就导通，当沟道控制栅加入正电压沟道导电载流子被耗尽，则不导通，晶体管作为反相器用时第二顶栅4b的VG1输入(VIN)与VG3输出(VOUT)关系见图10，因此，本实施例中除了沟道区7上的第一顶栅4a以外，其余的栅极具有可以调控沟道区7的功能，通过改变其电压控制沟道区7的输出，获得理想的反相器输入输出结果，逻辑输入输出结果见表1(a)。表1(a)输入输出VG1VG30(-1V)1(1V)1(0.7V)0(0V)实施例2如图3所示，一种基于多顶栅结构的晶体管，包括基底1和处在基底1上的介质层3、介质层3上设有一源区5、一漏区6、连在源区5和漏区6之间的沟道区7、两个顶栅，以及和这两个顶栅形成耦合的底栅2。两个顶栅分别为第一顶栅4a和第二顶栅4b，且均与沟道区7相连。底栅2处在基底1和介质层3之间，底栅2分布在基底1上的局部区域，基底1上开设有与底栅2位置相应的容置槽，底栅2的面积至少能够控制沟道区7。如果没有底栅，则增加一沟道外的顶栅代替底栅调控沟道，或者基底1兼做底栅。基底1和介质层3之间设有导电层，基底1采用玻璃，导电层采用铟锡氧化物(ITO)，介质层3采用二氧化硅，且介质层3的物理厚度为0.5μm；源区5、漏区6、第一顶栅4a、第二顶栅4b和沟道区7均采用铟锡氧化物(ITO)制成，其中，沟道区7为半导体材料，顶栅、源区5、漏区6为导体材料。沟道区7的长度为15μm，沟道区7的宽度为1μm，沟道区7的电学厚度为30nm；源区5与第一顶栅4a的横向距离为10μm，与第二顶栅4b的横向距离为7.5μm。需要说明的是，本实施例中的基底1与介质层3之间可以不设置导电层，第二顶栅4b与介质层3的界面形成等效电容，使第二顶栅4b能够有效调控沟道区7的载流子浓度。本实施例中的介质层3采用无机材料制备，相对于采用有机材料制备，其稳定性和可靠性相对较好，且能够与传统半导体工艺线相兼容，制备相对比较简单。本实施例提供的基于多顶栅结构的晶体管具有逻辑电路功能，当源漏电压VDS＝1.5V，改变第二顶栅4b的电压VG2为-0.5V、0V、0.5V、1V，则源区5和漏区6之间的电流(即源漏两端的沟道电流)IDS与底栅2的电压VG1的关系如图9所示，在四种情况下，本实施例的基于多顶栅结构的晶体管的阈值电压VTH分别为1.1V、0.85V、0.45V、-0.05V，同时电流开关比也得到显著的调控改变，晶体管作为反相器用时底栅VG1输入与VG3输出关系见图10，因此，本实施例中除了沟道区7上的第一顶栅4a以外，其余的栅极，包括底栅2和第二顶栅4b都具有可以调控沟道区7的功能，通过改变其电压控制沟道区7的输出，获得理想的反相器输入输出结果，如表1(b)所示。输入VG1、VG2也可以在底栅和顶栅之间互换，可得达到类似的逻辑门结果。表1(b)输入输出VG1VG3VG20(0V)1(1V)1(0.7V)1(0.7V)0(0V)-1(-1V)设源漏电压VDS＝1.5V，漏区电压Vss＝0V，第一顶栅4a的输出电压VG3≥0.7V，即记输出为1，第一顶栅4a的输出电压VG3＜0.7V即记输出为0，定义沟道区的长度L＝15μm，VDS＝1.5V，由l/L＝1/1.5，可以得到(l为第一顶栅4a到源区的距离)l＝10μm，所以当l≥10μm，可以得到VG3≥1V。于是可以得到OR门逻辑，如表2所示，当VG1和VG2都为0，IDS＝0，VG3＝0，在底栅上施加电压或者在第二顶栅4b上施加电压时，VG3＝1V。底栅2对沟道区的肖特基势垒φ的影响见图11，在图11的(A)部分中的底栅的电压相对φ1为负偏压，在图11的(B)部分中的底栅的电压相对φ0为0，在图11的(C)部分中的底栅的电压相对φ2为正偏压。实施例3如图4所示的基于多顶栅结构的晶体管，包括基底1和处在基底1上的介质层3、介质层3上设有一源区5、一漏区6、连在源区5和漏区6之间的沟道区7，以及三个顶栅三个顶栅分别为第一顶栅4a、第二顶栅4b和第三顶栅4c，其中第一顶栅4a、第二顶栅4b和第三顶栅4c均与沟道区7相连，基底1兼做底栅。基底1采用单表面为导电层的玻璃，其导电层采用铟锡氧化物(ITO)与介质层3贴合，介质层3采用二氧化硅，且介质层3的物理厚度为0.5μm；源区5、漏区6、第一顶栅4a、第二顶栅4b、第三顶栅4c和沟道区7均采用铟锡氧化物(ITO)制成，其中，沟道区7为半导体材料，顶栅、源区5、漏区6为导体材料。沟道区7的长度为15μm，沟道区7的宽度为1μm，沟道区7的电学厚度为30nm；源区5与第一顶栅4a的横向距离为10μm，与第二顶栅4b的横向距离为7.5μm。需要说明的是，本实施例中的基底1与介质层3之间可以不设置导电层，第二顶栅4b与介质层3的界面形成等效电容，第三顶栅4c与介质层3的界面也形成等效电容，这两个电容相互耦合，使第二顶栅4b和第三顶栅4c能够有效调控沟道区7的载流子浓度，从而调节本发明的基于多顶栅结构的晶体管的阈值电压、漏电流、电流开关比等电学性能。本实施例中的介质层3采用无机材料制备，相对于采用有机材料制备，其稳定性和可靠性相对较好，且能够与传统半导体工艺线相兼容，制备相对比较简单。当源漏电压VDS＝1.5V，改变第二顶栅4b的电压VG2为-0.5V、0V、0.5V、1V，则源漏两端的沟道电流IDS与第三顶栅4c的电压VG1的关系如图9所示，在四种情况下，本实施例多顶栅结构的晶体管的阈值电压VTH分别为1.1V、0.85V、0.45V、-0.05V，通过改变第三顶栅4c和第二顶栅4b的电压控制沟道区7的输出，获得理想的反相器输入输出结果，如表1(b)所示。实施例4如图5所示的基于多顶栅结构的晶体管，包括基底1和处在基底1上的介质层3、介质层3上设有一源区5、一漏区6、连在源区5和漏区6之间的沟道区7，以及三个顶栅三个顶栅分别为第一顶栅4a、第二顶栅4b和第三顶栅4c，其中第一顶栅4a、第二顶栅4b与沟道区7相连，第三顶栅4c与沟道区7不相连，且第三顶栅4c位于第一直线的一侧，第二顶栅4b和第三顶栅4c排列成第三直线，且第三直线与第一直线垂直，基底1兼做底栅。基底1采用单表面为导电层的玻璃，其导电层采用铟锡氧化物(ITO)与介质层3贴合，介质层3采用二氧化硅，且介质层3的物理厚度为0.5μm；源区5、漏区6、第一顶栅4a、第二顶栅4b、第三顶栅4c和沟道区7均采用铟锡氧化物(ITO)制成，其中，沟道区7为半导体材料，顶栅、源区5、漏区6为导体材料。沟道区7的长度为15μm，沟道区7的宽度为1μm，沟道区7的电学厚度为30nm；源区5与第一顶栅4a的横向距离为10μm，与第二顶栅4b的横向距离为7.5μm。需要说明的是，本实施例中的基底1与介质层3之间可以不设置导电层，第二顶栅4b与介质层3的界面形成等效电容，第三顶栅4c与介质层3的界面也形成等效电容，这两个电容相互耦合，使第二顶栅4b和第三顶栅4c能够有效调控沟道区7的载流子浓度。本实施例中的介质层3采用无机材料制备，相对于采用有机材料制备，其稳定性和可靠性相对较好，且能够与传统半导体工艺线相兼容，制备相对比较简单。本实施例提供的基于多顶栅结构的晶体管具有逻辑电路功能，当源漏电压VDS＝1.5V，改变第二顶栅4b的电压VG2为-0.5V、0V、0.5V、1V，则源漏两端的沟道电流IDS与第三顶栅4c的电压VG1的关系如图9所示，在四种情况下，本实施例多顶栅结构的晶体管的阈值电压VTH分别为1.1V、0.85V、0.45V、-0.05V，同时电流开关比也得到显著的调控改变，晶体管作为反相器用时VG1输入与VG3输出关系见图10，因此，本实施例中除了第一顶栅4a以外，其余的栅极，包括第三顶栅4c和第二顶栅4b都具有可以调控沟道区7的功能，通过改变第三顶栅4c和第二顶栅4b的电压控制沟道区7的输出，获得理想的反相器输入输出结果，如表1(b)所示。设源漏电压VDS＝1.5V，漏区电压Vss＝0V，第一顶栅4a的输出电压VG3≥0.7V，即记为输出为1，第一顶栅4a的输出电压VG3＜0.7V即记为输出为0，定义沟道区的长度L＝15μm，VDS＝1.5V，由l/L＝1/1.5，可以得到(l为第一顶栅4a到源区的距离)l＝10μm，所以当l≥10μm，可以得到VG3≥1V。于是可以得到或(OR)门逻辑，如表2所示，当VG1和VG2都为0，IDS＝0，VG3＝0，在底栅上施加电压或者在第二顶栅4b上施加电压时，VG3＝1V。第三顶栅4c对沟道区的肖特基势垒φ的影响见图11，在图11的(A)部分中的第三顶栅的电压相对φ1为负偏压，在图11的(B)部分中的第三顶栅的电压相对φ0为0，在图11的(C)部分中的第三顶栅的电压相对φ2为正偏压。实施例5如图6所示，一种多顶栅基于多顶栅结构的晶体管，包括基底1和处在基底1上的介质层3、介质层3上设有一源区5、一漏区6、连在源区5和漏区6之间的沟道区7，三个顶栅，以及和这三个顶栅形成耦合的底栅2，三个顶栅分别为第一顶栅4a、第二顶栅4b和第三顶栅4c，其中第一顶栅4a、第二顶栅4b与沟道区7相连，第三顶栅4c与沟道区7不相连，位于第一直线的一侧，第二顶栅4b和第三顶栅4c排列成第三直线，且第三直线与第一直线垂直，底栅2位于基底1和介质层3之间，底栅2分布在基底1上的局部区域，基底1上开设有与底栅2位置相应的容置槽，且底栅2的面积至少能够控制沟道区7。如果没有底栅，则增加一沟道区7外顶栅代替底栅调控沟道区7。基底1和介质层3之间设有导电层，基底1采用玻璃，导电层采用铟锡氧化物(ITO)，介质层3采用二氧化硅，且介质层3的物理厚度为0.5μm；源区5、漏区6、第一顶栅4a、第二顶栅4b、第三顶栅4c和沟道区7均采用铟锡氧化物(ITO)制成，其中，沟道区7为半导体材料，顶栅、源区5、漏区6为导体材料。沟道区7的长度为15μm，沟道区7的宽度为1μm，沟道区7的电学厚度为30nm；源区5与第一顶栅4a的横向距离为10μm，与第二顶栅4b的横向距离为7.5μm。需要说明的是，本实施例中的基底1与介质层3之间可以不设置导电层，第二顶栅4b与介质层3的界面形成的等效电容，第三顶栅4c与介质层3的界面也形成等效电容，这两个电容相互耦合，使第二顶栅4b和第三顶栅4c能够有效调控沟道区7的载流子浓度。本实施例中的介质层3采用无机材料制备，相对于采用有机材料制备，其稳定性和可靠性相对较好，且能够与传统半导体工艺线相兼容，制备相对比较简单。本实施例提供的基于多顶栅结构的晶体管具有逻辑电路功能，当源漏电压VDS＝1.5V，第三顶栅4c的电压为0V，改变第二顶栅4b的电压VG2为-0.5V、0V、0.5V、1V，则源漏两端的沟道电流IDS与底栅2的电压VG1的关系如图9所示，在四种情况下，本实施例的基于多顶栅结构的晶体管的阈值电压VTH分别为1.1V、0.85V、0.45V、-0.05V，同时电流开关比也得到显著的调控改变，晶体管作为反相器用时VG1输入与VG3输出关系见图10，因此，本实施例中除了沟道区7上的第一顶栅4a以外，其余的栅极，包括底栅2、第二顶栅4b和第三顶栅4c都具有可以调控沟道区7的功能，通过改变底栅2、第二顶栅4b和第三顶栅4c的电压控制沟道区7的输出，获得理想的反相器输入输出结果。该实施例中的晶体管具有三个顶栅，由于第二顶栅4b和第三顶栅4c可以调控沟道区的电位，即电子浓度，因此单个晶体管可以实现多种逻辑功能。如果第三顶栅4c的电压VG4＝0V，假设源漏电压VDS＝1.5V，漏区电压VSS＝0V，第一顶栅4a的输出电压VG3≥1V，即记为输出为1，第一顶栅4a的输出电压VG3＜1V即记为输出为0，(同理定义VG1，VG2的输入输出状态)定义沟道区的长度L＝15μm，VDS＝1.5V，由l/L＝1/1.5，可以得到(第一顶栅4a到源区的距离)l＝10μm。所以当l≥10μm，可以得到VG3>1V。于是可以得到OR门逻辑，如表3所示，当底栅2的电压VG1和第二顶栅4b的电压VG2都为0，IDS＝0，VG3＝0，在底栅2上施加电压或者在第二顶栅4b上施加电压时，VG3＝1V，同样可以得到表2。如果第三顶栅4c的电压VG4＝1V，那么沟道电流IDS很难为零，沟道区常开，如果VG4＝-1V，那沟道电流IDS很难大于漏电流，沟道为关断状态，因此可实现与门逻辑，如表4所示。表3实施例6如图7所示，一种基于多顶栅结构的晶体管，包括基底1和处在基底1上的介质层3、介质层3上设有一源区5、一漏区6、连在源区5和漏区6之间的沟道区7，三个顶栅，以及和这三个顶栅形成耦合的底栅，三个顶栅分别为第一顶栅4a、第二顶栅4b和第三顶栅4c，其中第一顶栅4a、第二顶栅4b与沟道区7相连，第三顶栅4c与沟道区7不相连，第三顶栅4c位于第一直线上，且处在源区5的一侧，且远离漏区6，基底1兼做底栅。基底1采用单表面为导电层的玻璃，其导电层采用铟锡氧化物(ITO)与介质层3贴合，介质层3采用二氧化硅，且介质层3的物理厚度为0.5μm；源区5、漏区6、第一顶栅4a、第二顶栅4b、第三顶栅4c和沟道区7均采用铟锡氧化物(ITO)制成，其中，沟道区7为半导体材料，顶栅、源区5、漏区6为导体材料。沟道区7的长度为15μm，沟道区7的宽度为1μm，沟道区7的电学厚度为30nm；源区5与第一顶栅4a的横向距离为10μm，与第二顶栅4b的横向距离为7.5μm。需要说明的是，本实施例中的基底1与介质层3之间可以不设置导电层，第二顶栅4b与介质层3的界面形成等效电容，第三顶栅4c与介质层3的界面也形成等效电容这两个电容相互耦合，使第二顶栅4b和第三顶栅4c能够有效调控沟道区7的载流子浓度。本实施例中的介质层3采用无机材料制备，相对于采用有机材料制备，其稳定性和可靠性相对较好，且能够与传统半导体工艺线相兼容，制备相对比较简单。本实施例提供的基于多顶栅结构的晶体管具有逻辑电路功能，当源漏电压VDS＝1.5V，第三顶栅4c的电压为0V，改变第二顶栅4b的电压VG2为-0.5V、0V、0.5V、1V，则源漏两端的沟道电流IDS与底栅(基底1兼做)的电压VG1的关系如图9所示，在四种情况下，本实施例多顶栅结构的晶体管的阈值电压VTH分别为1.1V、0.85V、0.45V、-0.05V，晶体管作为反相器用时VG1输入与VG3输出关系见图10，因此，本实施例中除了沟道区7上的第一顶栅4a以外，其余的栅极，通过改变底栅、第二顶栅4b和第三顶栅4c的电压控制沟道区7的输出，获得理想的反相器输入输出结果，如表1(b)所示。该实施例中的晶体管具有三个顶栅，由于第二顶栅4b和第三顶栅4c可以调控沟道区的电位、即电子浓度，因此单个晶体管可以实现多种逻辑功能。如果第三顶栅4c的电压VG4＝0V，假设源漏电压VDS＝1.5V，漏区电压VSS＝0V，第一顶栅4a的输出电压VG3≥1V，即记为输出为1，第一顶栅4a的输出电压VG3＜1V即记为输出为0，(同理定义VG1，VG2的输入输出状态)定义沟道区的长度L＝15μm，VDS＝1.5V，由l/L＝1/1.5，可以得到(第一顶栅4a到源区的距离)l＝10μm。所以当l≥10μm，可以得到VG3≥1V。于是可以得到OR门逻辑，如表3所示，当底栅的电压VG1和第二顶栅4b的电压VG2都为0，IDS＝0，VG3＝0，在底栅上施加电压或者在第二顶栅4b上施加电压时，VG3＝1V，同样可以得到表2。如果第三顶栅4c的电压VG4＝1V，那么IDS很难为零，沟道区常开，如果VG4＝-1V，那IDS很难大于漏电流，沟道为关断状态，因此可实现与门逻辑，如表2所示。实施例7如图8所示，一种基于多顶栅结构的晶体管，包括基底1和处在基底1上的介质层3、介质层3上设有一源区5、一漏区6以及连在源区5和漏区6之间的沟道区7、三个顶栅，以及和这三个顶栅形成耦合的底栅2，三个顶栅分别为第一顶栅4a、第二顶栅4b和第三顶栅4c，其中第一顶栅4a、第二顶栅4b与沟道区7相连，第三顶栅4c与沟道区7不相连，第三顶栅4c位于第一直线上，且处在源区5的一侧，且远离漏区6，底栅2位于基底1和介质层3之间，基底1上开设有与底栅2位置相应的容置槽，底栅2分布在基底1上的局部区域，且底栅2的面积至少能够控制沟道区7。基底1和介质层3之间设有导电层，基底1采用玻璃，导电层采用铟锡氧化物(ITO)，介质层3采用二氧化硅，且介质层3的物理厚度为0.5μm；源区5、漏区6、第一顶栅4a、第二顶栅4b、第三顶栅4c和沟道区7均采用铟锡氧化物(ITO)制成，其中，沟道区7为半导体材料，顶栅、源区5、漏区6为导体材料。沟道区7的长度为15μm，沟道区7的宽度为1μm，沟道区7的电学厚度为30nm；源区5与第一顶栅4a的横向距离为10μm，与第二顶栅4b的横向距离为7.5μm。需要说明的是，本实施例中的基底1与介质层3之间可以不设置导电层，第二顶栅4b与介质层3的界面形成等效电容，第三顶栅4c与介质层3的界面也形成等效电容，这两个电容相互耦合，使第二顶栅4b和第三顶栅4c能够有效调控沟道区7的载流子浓度。如果没有底栅，则增加一沟道外顶栅代替底栅调控沟道。本实施例中的介质层3采用无机材料制备，相对于采用有机材料制备，其稳定性和可靠性相对较好，且能够与传统半导体工艺线相兼容，制备相对比较简单。晶体管本实施例提供的基于多顶栅结构的晶体管具有逻辑电路功能，当源漏电压VDS＝1.5V，第三顶栅4c的电压为0V，改变第二顶栅4b的电压VG2为-0.5V、0V、0.5V、1V，则源漏两端的沟道电流IDS与底栅2的电压VG1的关系如图9所示，在四种情况下，本实施例多顶栅结构的晶体管的阈值电压VTH分别为1.1V、0.85V、0.45V、-0.05V，。该实施例中的晶体管具有三个顶栅，由于第二顶栅4b和第三顶栅4c可以调控沟道区的电位、即电子浓度，因此单个晶体管可以实现多种逻辑功能。如果第三顶栅4c的电压VG4＝0V，假设源漏电压VDS＝1.5V，漏区电压VSS＝0V，第一顶栅4a的输出电压VG3≥1V，即记为输出为1，第一顶栅4a的输出电压VG3＜1V即记为输出为0，(同理定义VG1，VG2的输入输出状态)定义沟道区的长度L＝15μm，VDS＝1.5V，由l/L＝1/1.5，可以得到(第一顶栅4a到源区的距离)l＝10μm。所以当l≥10μm，可以得到VG3l≥1V。于是可以得到OR门逻辑，如表3所示，当底栅2的电压VG1和第二顶栅4b的电压VG2都为0，IDS＝0，VG3＝0，在底栅2上施加电压或者在第二顶栅4b上施加电压时，VG3＝1V，同样可以得到表2。如果第三顶栅4c的电压VG4＝1V，那么IDS很难为零，沟道区常开，如果VG4＝-1V，那IDS很难大于漏电流，沟道为关断状态，因此可实现与门逻辑，如表4所示。第三顶栅4c对沟道区的肖特基势垒φ的影响见图11，在图11的(A)部分中的第三顶栅的电压相对φ1为负偏压，在图11的(B)部分中的第三顶栅的电压相对φ0为0，在图11的(C)部分中的第三顶栅的电压相对φ2为正偏压。实施例8如图12所示，一种基于多顶栅结构的晶体管，包括基底1和处在基底1上的介质层3、介质层3上设有一源区5、一漏区6、连在源区5和漏区6之间的沟道区7，四个顶栅，以及和这四个顶栅形成耦合的底栅2，分别为第一顶栅4a、第二顶栅4b、第三顶栅4c和第四顶栅4d，其中第一顶栅4a和第二顶栅4b与沟道区7相连，第三顶栅4c和第四顶栅4d与沟道区7不相连，第三顶栅4c和第四顶栅4d位于第一直线的不同侧，且第一顶栅4a、第三顶栅4c和第四顶栅4d三者排列成第三直线，第一直线与第三直线垂直。需要说明的是，可以设置底栅2位于基底1和介质层3之间，底栅2分布在基底1上的局部区域，基底1上开设有与底栅2位置相应的容置槽，且底栅2的面积至少能够控制沟道区7。本实施例中的基底1与介质层3之间可以不设置导电层。基底1和介质层3之间设有导电层，基底1采用玻璃，导电层采用铟锡氧化物(ITO)，介质层3采用二氧化硅，且介质层3的物理厚度为0.5μm；源区5、漏区6、第一顶栅4a、第二顶栅4b、第三顶栅4c和第四顶栅4d和沟道区7均采用铟锡氧化物(ITO)制成，其中，沟道区7为半导体材料，顶栅、源区5、漏区6为导体材料。沟道区7的长度为15μm，沟道区7的宽度为1μm，沟道区7的电学厚度为30nm；源区5与第一顶栅4a的横向距离为10μm，与第二顶栅4b的横向距离为7.5μm。需要说明的是，本实施例中的基底1与介质层3之间可以不设置导电层，第二顶栅4b与介质层3的界面形成的等效电容，第三顶栅4c和第四顶栅4d与介质层3的界面也形成等效电容，这两个电容相互耦合，使第二顶栅4b和第三顶栅4c和第四顶栅4d能够有效调控沟道区7的载流子浓度。本实施例中的介质层3采用无机材料制备，相对于采用有机材料制备，其稳定性和可靠性相对较好，且能够与传统半导体工艺线相兼容，制备相对比较简单。本实施例提供的基于多顶栅结构的晶体管具有逻辑电路功能，当源漏电压VDS＝1.5V，第三顶栅4c的电压为0V，改变第二顶栅4b的电压VG2为-0.5V、0V、0.5V、1V，则源漏两端的沟道电流IDS与第四顶栅的电压VG1的关系如图9所示，在四种情况下，本实施例多顶栅结构的晶体管的阈值电压VTH分别为1.1V、0.85V、0.45V、-0.05V。本实施例中的晶体管具有四个顶栅，由于第四顶栅4d、第二顶栅4b、第三顶栅4c可以调控沟道区的电位、即电子浓度，因此单个晶体管可以实现多种逻辑功能。如果第三顶栅4c的电压VG4＝0V，假设源漏电压VDS＝1.5V，漏区电压VSS＝0V，第一顶栅4a的输出电压VG3≥1V，即记为输出为1，第一顶栅4a的输出电压VG3＜1V即记为输出为0，(同理定义VG1，VG2的输入输出状态)定义沟道区的长度L＝15μm，VDS＝1.5V，由l/L＝1/1.5，可以得到(第一顶栅4a到源区的距离)l＝10μm。所以当l≥10μm，可以得到VG3>1V。于是可以得到OR门逻辑，如表3所示，当第四顶栅4d的电压VG1和第二顶栅4b的电压VG2都为0，IDS＝0，VG3＝0，在第四顶栅上施加电压或者在第二顶栅4b上施加电压时，VG3＝1V，同样可以得到表2。如果第三顶栅4c的电压VG4＝1V，那么沟道电流IDS很难为零，沟道区常开，如果VG4＝-1V，沟道电流IDS很难大于漏电流，沟道为关断状态，因此可实现与门逻辑，如表4所示。实施例9如图13所示，一种基于多顶栅结构的晶体管，包括基底1和处在基底1上的介质层3、介质层3上设有一源区5、一漏区6、连在源区5和漏区6之间的沟道区7，四个顶栅，以及和这四个顶栅形成耦合的底栅2，分别为第一顶栅4a、第二顶栅4b、第三顶栅4c和第四顶栅4d，其中第一顶栅4a和第二顶栅4b与沟道区7相连，第三顶栅4c和第四顶栅4d与沟道区不相连，第一顶栅4a和第三顶栅4c排列成第三直线，第二顶栅4b和第四顶栅4d排列成第四直线，第三直线和第四直线均与第一直线垂直。需要说明的是，可以设置底栅2位于基底1和介质层3之间，底栅2分布在基底1上的局部区域，基底1上开设有与底栅2位置相应的容置槽，且底栅2的面积至少能够控制沟道区7。本实施例中的基底1与介质层3之间可以不设置导电层。基底1和介质层3之间设有导电层，基底1采用玻璃，导电层采用铟锡氧化物(ITO)，介质层3采用二氧化硅，且介质层3的物理厚度为0.5μm；源区5、漏区6、第一顶栅4a、第二顶栅4b、第三顶栅4c和第四顶栅4d和沟道区7均采用铟锡氧化物(ITO)制成，其中，沟道区7为半导体材料，顶栅、源区5、漏区6为导体材料。沟道区7的长度为15μm，沟道区7的宽度为1μm，沟道区7的电学厚度为30nm；源区5与第一顶栅4a的横向距离为10μm，与第二顶栅4b的横向距离为7.5μm。需要说明的是，本实施例中的基底1与介质层3之间可以不设置导电层，第二顶栅4b与介质层3的界面形成的等效电容，第三顶栅4c和第四顶栅4d与介质层3的界面也形成等效电容，这两个电容相互耦合，使第二顶栅4b和第三顶栅4c和第四顶栅4d能够有效调控沟道区7的载流子浓度。本实施例中的介质层3采用无机材料制备，相对于采用有机材料制备，其稳定性和可靠性相对较好，且能够与传统半导体工艺线相兼容，制备相对比较简单。本实施例提供的基于多顶栅结构的晶体管具有逻辑电路功能，当源漏电压VDS＝1.5V，第三顶栅4c的电压为0V，改变第二顶栅4b的电压VG2为-0.5V、0V、0.5V、1V，则源漏两端的沟道电流IDS与第四顶栅的电压VG1的关系如图9所示，在四种情况下，本实施例多顶栅结构的晶体管的阈值电压VTH分别为1.1V、0.85V、0.45V、-0.05V。该实施例中的晶体管具有四个顶栅，由于第四顶栅4d、第二顶栅4b、第三顶栅4c可以调控沟道区的电位、即电子浓度，因此单个晶体管可以实现多种逻辑功能。如果第三顶栅4c的电压VG4＝0V，假设源漏电压VDS＝1.5V，漏区电压VSS＝0V，第一顶栅4a的输出电压VG3≥1V，即记为输出为1，第一顶栅4a的输出电压VG3＜1V即记为输出为0，(同理定义VG1，VG2的输入输出状态)定义沟道区的长度L＝15μm，VDS＝1.5V，由l/L＝1/1.5，可以得到(第一顶栅4a到源区的距离)l＝10μm。所以当l≥10μm，可以得到VG3>1V。于是可以得到OR门逻辑，如表3所示，当第四顶栅4d的电压VG1和第二顶栅4b的电压VG2都为0，IDS＝0，VG3＝0，在第四顶栅上施加电压或者在第二顶栅4b上施加电压时，VG3＝1V，同样可以得到表2。如果第三顶栅4c的电压VG4＝1V，那么沟道电流IDS很难为零，沟道区常开，如果VG4＝-1V，那沟道电流IDS很难大于漏电流，沟道为关断状态，因此可实现与门逻辑，如表4所示。实施例10如图14所示，一种基于多顶栅结构的晶体管，包括基底1和处在基底1上的介质层3、介质层3上设有一源区5、一漏区6、连在源区5和漏区6之间的沟道区7，四个顶栅，以及和这四个顶栅形成耦合的底栅2，分别为第一顶栅4a、第二顶栅4b、第三顶栅4c和第四顶栅4d，其中第一顶栅4a和第二顶栅4b与沟道区7相连，第三顶栅4c和第四顶栅4d与沟道区不相连，第三顶栅4c和第四顶栅4d排成第三直线，且第三直线与第一直线重合，第三顶栅4c、第四顶栅4d分别位于靠近源区5、漏区6的的外侧(本实施例中源区5和漏区6的外侧为相对于沟道区的另一边)。基底1和介质层3之间设有导电层，基底1采用玻璃，导电层采用铟锡氧化物(ITO)，介质层3采用二氧化硅，且介质层3的物理厚度为0.5μm；源区5、漏区6、第一顶栅4a、第二顶栅4b、第三顶栅4c和第四顶栅和沟道区7均采用铟锡氧化物(ITO)制成，其中，沟道区7为半导体材料，顶栅、源区5、漏区6为导体材料。需要说明的是，可以设置底栅2位于基底1和介质层3之间，底栅2分布在基底1上的局部区域，基底1上开设有与底栅2位置相应的容置槽，且底栅2的面积至少能够控制沟道区7。本实施例中的基底1与介质层3之间可以不设置导电层。沟道区7的长度为15μm，沟道区7的宽度为1μm，沟道区7的电学厚度为30nm；源区5与第一顶栅4a的横向距离为10μm，与第二顶栅4b的横向距离为7.5μm。本实施例中的介质层3采用无机材料制备，相对于采用有机材料制备，其稳定性和可靠性相对较好，且能够与传统半导体工艺线相兼容，制备相对比较简单。本实施例提供的基于多顶栅结构的晶体管具有逻辑电路功能，当源漏电压VDS＝1.5V，第三顶栅4c的电压为0V，改变第二顶栅4b的电压VG2为-0.5V、0V、0.5V、1V，则源漏两端的沟道电流IDS与第四顶栅的电压VG1的关系如图9所示，在四种情况下，本实施例多顶栅结构的晶体管的阈值电压VTH分别为1.1V、0.85V、0.45V、-0.05V。该实施例中的晶体管具有四个顶栅，其中三个顶栅可以调控沟道区的电位，即电子浓度，因此单个晶体管可以实现多种逻辑功能。如果第三顶栅4c的电压VG4＝0V，假设源漏电压VDS＝1.5V，漏区电压VSS＝0V，第一顶栅4a的输出电压VG3≥1V，即记为输出为1，第一顶栅4a的输出电压VG3＜1V即记为输出为0，(同理定义VG1，VG2的输入输出状态)定义沟道区的长度L＝15μm，VDS＝1.5V，由l/L＝1/1.5，可以得到(第一顶栅4a到源区的距离)l＝10μm。所以当l≥10μm，可以得到VG3>1V。于是可以得到OR门逻辑，如表3所示，当第四顶栅的电压VG1和第二顶栅4b的电压VG2都为0，IDS＝0，VG3＝0，在第四顶栅上施加电压或者在第二顶栅4b上施加电压时，VG3＝1V，同样可以得到表2。如果第三顶栅4c的电压VG4＝1V，那么沟道电流IDS很难为零，沟道区常开，如果VG4＝-1V，沟道电流IDS很难大于漏电流，沟道为关断状态，因此可实现与门逻辑，如表4所示。实施例11如图15所示，一种基于多顶栅结构的晶体管，包括基底1和处在基底1上的介质层3、介质层3上设有一源区5、一漏区6、连在源区5和漏区6之间的沟道区7，四个顶栅，以及和这四个顶栅形成耦合的底栅2，分别为第一顶栅4a、第二顶栅4b、第三顶栅4c和第四顶栅4d，其中第一顶栅4a和第二顶栅4b与沟道区7相连，第三顶栅4c和第四顶栅4d与沟道区不相连，第三顶栅4c和第四顶栅4d排成第三直线，且第三直线与第一直线重合，第三顶栅4c、第四顶栅4d均位于靠近源区5外侧(本实施例中源区5的外侧为相对于沟道区的另一侧)。基底1和介质层3之间设有导电层，基底1采用玻璃，导电层采用铟锡氧化物(ITO)，介质层3采用二氧化硅，且介质层3的物理厚度为0.5μm；源区5、漏区6、第一顶栅4a、第二顶栅4b、第三顶栅4c和第四顶栅和沟道区7均采用铟锡氧化物(ITO)制成，其中，沟道区7为半导体材料，顶栅、源区5、漏区6为导体材料。需要说明的是，可以设置底栅2位于基底1和介质层3之间，底栅2分布在基底1上的局部区域，基底1上开设有与底栅2位置相应的容置槽，且底栅2的面积至少能够控制沟道区7。本实施例中的基底1与介质层3之间可以不设置导电层。沟道区7的长度为15μm，沟道区7的宽度为1μm，沟道区7的电学厚度为30nm；源区5与第一顶栅4a的横向距离为10μm，与第二顶栅4b的横向距离为7.5μm。本实施例中的介质层3采用无机材料制备，相对于采用有机材料制备，其稳定性和可靠性相对较好，且能够与传统半导体工艺线相兼容，制备相对比较简单。本实施例提供的基于多顶栅结构的晶体管具有逻辑电路功能，当源漏电压VDS＝1.5V，第三顶栅4c的电压为0V，改变第二顶栅4b的电压VG2为-0.5V、0V、0.5V、1V，则源漏两端的沟道电流IDS与第四顶栅的电压VG1的关系如图9所示，在四种情况下，本实施例多顶栅结构的晶体管的阈值电压VTH分别为1.1V、0.85V、0.45V、-0.05V。该实施例中的晶体管具有四个顶栅，其中三个顶栅可以调控沟道区的电位、即电子浓度，因此单个晶体管可以实现多种逻辑功能。如果第三顶栅4c的电压VG4＝0V，假设源漏电压VDS＝1.5V，漏区电压VSS＝0V，第一顶栅4a的输出电压VG3≥1V，即记为输出为1，第一顶栅4a的输出电压VG3＜1V即记为输出为0，(同理定义VG1，VG2的输入输出状态)定义沟道区的长度L＝15μm，VDS＝1.5V，由l/L＝1/1.5，可以得到(第一顶栅4a到源区的距离)l＝10μm。所以当l≥10μm，可以得到VG3>1V。于是可以得到OR门逻辑，如表3所示，当第四顶栅的电压VG1和第二顶栅4b的电压VG2都为0，IDS＝0，VG3＝0，在第四顶栅上施加电压或者在第二顶栅4b上施加电压时，VG3＝1V，同样可以得到表2。如果第三顶栅4c的电压VG4＝1V，那么沟道电流IDS很难为零，沟道区常开，如果VG4＝-1V，那沟道电流IDS很难大于漏电流，沟道为关断状态，因此可实现与门逻辑，如表4所示。实施例12如图16所示，一种基于多顶栅结构的晶体管，包括基底1和处在基底1上的介质层3、介质层3上设有一源区5、一漏区6、连在源区5和漏区6之间的沟道区7，四个顶栅，以及和这四个顶栅形成耦合的底栅2，分别为第一顶栅4a、第二顶栅4b、第三顶栅4c和第四顶栅4d，其中第一顶栅4a和第二顶栅4b与沟道区7相连，第三顶栅4c和第四顶栅4d与沟道区7不相连，第三顶栅4c和第四顶栅4d位于第一直线的不同侧，且第二顶栅4b、第三顶栅4c和第四顶栅4d三者排列成第三直线，第一直线与第三直线垂直。基底1和介质层3之间设有导电层，基底1采用玻璃，导电层采用铟锡氧化物(ITO)，介质层3采用二氧化硅，且介质层3的物理厚度为0.5μm；源区5、漏区6、第一顶栅4a、第二顶栅4b、第三顶栅4c、第四顶栅排和沟道区7均采用铟锡氧化物(ITO)制成，其中，沟道区7为半导体材料，顶栅、源区5、漏区6为导体材料。需要说明的是，可以设置底栅2位于基底1和介质层3之间，底栅2分布在基底1上的局部区域，基底1上开设有与底栅2位置相应的容置槽，且底栅2的面积至少能够控制沟道区7。本实施例中的基底1与介质层3之间可以不设置导电层。沟道区7的长度为15μm，沟道区7的宽度为1μm，沟道区7的电学厚度为30nm；源区5与第一顶栅4a的横向距离为10μm，与第二顶栅4b的横向距离为7.5μm。本实施例中的介质层3采用无机材料制备，相对于采用有机材料制备，其稳定性和可靠性相对较好，且能够与传统半导体工艺线相兼容，制备相对比较简单。本实施例提供的基于多顶栅结构的晶体管具有逻辑电路功能，当源漏电压VDS＝1.5V，第三顶栅4c的电压为0V，改变第二顶栅4b的电压VG2为-0.5V、0V、0.5V、1V，则源漏两端的沟道电流IDS与第四顶栅的电压VG1的关系如图9所示，在四种情况下，本实施例多顶栅结构的晶体管的阈值电压VTH分别为1.1V、0.85V、0.45V、-0.05V。该实施例中的晶体管具有三个顶栅，由于第三顶栅4c可以调控沟道区的电位、即电子浓度，因此单个晶体管可以实现多种逻辑功能。如果第三顶栅4c的电压VG4＝0V，假设源漏电压VDS＝1.5V，漏区电压VSS＝0V，第一顶栅4a的输出电压VG3≥1V，即记输出为1，第一顶栅4a的输出电压VG3＜1V即记输出为0，(同理定义VG1，VG2的输入输出状态)，定义沟道区的长度L＝15μm，VDS＝1.5V，由l/L＝1/1.5，可以得到(第一顶栅4a到源区的距离)l＝10μm。所以当l≥10μm，可以得到VG3>1V。于是可以得到OR门逻辑，如表3所示，当第四顶栅的电压VG1和第二顶栅4b的电压VG2都为0，IDS＝0，VG3＝0，在第四顶栅上施加电压或者在第二顶栅4b上施加电压时，VG3＝1V，同样可以得到表2。如果第三顶栅4c的电压VG4＝1V，那么沟道电流IDS很难为零，沟道区常开，如果VG4＝-1V，那沟道电流IDS很难大于漏电流，沟道为关断状态，因此可实现与门逻辑，如表4所示。实施例13如图17所示，一种基于多顶栅结构的晶体管，包括基底1和处在基底1上的介质层3、介质层3上设有一源区5、一漏区6、连在源区5和漏区6之间的沟道区7，四个顶栅，以及和这四个顶栅形成耦合的底栅2，分别为第一顶栅4a、第二顶栅4b、第三顶栅4c和第四顶栅4d，其中第一顶栅4a和第二顶栅4b与沟道区7相连，第三顶栅4c和第四顶栅4d与沟道区7不相连，第三顶栅4c和第四顶栅4d位于第一直线的不同侧，且漏区6、第三顶栅4c和第四顶栅4d三者排列成第三直线，第一直线与第三直线垂直。基底1和介质层3之间设有导电层，基底1采用玻璃，导电层采用铟锡氧化物(ITO)，介质层3采用二氧化硅，且介质层3的物理厚度为0.5μm；源区5、漏区6、第一顶栅4a、第二顶栅4b、第三顶栅4c、第四顶栅排和沟道区7均采用铟锡氧化物(ITO)制成，其中，沟道区7为半导体材料，顶栅、源区5、漏区6为导体材料。需要说明的是，可以设置底栅2位于基底1和介质层3之间，底栅2分布在基底1上的局部区域，基底1上还设有与底栅2位置相应的容置槽，且底栅2的面积至少能够控制沟道区7。本实施例中的基底1与介质层3之间可以不设置导电层。沟道区7的长度为15μm，沟道区7的宽度为1μm，沟道区7的电学厚度为30nm；源区5与第一顶栅4a的横向距离为10μm，与第二顶栅4b的横向距离为7.5μm。本实施例中的介质层3采用无机材料制备，相对于采用有机材料制备，其稳定性和可靠性相对较好，且能够与传统半导体工艺线相兼容，制备相对比较简单。本实施例提供的基于多顶栅结构的晶体管具有逻辑电路功能，当源漏电压VDS＝1.5V，第三顶栅4c的电压为0V，改变第二顶栅4b的电压VG2为-0.5V、0V、0.5V、1V，则源漏两端的沟道电流IDS与第四顶栅的电压VG1的关系如图9所示，在四种情况下，本实施例多顶栅结构的晶体管的阈值电压VTH分别为1.1V、0.85V、0.45V、-0.05V。该实施例中的晶体管具有三个顶栅，由于第三顶栅4c可以调控沟道区的电位，即电子浓度，因此单个晶体管可以实现多种逻辑功能。如果第三顶栅4c的电压VG4＝0V，假设源漏电压VDS＝1.5V，漏区电压VSS＝0V，第一顶栅4a的输出电压VG3≥1V，即记为输出为1，第一顶栅4a的输出电压VG3＜1V即记为输出为0，(同理定义VG1，VG2的输入输出状态)定义沟道区的长度L＝15μm，VDS＝1.5V，由l/L＝1/1.5，可以得到(第一顶栅4a到源区的距离)l＝10μm。所以当l≥10μm，可以得到VG3>1V。于是可以得到OR门逻辑，如表3所示，当第四顶栅的电压VG1和第二顶栅4b的电压VG2都为0，IDS＝0，VG3＝0，在第四顶栅上施加电压或者在第二顶栅4b上施加电压时，VG3＝1V，同样可以得到表2。如果第三顶栅4c的电压VG4＝1V，那么沟道电流IDS很难为零，沟道区常开，如果VG4＝-1V，那沟道电流IDS很难大于漏电流，沟道为关断状态，因此可实现与门逻辑，如表4所示。实施例14如图18所示，一种基于多顶栅结构的晶体管，包括基底1和处在基底1上的介质层3、介质层3上设有一源区5、一漏区6、连在源区5和漏区6之间的沟道区7，四个顶栅，以及和这四个顶栅形成耦合的底栅2，分别为第一顶栅4a、第二顶栅4b、第三顶栅4c和第四顶栅4d，其中第一顶栅4a和第二顶栅4b与沟道区7相连，第一顶栅4a和第二顶栅4b形成第二直线，且第二直线和第一直线相交(即第一顶栅4a和第二顶栅4b位于第一直线的两侧)，第三顶栅4c和第四顶栅4d与沟道区7不相连，第三顶栅4c和第四顶栅4d位于第一直线的不同侧，且源区5、第三顶栅4c和第四顶栅4d三者排列成第三直线，第一直线与第三直线垂直。基底1和介质层3之间设有导电层，基底1采用玻璃，导电层采用铟锡氧化物(ITO)，介质层3采用二氧化硅，且介质层3的物理厚度为0.5μm；源区5、漏区6、第一顶栅4a、第二顶栅4b、第三顶栅4c、第四顶栅排和沟道区7均采用铟锡氧化物(ITO)制成，其中，沟道区7为半导体材料，顶栅、源区5、漏区6为导体材料。需要说明的是，可以设置底栅2位于基底1和介质层3之间，底栅2分布在基底1上的局部区域，基底1上开设有与底栅2位置相应的容置槽，且底栅2的面积至少能够控制沟道区7。本实施例中的基底1与介质层3之间可以不设置导电层。沟道区7的长度为15μm，沟道区7的宽度为1μm，沟道区7的电学厚度为30nm；源区5与第一顶栅4a的横向距离为10μm，与第二顶栅4b的横向距离为7.5μm。本实施例中的介质层3采用无机材料制备，相对于采用有机材料制备，其稳定性和可靠性相对较好，且能够与传统半导体工艺线相兼容，制备相对比较简单。本实施例提供的基于多顶栅结构的晶体管具有逻辑电路功能，当源漏电压VDS＝1.5V，第三顶栅4c的电压为0V，改变第二顶栅4b的电压VG2为-0.5V、0V、0.5V、1V，则源漏两端的沟道电流IDS与第四顶栅的电压VG1的关系如图9所示，在四种情况下，本实施例多顶栅结构的晶体管的阈值电压VTH分别为1.1V、0.85V、0.45V、-0.05V。该实施例中的晶体管具有三个顶栅，由于第三顶栅4c可以调控沟道区的电位、即电子浓度，因此单个晶体管可以实现多种逻辑功能。如果第三顶栅4c的电压VG4＝0V，假设源漏电压VDS＝1.5V，漏区电压VSS＝0V，第一顶栅4a的输出电压VG3≥1V，即记为输出为1，第一顶栅4a的输出电压VG3＜1V即记为输出为0，(同理定义VG1，VG2的输入输出状态)定义沟道区的长度L＝15μm，VDS＝1.5V，由l/L＝1/1.5，可以得到(第一顶栅4a到源区的距离)l＝10μm。所以当l≥10μm，可以得到VG3>1V。于是可以得到OR门逻辑，如表3所示，当第四顶栅的电压VG1和第二顶栅4b的电压VG2都为0，IDS＝0，VG3＝0，在第四顶栅上施加电压或者在第二顶栅4b上施加电压时，VG3＝1V，同样可以得到表2。如果第三顶栅4c的电压VG4＝1V，那么沟道电流IDS很难为零，沟道区常开，如果VG4＝-1V，沟道电流IDS很难大于漏电流，沟道为关断状态，因此可实现与门逻辑，如表4所示。以上各个实施例中，顶栅有两个、三个或是四个时，若无特殊说明，均是以其中的第一顶栅为输出极，其余各顶栅为输入极。当前第1页1 2 3