半导体装置制造方法

半导体装置制造方法
【专利摘要】本发明公开了一种半导体装置。该半导体装置包括在基底上彼此相邻的第一存储单元区域和第二存储单元区域。至少一个有源基体和一个浅沟槽隔离件可以顺序地层叠在第一存储单元区域和第二存储单元区域之间的边界处。第一有源鳍和第二有源鳍形成在浅沟槽隔离件的相应的侧面上，第一有源鳍和第二有源鳍从有源基体突出。至少一个深沟槽隔离件形成在有源基体的一个侧面上。
【专利说明】半导体装置
[0001]于2013 年 6 月 21 日提交的名称为 “Semiconductor Device and Method ForFabricating The Same (半导体装置及其制造方法)”的第10-2013-0071803号韩国专利申请其全部内容通过引用包含于此。

【技术领域】
[0002]在此描述的一个或更多个实施例涉及一种半导体装置。

【背景技术】
[0003]为了满足各种程序、应用和功能的操作要求，已经开发出以相对较快的速度和较低的电压操作的半导体装置。另外，已经开发出用来制造这些装置的工艺以改善可靠性和完整性。
[0004]在某些情况下，改善的完整性会导致在场效应晶体管(FET)中发生短沟道效应。在试图克服该效应方面，已经开发出所谓的鳍式场效应晶体管(FinFET)。这些类型的晶体管具有呈三维(3D)空间结构的沟道。


【发明内容】

[0005]根据一个或更多个实施例，一种半导体装置包括:第一存储单元区域和第二存储单元区域，在基底上彼此相邻；至少一个有源基体和一个浅沟槽隔离件，顺序地层叠在第一存储单元区域和第二存储单元区域之间的边界处；第一有源鳍和第二有源鳍，位于浅沟槽隔离件的相应的侧面上，第一有源鳍和第二有源鳍从有源基体突出；至少一个深沟槽隔离件，位于有源基体的一个侧面上。有源基体的宽度可以大于第一有源鳍和第二有源鳍中的每个的宽度。
[0006]半导体装置可以包括多个有源基体，其中，第一有源鳍和第二有源鳍可以通过浅沟槽隔离件分开，其中，所述多个有源鳍中的至少两个可以通过深沟槽隔离件分开。
[0007]半导体装置可以包括栅电极，其中，第一有源鳍和第二有源鳍可以沿着第一存储单元区域和第二存储单元区域之间的边界在第一方向上延伸，其中，栅电极可以在与第一方向交叉的第二方向上从第一有源鳍和第二有源鳍延伸。
[0008]栅极绝缘膜可以位于栅电极与第一有源鳍和第二有源鳍之间，分隔件可以位于栅电极的至少一个侧面上，其中，栅极绝缘膜可以沿着分隔件的侧壁延伸。栅电极可以包括栅极金属和功函数金属。
[0009]半导体装置可以包括分别形成在与栅电极相邻的第一有源鳍和第二有源鳍上的源区和漏区，其中，源区的上表面和漏区的上表面可以比栅极绝缘膜的下表面高。源区和漏区中的至少一个的一部分可以延伸到分隔件的下部中。
[0010]基底可以为绝缘基底。可以在第一存储单元区域中和第二存储单元区域中包括同一类型的存储器件。存储器件可以包括静态随机存取存储器。
[0011]根据另一实施例，一种半导体装置包括:第一存储单元区域和第二存储单元区域，彼此相邻地布置在基底上；奇数个有源鳍，分别形成在第一存储单元区域和第二存储单元区域中；多个有源基体，位于所述奇数个有源鳍的下部处的基底上，每个有源基体的宽度大于所述奇数个有源鳍中的每个的宽度，其中，第一存储单元区域和第二存储单元区域共用至少一个有源基体。
[0012]半导体装置可以包括:浅沟槽隔离件，位于第一存储单元区域和第二存储单元区域之间的边界处；深沟槽隔离件，在第一存储单元区域和第二存储单元区域中布置在至少两个有源基体之间。所述奇数个有源鳍可以通过浅沟槽隔离件相互分离，相邻的有源鳍可以通过深沟槽隔离件相互分离。
[0013]静态随机存取存储器(SRAM)器件可以位于第一存储单元区域和第二存储单元区域中。SRAM器件可以包括八个晶体管。与第一存储单元区域和第二存储单元区域之间的边界相邻地布置的晶体管可以包括至少两个有源鳍。与第一存储单元区域和第二存储单元区域之间的边界相邻的第一晶体管的尺寸可以比第二晶体管的尺寸大，其中，第二晶体管与所述边界分隔开的距离比第一晶体管与所述边界分隔开的距离大。
[0014]第一晶体管可以包括所述奇数个有源鳍中的一个有源鳍，第二晶体管可以包括所述奇数个有源鳍中的两个有源鳍，第三晶体管可以包括所述奇数个有源鳍中的三个有源鳍。第三晶体管可以与第一存储单元区域和第二存储单元区域之间的边界相邻。
[0015]第一晶体管可以包括上拉晶体管，第二晶体管可以包括下拉晶体管和选择晶体管，第三晶体管可以包括驱动晶体管和通道晶体管。
[0016]所述半导体装置可以包括位于所述奇数个有源鳍上以与所述奇数个有源鳍交叉的多个栅电极，其中，所述奇数个有源鳍可以包括九个有源鳍，其中，所述多个栅电极可以包括五个栅电极。
[0017]根据另一实施例，一种制造半导体装置的方法包括:提供包括彼此相邻的第一存储单元区域和第二存储单元区域的基底；在基底上的第一存储单元区域和第二存储单元区域之间的边界处形成虚设结构；在虚设结构的相应的侧面上形成虚设分隔件；通过去除虚设结构使基底的上表面暴露；利用虚设分隔件作为掩模通过蚀刻基底在第一存储单元区域中形成第一有源鳍并在第二存储单元区域中形成第二有源鳍。
[0018]所述方法可以包括在第一有源鳍的下部和第二有源鳍的下部形成有源基体，其中，形成有源基体的步骤包括蚀刻基底的处于第一存储单元区域中的部分和基底的处于第二存储单元区域中的部分。有源基体可以布置在第一存储单元区域和第二存储单元区域之间的边界处。
[0019]根据另一实施例，一种半导体装置包括:有源基体；至少一个沟槽隔离件；第一有源鳍，处于该基体上；第二有源鳍，与第一有源鳍相邻地处于该基体上，其中，第一有源鳍位于第一存储单元区域中，第二有源鳍位于与第一存储单元区域相邻的第二存储单元区域中，其中，第一存储单元区域和第二存储单元区域之间的边界处于第一有源鳍和第二有源鳍之间，其中，有源鳍和至少一个沟槽隔离件层叠在第一存储单元区域和第二存储单元区域之间。
[0020]有源基体的宽度可以大于第一有源鳍和第二有源鳍中的每个的宽度。所述至少一个沟槽隔离件可以位于第一有源鳍和第二有源鳍之间。另一隔离沟槽可以与有源基体的侧面相邻。第一有源鳍可以包括第一晶体管的沟道，第二有源鳍可以包括第二晶体管的沟道。

【专利附图】

【附图说明】
[0021]对于本领域技术人员而言通过参照附图详细地描述示例性实施例，特征将变得清楚，在附图中:
[0022]图1示出了半导体装置的实施例；
[0023]图2示出了图1中的存储单元阵列区域的一部分；
[0024]图3示出了沿着图2中的剖面线A-A的视图；
[0025]图4示出了沿着图2中的剖面线B-B的视图；
[0026]图5至图8示出了制造半导体装置的方法的一个实施例中包括的操作；
[0027]图9和图10示出了另一半导体装置；
[0028]图11和图12示出了半导体装置的另一实施例；
[0029]图13示出了半导体装置的另一实施例；
[0030]图14示出了半导体装置的另一实施例；
[0031]图15示出了半导体装置的另一实施例；
[0032]图16示出了图15中的第一存储单元的示例；
[0033]图17示出了图15中的第一存储单元的布局；
[0034]图18示出了沿着图17中的剖面线D-D的视图；
[0035]图19示出了半导体装置的另一实施例；
[0036]图20示出了包括半导体装置的前述实施例中的任一实施例的无线通信装置；
[0037]图21示出了包括半导体装置的前述实施例中的任一实施例的计算系统；
[0038]图22示出了包括半导体装置的前述实施例中的任一实施例的电子系统；以及
[0039]图23至图25示出了可以包括半导体装置的前述实施例中的任一实施例的半导体系统的示例。

【具体实施方式】
[0040]在下文中参照附图更充分地描述示例实施例；然而，示例实施例可以以不同的形式实施，而不应被解释为局限于在此阐述的实施例。相反，提供这些实施例使得本公开将是彻底的和完整的，并且这些实施例将向本领域技术人员充分地传达示例性实施方式。
[0041]在附图中，为了说明的清晰起见，会夸大层和区域的尺寸。也将理解的是，当层或元件被称作“在”另一层或基底“上”时，该层或元件可以直接在所述另一层或基底上，或者也可以存在中间层。另外，将理解的是，当层被称作“在”另一层“下”时，该层可以直接在所述另一层下，也可以存在一个或更多个中间层。此外，也将理解的是，当层被称作“在”两个层“之间”时，该层可以是这两个层之间唯一的层，或者也可以存在一个或更多个中间层。同样的附图标记始终表示同样的元件。
[0042]图1示出了半导体装置I的实施例。图2示出了图1中的存储单元阵列区域的一部分。图3示出了沿着线A-A截取的图2中的存储单元区域的剖视图。图4示出了沿着线B-B截取的图2中的存储单元区域的剖视图。
[0043]参照图1，半导体装置I包括位于基底100上的存储单元阵列区域MR和外围电路区域PR。一个或更多个存储器件可以布置在存储单元阵列区域MR中。这些存储器件的示例包括SRAM(静态随机存取存储器)、DRAM (动态随机存取存储器)、NAND或NOR闪速存储器、MRAM(磁性随机存取存储器)、PRAM(相变随机存取存储器)和RRAM(电阻式随机存取存储器)。
[0044]用来驱动存储单元阵列区域MR中的存储器件的一个或更多个器件可以布置在外围电路区域PR中。驱动器件的示例包括输入/输出(I/O)缓冲器、读取电路和写入电路。
[0045]参照图2至图4，多个存储单元区域MCl和MC2可以布置在存储单元阵列区域MR中。存储单元区域MCl和MC2可以按格子形状排列并且以阵列的形式布置。
[0046]在这种情况下，相同的存储器件可以布置在第一存储单元区域MCl和第二存储单元区域MC2中。第二存储单元区域MC2可以与第一存储单元区域MCl相邻。此外，第一存储单元区域MCl和第二存储单元区域MC2可以对称地布置。具体地讲，相同的存储器件可以形成在第一存储单元区域MCl和第二存储单元区域MC2中，形成在第一存储单元区域MCl中的存储器件和形成在第二存储单元区域MC2中的存储器件可以基于它们之间的边界对称地布置。
[0047]在下文中，将详细地描述第一存储单元区域MCl和第二存储单元区域MC2。下面的描述可以以相同的方式应用于其他存储单元区域。
[0048]第一存储单元区域MCl和第二存储单元区域MC2中的每个存储器件可以包括布置在基底100上的有源基体110、布置在有源基体110上的有源鳍120、栅极绝缘膜130和布置在有源鳍120上的栅电极140。可以顺序地层叠这些部件中的两个或更多个。
[0049]例如，基底100 可以是由例如 S1、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs 或 InP 中的一种或更多种制成的半导体基底。
[0050]有源基体110可以布置在基底100上。有源基体110可以与基底100 —体地形成并且可以由与基底100的材料相同的材料制成。在其他实施例中，有源基体可以形成在基底100上和/或由与基底100的材料不同的材料制成。
[0051]有源基体110可以通过例如深沟槽隔离件(DTI) 150相互分开。深沟槽隔离件150的深度可以比下面将要描述的浅沟槽隔离件(STI) 160的深度大。
[0052]成对的有源鳍120形成在有源基体110中的对应的有源基体上。有源鳍120可以布置成沿着第一方向(例如，Y方向)延伸。
[0053]每个有源鳍120可以具有呈锥形的横截面形状，从而有源鳍120的宽度从上部到下部变得越来越宽。在其他实施例中，有源鳍可以具有不同的形状。例如，有源鳍120的横截面形状可以具有矩形形状或圆形形状。在这后一种情形下，有源鳍120的一个或更多个角部可以被倒圆。
[0054]在一个实施例中，有源鳍120的宽度Wl可以小于与有源鳍120的下部对应的有源基体110的宽度W2。在一些实施例中，有源鳍120可以按对分组。有源鳍120可以被按对分组，以允许两个有源鳍120由后面将描述的制造工艺中的一个虚设结构112 (在图5中)形成。
[0055]在该实施例中，可以在第一存储单元区域MCl和第二存储单元区域MC2中的每个储存单元区域中布置奇数个有源鳍120。图2示出了，在第一存储单元区域MCl和第二存储单元区域MC2中的每个存储单元区域中布置了三个有源鳍120。然而，在其他实施例中，可以在每个存储单元区域中布置不同数量的有源鳍120 (例如，5个、9个、11个等)。
[0056]每对中的有源鳍120可以通过浅沟槽隔离件160相互分开。浅沟槽隔离件160可以形成为围绕有源鳍120的一部分。在一个实施例中，浅沟槽隔离件160可以被布置成围绕有源鳍120的下部。
[0057]在一些实施例中，浅沟槽隔离件160可以包括与深沟槽隔离件150的材料相同的材料。具体地讲，浅沟槽隔离件160和深沟槽隔离件150可以由绝缘膜制成。更具体地讲，浅沟槽隔离件160和深沟槽隔离件150可以由氧化物、氮化物、氮氧化物或它们的组合制成。形成浅沟槽隔离件160和深沟槽隔离件150的材料的示例可以包括氧化硅(S12)、氮化硅(SiN)和氮氧化硅(S1N)。
[0058]在一些实施例中，有源鳍120可以与基底100 —体地形成。具体地讲，有源鳍120可以通过由半导体材料制成的基底100的蚀刻而形成。
[0059]在一些实施例中，有源鳍120可以用作晶体管TR(在图4中)的沟道。例如，沟道可以沿着有源鳍120的三个侧面形成。在其他实施例中，晶体管TR(在图4中)的沟道可以形成在有源鳍120的两个相对的侧面上。
[0060]栅极绝缘膜130和栅电极140可以沿着与第一方向(例如，Y方向)交叉的第二方向(例如，X方向)顺序地层叠并布置在有源鳍120上。
[0061]如图3中所示，栅极绝缘膜130可以沿着第二方向(例如，X方向)延伸，并且可以布置成覆盖有源鳍120的上部的一部分。此外，栅极绝缘膜130可以布置成沿着布置在栅电极140的相应侧面上的分隔件170的侧壁延伸至所述上部,如图4中所示。
[0062]在该实施例中，因为栅极绝缘膜130可以通过替换工艺(或后栅极工艺)形成，所以栅极绝缘膜130可以具有上述的形状。在其他实施例中，栅极绝缘膜130可以具有不同的形状。例如，在一些实施例中，作为先栅极工艺的结果，栅极绝缘膜130可能没有沿着分隔件170的侧壁延伸到所述上部，而是会如图4中所示地布置在栅电极140的下部上。
[0063]栅极绝缘膜130可以由例如高k材料制成。在一些实施例中，栅极绝缘膜130可以由例如Hf02、A1203、ZrO2或TaO2制成。
[0064]界面膜可以被包括在栅极绝缘膜130和有源鳍120之间，以防止在栅极绝缘膜130和有源鳍120之间形成劣质的界面。界面膜可以包括介电常数k等于或低于9的低k材料层。例如，界面膜可以是或者可以包括氧化硅膜(这里，k约为4)或氮氧化硅膜(这里，根据氧原子和氮原子的含量，k约为4至8)。此外，界面膜可以由硅酸盐制成，或者可以由前述膜的组合制成。
[0065]栅电极140可以沿着第二方向(例如，X方向)与栅极绝缘膜130平行地布置。栅电极140可以包括导电材料。在一些实施例中，栅电极140可以包括导电性高的金属,但是这并不是必需的。
[0066]分隔件170可以布置在栅电极140的至少一个侧面上。如图4中所示，在一个实施例中，分隔件170可以布置在栅电极140的相应侧面上。图4不出的是分隔件170的一个侧表面是弯曲的。然而，在其他实施例中，分隔件170的形状可以是不同的。例如，在一些实施例中，分隔件170可以呈“ I ”形或“L”形。
[0067]如图4中所示，源区182和漏区184在有源鳍120上布置在栅电极140的相应的侧面上。另外，源区182的上表面和漏区184的上表面可以与有源鳍120的上表面形成在同一高度处。在一些实施例中，源区182的上表面和漏区184的上表面可以具有与有源鳍120的上表面的高度不同的高度。
[0068]层间绝缘膜194可以布置在源区182和漏区184上。层间绝缘膜194可以是氧化物膜、氮化物膜、氮氧化物膜或它们的组合。形成层间绝缘膜194的材料的示例可以包括氧化娃(S12)、氮化娃(SiN)和氮氧化娃(S1N)。
[0069]在一个实施例中，有源鳍120、覆盖有源鳍120的上部的一部分的栅极绝缘膜130和栅电极140、布置在栅电极140的相应侧面上的分隔件170、源区182和漏区184可以形成晶体管TR。晶体管TR可以在相应的存储单元区域MCl和MC2中的存储器件中执行特定的功能。例如，一些晶体管TR可以用作数据储存器件，另外的晶体管TR可以用作控制存储器件的操作的控制器件。
[0070]在一个实施例中，有源基体110和浅沟槽隔离件160可以顺序地层叠并布置在第一存储单元区域MCl和第二存储单元区域MC2的边界上，如图3中所示。换言之，第一存储单元区域MCl和第二存储单元区域MC2可以共用有源基体110中的任意一个。根据这种结构，半导体装置I的尺寸可以减小或被小型化。
[0071]图5至图8示出了制造半导体装置的方法的一个实施例中包括的操作。参照图5，在基底100上形成虚设结构112和虚设分隔件114。具体地讲，利用CVD工艺或PECVD工艺在基底100上形成第一绝缘膜。然后，将形成在基底100上的第一绝缘膜图案化，以形成虚设结构112。在一个实施例中，可以在第一存储单元区域MCl和第二存储单元区域MC2之间的边界上形成虚设结构112。虚设结构112可以是例如氧化物膜、氮化物膜、氮氧化物膜或它们的组合。
[0072]然后，在虚设结构112上形成第二绝缘膜以覆盖虚设结构112。然后，通过将虚设结构112上的第二绝缘膜图案化，在虚设结构112的相应侧面上形成虚设分隔件114。可以利用例如各向异性蚀刻来执行形成虚设分隔件114的步骤。
[0073]在一个实施例中，虚设分隔件114可以形成在第一存储单元区域MCl和第二存储单元区域MC2中。虚设分隔件114可以由比虚设结构112的材料硬的材料制成。例如，如果虚设结构112由氧化物膜制成，则虚设分隔件114可以由氮氧化物膜或另一材料膜制成。
[0074]参照图6，去除虚设结构112以暴露基底100的上表面。然后，利用虚设分隔件114作为掩模通过对被暴露的基底100的蚀刻来形成有源鳍120。例如，通过诸如反应性离子蚀刻的各向异性蚀刻来执行蚀刻基底100的步骤。
[0075]通过上面描述的工艺，在虚设分隔件114的下部上形成有源鳍120。因此，按照与虚设分隔件114的方式相同的方式，在第一存储单元区域MCl和第二存储单元区域MC2中形成有源鳍120。然而，有源鳍可以不形成在第一存储单元区域MCl和第二存储单元区域MC2之间的边界上。
[0076]参照图7，可以形成保护膜155以覆盖有源鳍120和虚设分隔件114。然后，对保护膜155、有源鳍120和虚设分隔件114中的一部分进行蚀刻，从而在第一存储单元区域MCl和第二存储单元区域MC2之间的边界上形成有源基体110。通过上面描述的工艺，第一存储单元区域MCl和第二存储单元区域MC2可以共用至少一个有源基体110。
[0077]参照图8，在有源鳍120之间形成浅沟槽隔离件160，在有源基体110之间形成深沟槽隔离件150。浅沟槽隔离件160和深沟槽隔离件150可以包括相同的材料。具体地讲，浅沟槽隔离件160和深沟槽隔离件150可以由绝缘膜形成。更具体地讲，浅沟槽隔离件160和深沟槽隔离件150可以由氧化物膜、氮化物膜、氮氧化物膜或它们的组合形成。可以形成浅沟槽隔离件160和深沟槽隔离件150的材料的示例可以包括氧化硅(S12)、氮化硅(SiN)和氮氧化娃(S1N)。
[0078]通过上面描述的制造工艺，浅沟槽隔离件160可以布置在第一存储单元区域MCl和第二存储单元区域MC2之间的边界上。另外，深沟槽隔离件150可以布置在第一存储单元区域MCl和第二存储单元区域MC2的内部。
[0079]接下来，参照图3，在浅沟槽隔离件160和深沟槽隔离件150上形成覆盖有源鳍120的上部的一部分的栅极绝缘膜130和栅电极140。在一些实施例中，可以通过例如后栅极工艺形成栅极绝缘膜130和栅电极140。
[0080]虽然有源基体110可以在有源鳍120之后形成，但是这并不是必需的。在可选择的实施例中，可以首先形成有源基体110，然后可以在有源基体110上形成有源鳍120。
[0081]图9和图10示出了另一半导体装置。更具体地讲，图9示出了不同于图1至图4中示出的半导体装置I的半导体装置99。图10是沿着图9中的线C-C截取的剖视图。
[0082]参照图9和图10，有源基体210可以布置在半导体装置99的基底200上。有源基体210没有被布置在第一存储单元区域MCa和第二存储单元区域MCb之间的边界处。即，在半导体装置99中，第一存储单元区域MCa和第二存储单元区域MCb并不共用有源基体210。因此，深沟槽隔离件250可以布置在第一存储单元区域MCa和第二存储单元区域MCb之间的边界上。
[0083]另外，在半导体装置99中，有源鳍220和虚设有源鳍222可以布置在有源基体210上。此外，有源鳍220和虚设有源鳍222可以通过浅沟槽隔离件260相互分开。栅极绝缘膜230和栅电极240可以顺序地层叠在有源鳍220和虚设有源鳍222上。
[0084]有源鳍220可以是用作存储器件的一部分的鳍状部，但是虚设有源鳍222可以是不用作存储器件的一部分的鳍状部。因为例如如图5中所示,两个有源鳍220由一个虚设结构112形成，所以会在半导体装置99中存在虚设有源鳍222。
[0085]更具体地讲，如果在一个存储单元区域(例如，第一存储单元区域MCa)中设置奇数个有源鳍220，则如上所述由一个虚设结构112 (在图5中)形成两个有源鳍220。因此，任意一个所形成的有源鳍220变为不用作存储器件的虚设有源鳍222。在这种情况下，形成有虚设有源鳍222的区域在存储单元区域MCa和MCb中残留为不必要的区域。
[0086]然而，对于图1至图4中的半导体装置1，第一存储单元区域MCl和第二存储单元区域MC2共用一个或更多个有源基体110。因此，在第一存储单元区域MCl和第二存储单元区域MC2中并不存在图9和图10中示出的虚设有源鳍222。因此，消除了在图9和图10中示出的不必要的区域(例如，用长度L指示的区域)。另外，使各个存储单元区域MCl和MC2的面积减小。因此，半导体装置I的小型化成为可能。
[0087]图11和图12示出了半导体装置2的另一实施例，半导体装置2包括栅电极142，栅电极142可以包括功函数金属142a和栅极金属142b。功函数金属142a可以起到调整功函数的作用，栅极金属142b可以起到填充由功函数金属142a形成的空间的作用。
[0088]功函数金属142a可以具有包括金属的单层结构或者包括金属氮化物膜和金属的多层结构。形成功函数金属142a的金属的示例可以包括例如Al、W、Ti或它们的组合。金属氮化物膜可以包括例如TiN、TaN或它们的组合。
[0089]功函数金属142a可以沿着布置在栅极绝缘膜130和栅极金属142b的相应侧面上的分隔件170的侧壁向上延伸。栅极金属142b可以包括导电性高的金属。这样的金属的示例包括W和Al。
[0090]图13示出了半导体装置3的另一实施例，半导体装置3包括SOI (绝缘体上硅)基底。具体地讲，可以通过在埋置氧化物膜102上形成单晶硅并将单晶硅图案化来形成有源鳍120和有源基体110。换言之，在半导体装置3中，有源鳍120和有源基体110可以是外延层。使用SOI基底可以缩短半导体装置3的操作工艺中的延迟时间。
[0091]图14示出了半导体装置4的另一实施例，半导体装置4包括具有升高形状的源区182和漏区184。S卩，源区182的上表面和漏区184的上表面可以形成为比栅极绝缘膜130的下表面高。此外，在一些实施例中，源区182的上表面和漏区184的上表面可以形成为比功函数金属142a的下表面高。
[0092]另外，源区182的一部分和漏区184的一部分可以形成为与分隔件170叠置。即，源区182的一部分和漏区184的一部分可以为被挤到分隔件170的下部中的褶皱的形状。
[0093]图15示出了半导体装置5的另一实施例。图16示出了图15中的第一 SRAM存储单元的电路图。图17示出了图15中的第一 SRAM存储单元的布局图。图18示出了沿着图17中的线D-D截取的剖视图。SRAM器件可以布置在各存储单元阵列区域MR中。此外，每个SRAM器件可以由8个晶体管形成。
[0094]参照图15，多个SRAM存储单元区域SMCl和SMC2可以布置在半导体装置5的存储单元阵列区域MR中。多个SRAM存储单元区域SMCl和SMC2可以按格子形状排列并且可以按阵列的形式布置。
[0095]参照图16，SRAM存储单元区域(例如，第一 SRAM存储单元区域SMC1)可以包括并联连接在电源节点VDD和接地节点VSS之间的第一逆变器INVl和第二逆变器INV2、连接到相应的逆变器INVl和INV2的输出节点的第一选择晶体管PSl和第二选择晶体管PS2、受第一逆变器INVl的输出控制的驱动晶体管DT以及连接到驱动晶体管DT的输出节点的通道晶体管(pass transistor) PT。S卩，SRAM存储单元区域(例如,第一 SRAM存储单元区域SMCI)可以包括含有8个晶体管的SRAM器件。
[0096]第一选择晶体管PSl和第二选择晶体管PS2可以分别连接到位线BL和互补位线BLb。第一选择晶体管PSl的栅极和第二选择晶体管PS2的栅极可以连接到写入字线WWL。
[0097]第一逆变器INVl包括串联连接的第一上拉晶体管PUl和第一下拉晶体管roi。第二逆变器INV2包括第二上拉晶体管PU2和第二下拉晶体管TO2。第一上拉晶体管PUl和第二上拉晶体管PU2可以是PFET晶体管。第一下拉晶体管PDl和第二下拉晶体管PD2可以是NFET晶体管。
[0098]此外，第一逆变器INVl和第二逆变器INV2可以构成一个闩锁电路。在该闩锁电路中，第一逆变器INVl的输入节点可以连接到第二逆变器INV2的输出节点，第二逆变器INV2的输入节点可以连接到第一逆变器INVl的输出节点。
[0099]驱动晶体管DT和通道晶体管PT可以用来读取存储在包括第一逆变器INVl和第二逆变器INV2的闩锁电路中的数据。驱动晶体管DT的栅极可以连接到第一逆变器INVl的输出节点，通道晶体管PT的栅极可以连接到读取字线RWL。驱动晶体管DT的输出可以连接到接地节点VSS，通道晶体管PT的输出可以连接到读取位线RBL。
[0100]通过上面描述的电路构造，存储在SRAM器件中的数据可以通过两个端口(例如，双端口 )来存取。首先，通过写入字线WWL、位线BL和互补位线BLb的选择，可以将数据写入包括第一逆变器INVl和第二逆变器INV2的闩锁电路中或者可以从该闩锁电路读取数据。另外，通过读取字线RWL和读取位线RBL的选择，可以读取存储在包括第一逆变器INVl和第二逆变器INV2的闩锁电路中的数据。即，该路径可以用作第二端口。
[0101]在上面描述的SRAM器件中，基于第二端口的数据读取可以独立于基于第一端口的操作来执行。因此，数据读取操作不会对存储在闩锁电路中的数据产生影响。换言之，可以独立地执行存储在闩锁电路中的数据的读取步骤和闩锁电路中的数据的写入步骤。
[0102]参照图17和图18，SRAM存储单元区域(例如，第一 SRAM存储单元区域SMC1)可以包括九个有源鳍Fl至F9、五个栅电极Gl至G5以及多个接触件300、302、304、306、308、310、312、314、316、318、320、322、324和326。第一有源鳍Fl至第九有源鳍F9可以布置为沿着第一方向(例如，Y方向)延伸。
[0103]第一栅电极Gl可以与第一有源鳍Fl至第三有源鳍F3叠置，并且可以布置成沿着第二方向(例如，X方向)延伸。第一下拉晶体管PDl可以形成在第一有源鳍Fl和第二有源鳍F2与第一栅电极交叉的区域中。第一上拉晶体管PUl可以形成在第三有源鳍F3与第一栅电极Gl交叉的区域中。
[0104]第一下拉晶体管roi的源极可以连接到第二接触件302。第二接触件302可以连接到接地节点VSS。第一上拉晶体管I3Ul的源极可以连接到第五接触件308。第五接触件308可以连接到电源节点VDD。第一下拉晶体管HH的漏极和第一上拉晶体管的漏极可以连接到第一接触件300。即，第一下拉晶体管PDl和第一上拉晶体管PUl可以共用第一接触件300。
[0105]第一选择晶体管PSl可以形成在第一有源鳍Fl和第二有源鳍F2与第二栅电极G2交叉的区域中。第一选择晶体管PSl的漏极可以连接到第一接触件300。S卩，第一下拉晶体管ro1、第一上拉晶体管PUI和第一选择晶体管PSI可以共用第一接触件300。第一选择晶体管PSl的源极可以连接到第四接触件306。第四接触件306可以连接到位线BL。第二栅电极G2可以连接到第三接触件304。第三接触件304可以连接到写入字线WWL。
[0106]第一下拉晶体管PDl和第一选择晶体管PSl可以利用两个有源鳍Fl和F2形成。第一上拉晶体管PUl可以利用一个有源鳍F3形成。因此，第一下拉晶体管PDl和第一选择晶体管PSl的尺寸可以比第一上拉晶体管的尺寸大。
[0107]第六接触件310可以通过第三有源鳍F3连接到第一接触件300。第六接触件310可以连接到第五栅电极G5。第五栅电极G5可以布置成沿第二方向(例如，X方向)延伸，以与第四有源鳍F4至第九有源鳍F9交叉。
[0108]第二上拉晶体管PU2可以形成在第四有源鳍F4与第五栅电极G5相互交叉的区域中。第二下拉晶体管PD2可以形成在第五有源鳍F5和第六有源鳍F6与第五栅电极G5交叉的区域中。驱动晶体管DT可以形成在第七有源鳍F7至第九有源鳍F9与第五栅电极G5交叉的区域中。
[0109]如前所述，因为第一接触件300通过第三有源鳍F3和第六接触件310连接到第五栅电极G5，所以第一上拉晶体管PU1、第一下拉晶体管PDl和第一选择晶体管PSl的输出可以施加到第二上拉晶体管PU2、第二下拉晶体管PD2和驱动晶体管DT的栅极。
[0110]第二上拉晶体管PU2的漏极和第二下拉晶体管PD2的漏极可以连接到第七接触件312和第十四接触件326。第七接触件312可以连接到第一栅电极G1。因此，第二上拉晶体管PU2的输出和第二下拉晶体管PD2的输出可以施加到第一上拉晶体管PUl的栅极和第一下拉晶体管HH的栅极。
[0111]第二上拉晶体管PU2的源极可以连接到第八接触件314。第八接触件314可以连接到电源节点VDD。第二下拉晶体管PD2的源极和驱动晶体管DT的源极可以连接到第十三接触件324。此外，第十三接触件324可以连接到接地节点VSS。
[0112]第二选择晶体管PS2可以形成在第五有源鳍F5和第六有源鳍F6与第三栅电极G3交叉的区域中，通道晶体管PT可以形成在第七有源鳍F7至第九有源鳍F9与第四栅电极G4交叉的区域中。
[0113]第二选择晶体管PS2的源极可以连接到第九接触件316。第九接触件316可以连接到互补位线BLb。第二选择晶体管PS2的漏极可以连接到第十四接触件326。如前所描述的，因为第十四接触件326通过第四有源鳍F4连接到第七接触件312，所以第二选择晶体管PS2的输出可以施加到第一上拉晶体管PUl的栅极和第一下拉晶体管roi的栅极。
[0114]第三栅电极G3可以连接到第十接触件318。第十接触件318可以连接到写入字线WWL。换言之，第十接触件318和第三接触件304可以彼此电连接。
[0115]通道晶体管PT的源极可以连接到第十一接触件320。第十一接触件320可以连接到读取位线RBL。通道晶体管PT的漏极可以连接到驱动晶体管DT的漏极。
[0116]第四栅电极G4可以连接到第十二接触件322。第十二接触件322可以连接到读取字线RWL。在该实施例中，第一 SRAM存储单元区域SMCl和第二 SRAM存储单元区域SMC2可以共用第十二接触件322和第十三接触件324。在其他实施例中，第一 SRAM存储单元区域SMCl和第二 SRAM存储单元区域SMC2可以不共用任何接触件，而是可以通过单独的接触件连接到写入字线WWL和接地节点VSS。
[0117]驱动晶体管DT和通道晶体管PT可以利用三个有源鳍F7至F9形成。第二下拉晶体管PD2和第二选择晶体管PS2可以利用两个有源鳍F5和F6形成。第二上拉晶体管可以利用一个有源鳍F4形成。因此，驱动晶体管DT和通道晶体管PT的尺寸可以大于第二下拉晶体管PD2和第二选择晶体管PS2的尺寸。另外，第二下拉晶体管PD2和第二选择晶体管PS2的尺寸可以大于第二上拉晶体管PU2的尺寸。
[0118]换言之，根据一个实施例，布置在第一 SRAM存储单元区域SMCl和第二 SRAM存储单元区域SMC2之间的边界上的晶体管的尺寸可以大于与第一 SRAM存储单元区域SMCl和第二 SRAM存储单元区域SMC2之间的边界远离的晶体管的尺寸。
[0119]即使在半导体装置5中，第一 SRAM存储单元区域SMCl和第二 SRAM存储单元区域SMC2也可以共用一个或更多个有源基体360。换言之，有源基体360可以形成在第一 SRAM存储单元区域SMCl和第二 SRAM存储单元区域SMC2之间的边界上。
[0120]第十有源鳍FlO可以布置成在与第一 SRAM存储单元区域SMCl和第二 SRAM存储单元区域SMC2之间的边界相邻的第二 SRAM存储单元区域SMC2中沿着第一方向(例如，Y方向)延伸。使第九有源鳍F9与第十有源鳍FlO分离的浅沟槽隔离件374可以布置在第一SRAM存储单元区域SMCl和第二 SRAM存储单元区域SMC2之间的边界上。使有源基体360相互分离的深沟槽隔离件372可以布置在第一 SRAM存储单元区域SMCl和第二 SRAM存储单元区域SMC2中。
[0121]如前所述，如果SRAM存储单元区域(例如，第一 SRAM存储单元区域SMC1)包括九个有源鳍Fl至F9并且相邻的SRAM存储单元区域(例如，第一 SRAM存储单元区域SMCl和第二 SRAM存储单元区域SMC2)共用有源基体360，则可以使SRAM器件小型化。因此，可以减小半导体装置5的整体尺寸。
[0122]图19示出了半导体装置6的实施例，半导体装置6包括逻辑区域410和SRAM形成区域420。用于半导体装置6的操作的逻辑器件可以形成在逻辑区域410中。SRAM器件可以形成在SRAM形成区域420中。半导体装置I至5的前述实施例中的任何一个可以布置在SRAM形成区域420中。在其他实施例中，前述半导体装置I至5中的两个或更多个的组合可以布置在SRAM形成区域420中。在其他实施例中，在SRAM形成区域420中可以包括不同于SRAM器件的器件。这些器件包括例如DRAM、MRAM、RRAM或PRAM。在这种情况下，逻辑区域410可以包括与这些不同类型的存储器对应的电路。
[0123]图20示出了可以包括根据前述实施例中的任何一个实施例的半导体装置的无线通信装置900。例如，无线通信装置900可以是蜂窝电话、智能电话终端、手提步话机、个人数字助理(PDA)、膝上型计算机、视频游戏单元或另一种类型的装置。无线通信装置900可以利用例如码分多址(CDMA)、时分多址(TDMA)(例如，用于移动通信的全球系统GSM))或另一种类型的包括短程标准、中程标准和长程标准在内的无线通信标准。
[0124]无线通信装置900可以通过接收路径和发送路径提供双向通信。在接收路径上由一个或更多个基站发送的信号可以通过天线911来接收，或者可以被提供给接收器(RCVR)9130接收器913可以执行接收信号的条件化和数字化，并且向数字部分(digitalsect1n) 920提供样本用于额外的处理。在发送路径上，发射器(TMTR) 915可以接收从数字部分920发送的数据，执行数据的处理和条件化，并且产生调制信号。调制信号可以通过天线911被发送到一个或更多个基站。
[0125]数字部分920可以通过一个或更多个数字信号处理器(DSP)、微处理器和精简指令集计算机(RISC)来实施。此外，数字部分920可以制造成一个或更多个专用集成电路(ASIC)或其他类型的集成电路(1C)。
[0126]数字部分920可以包括例如各种处理和接口单元，例如，调制解调器处理器934、视频处理器922、应用程序处理器924、显示器处理器928、控制器/多核处理器926、中央处理单元930和/或外部总线接口(EBI)932。外部总线接口 932可以与外部存储器940相互交换数据。
[0127]视频处理器922可以是图形应用程序处理器或者可以包括图形应用程序处理器。例如，视频处理器922可以包括用于特定集合的图形操作的特定数量的处理单元或模块。视频处理器922的特定部件可以通过固件和/或软件来实施。例如，控制单元可以通过用于执行上述功能的固件和/或软件模块(例如，程序或功能)来实施。固件和/或软件代码可以储存在存储器中，或者可以通过处理器(例如，多核处理器926)来执行。存储器可以在处理器内或处理器外部来实施。
[0128]视频处理器922可以实施软件接口，例如以开放性图形库(OpenGL)或直接3D(Direct3D)为例。中央处理单元930可以与视频处理器922 —起执行一系列的图形处理操作。控制器/多核处理器926可以包括至少两个核，并且(根据例如控制器/多核处理器926将要处理的工作量)向两个核分配工作量用于同时处理。
[0129]应用程序处理器924被示出为数字部分920中的一个组成元件。在可选择的实施例中，数字部分920可以实施为被集成到一个应用程序处理器924或应用程序芯片中。
[0130]调制解调器处理器934可以执行在数字部分920与接收器913或发射器915之间的数据传送过程中的必要操作。显示处理器928可以执行用于驱动显示器910的操作。
[0131]根据上面描述的实施例的半导体装置I至6可以用作用于处理器922、924、926、928、930和934的操作的缓存存储器或缓冲存储器。
[0132]图21示出了包括半导体装置的前述实施例中的一个或更多个实施例的计算系统1000。参照图21，计算系统1000包括中央处理单元(CPU) 1002、系统存储器1004、图形系统1010和显示器1006。
[0133]中央处理单元1002可以执行用来驱动计算系统1000的操作。系统存储器1004可以被构造为储存数据。系统存储器1004可以存储由中央处理单元1002处理过的数据。系统存储器1004可以起着中央处理单元1002的操作存储器的作用。系统存储器1004可以包括一个或更多个诸如DDR SDRAM (双倍数据率静态DRAM)或SDR SDRAM (单倍数据率SDRAM)的易失性存储器以及/或者一个或更多个诸如EEPR0M(电可擦除可编程ROM)或闪速存储器的非易失性存储器。可以采用根据上面描述的实施例的半导体装置I至6中的任何一个来作为系统存储器1004的组成元件。
[0134]图形系统1010可以包括图形处理单元(GPU) 1011、图形存储器1012、显示器控制器1013、图形接口 1014和图形存储器控制器1015。图形处理单元1011可以执行计算系统1000所需要的图形操作。例如，图形处理单元1011可以汇编包括至少一个顶点的基元(primitive),并且可以利用汇编的基元执行渲染(rendering)。
[0135]图形存储器1012可以储存由图形处理单元1011处理过的图形数据或者提供给图形处理单元1011的图形数据。图形存储器1012可以起着图形处理单元1011的操作存储器的作用。可以采用根据上面描述的实施例的半导体装置I至6中的任何一个来作为图形存储器1012的组成元件。
[0136]显示器控制器1013可以控制显示器1006以显示渲染后的图像帧。图形接口 1014可以执行中央处理单元1002和图形处理单元1011之间的接口连接。图形存储器控制器1015可以提供系统存储器1004和图形处理单元1011之间的存储访问。
[0137]计算系统1000还可以包括一个或更多个输入装置(例如，按钮、触摸屏和/或麦克风)和/或一个或更多个诸如扬声器的输出装置。计算系统1000还可以包括通过有线或无线与外部装置交换数据的接口装置。接口装置可以包括例如天线或者有线/无线收发器。
[0138]根据一个实施例，计算系统1000可以是某种计算系统，例如，移动电话、智能电话、个人数字助理(PDA)、台式计算机、笔记本计算机或平板。
[0139]图22示出了包括根据前述实施例中的一个或更多个的半导体装置的电子系统。参照图22，电子系统1100包括控制器1110、输入/输出(I/O)装置1120、存储器1130、接口 1140和总线1150。控制器1110、1/0装置1120、存储器1130和/或接口 1140可以通过总线150相互结合。总线1150对应于传送数据所通过的路径。
[0140]控制器1110可以包括微处理器、数字信号处理器、微控制器和执行类似功能的逻辑元件中的至少一种。I/o装置1120可以包括按键、键盘和显示装置。存储器1130可以储存数据和/或命令。接口 1140的作用可以是将数据传送到通信网络或者从通信网络接收数据。接口 1140可以是有线类型或无线类型。例如，接口 1140可以包括天线或者有线/无线收发器。
[0141]电子系统1100可以包括作为用于改善控制器1110的操作的操作存储器的高速DRAM和/或SRAM。可以采用半导体装置I至6中的任何一个用为操作存储器。此外，半导体装置I至6中的任何一个可以被设置在存储器1130中，或者可以被设置为控制器1110或者I/O装置1120的部件。
[0142]电子系统1100可以应用于PDA(个人数字助理)、便携式计算机、网络平板、无线电话、移动电话、数字音乐播放器、存储卡或者所有可以在无线环境下发送和/或接收信息的电子装置。
[0143]图23至图25示出了可以包括根据前述实施例中的一个或更多个的半导体装置的半导体系统的不同实施例。图23示出了平板PC1200，图24示出了笔记本计算机1300，图25示出了智能电话1400。半导体装置I至6中的至少一个可以用在平板PC1200、笔记本计算机1300或智能电话1400中。
[0144]半导体装置还可以应用于在此没有具体提到的其他类型的集成电路装置。例如，在一些实施例中，半导体系统可以实施为计算机、UMPC(超级移动PC)、工作站、上网本、PDA (个人数字助理)、便携式计算机、无线电话、移动电话、电子书、PMP (便携式多媒体播放器)、便携式游戏机、导航装置、黑匣子、数码相机、3D电视机、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器或数字视频播放器。
[0145]上述实施例中的一个或更多个提供了一种可以实现小型化的半导体装置。上述实施例中的一个或更多个还提供了一种用于制造可以实现小型化的半导体装置的方法。由于在一个或更多个实施例中，第一存储单元区域和第二存储单元区域共用有源鳍，所以在一个或更多个实施例中不需要虚设有源基底，使得半导体装置能够微型化。
[0146]已经在此披露了示例实施例，虽然采用了特定的术语，但是仅以普通的和描述性的含义来使用和解释它们，而不是出于限制的目的。在一些情况下，如本领域普通技术人员将清楚的，自提交本申请之时起，除非另外特别指明，否则结合具体的实施例描述的特征、特性和/或元件可以单独地使用或者与结合其他实施例描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解的是，在不脱离如权利要求所阐述的本发明的精神和范围的情况下，可以做出形式和细节上的各种改变。
【权利要求】
1.一种半导体装置，所述半导体装置包括: 第一存储单元区域和第二存储单元区域，在基底上彼此相邻； 至少一个有源基体和一个浅沟槽隔离件，顺序地层叠在第一存储单元区域和第二存储单元区域之间的边界处； 第一有源鳍和第二有源鳍，位于浅沟槽隔离件的相应的侧面上，第一有源鳍和第二有源鳍从有源基体突出；以及 至少一个深沟槽隔离件，位于有源基体的一个侧面上。
2.如权利要求1所述的半导体装置，其中，有源基体的宽度大于第一有源鳍和第二有源鳍中的每个的宽度。
3.如权利要求2所述的半导体装置，有源基体的个数为多个， 其中，第一有源鳍和第二有源鳍通过浅沟槽隔离件分开，其中，所述多个有源鳍中的至少两个通过深沟槽隔离件分开。
4.如权利要求2所述的半导体装置，所述半导体装置还包括栅电极， 其中，第一有源鳍和第二有源鳍沿着第一存储单元区域和第二存储单元区域之间的边界在第一方向上延伸，其中，栅电极在与第一方向交叉的第二方向上从第一有源鳍和第二有源鳍延伸。
5.如权利要求4所述的半导体装置，所述半导体装置还包括: 栅极绝缘膜，位于栅电极与第一有源鳍和第二有源鳍之间；以及 分隔件，位于栅电极的至少一个侧面上，其中，栅极绝缘膜沿着分隔件的侧壁延伸。
6.如权利要求5所述的半导体装置，其中，栅电极包括栅极金属和功函数金属。
7.如权利要求5所述的半导体装置，所述半导体装置还包括: 源区和漏区，分别形成在与栅电极相邻的第一有源鳍和第二有源鳍上，其中，源区的上表面和漏区的上表面比栅极绝缘膜的下表面高。
8.如权利要求7所述的半导体装置，其中，源区和漏区中的至少一个的一部分延伸到分隔件的下部中。
9.如权利要求1所述的半导体装置，其中，基底为绝缘基底。
10.如权利要求1所述的半导体装置，其中，在第一存储单元区域和第二存储单元区域中包括同一类型的存储器件。
11.如权利要求10所述的半导体装置，其中，存储器件包括静态随机存取存储器。
12.—种半导体装置，所述半导体装置包括: 第一存储单元区域和第二存储单元区域，彼此相邻地布置在基底上； 奇数个有源鳍，分别形成在第一存储单元区域和第二存储单元区域中；以及多个有源基体，位于所述奇数个有源鳍的下部处的基底上，每个有源基体的宽度大于所述奇数个有源鳍中的每个的宽度，其中，第一存储单元区域和第二存储单元区域共用至少一个有源基体。
13.如权利要求12所述的半导体装置，所述半导体装置还包括: 浅沟槽隔离件，位于第一存储单元区域和第二存储单元区域之间的边界处；以及深沟槽隔离件，在第一存储单元区域和第二存储单元区域中布置在至少两个有源基体之间。
14.如权利要求13所述的半导体装置，其中: 所述奇数个有源鳍通过浅沟槽隔离件相互分离， 相邻的有源鳍通过深沟槽隔离件相互分离。
15.如权利要求12所述的半导体装置，其中，静态随机存取存储器器件位于第一存储单元区域和第二存储单元区域中。
16.如权利要求15所述的半导体装置，其中，静态随机存取存储器器件包括八个晶体管。
17.如权利要求16所述的半导体装置，其中，与第一存储单元区域和第二存储单元区域之间的边界相邻地布置的晶体管包括至少两个有源鳍。
18.如权利要求16所述的半导体装置，其中，与第一存储单元区域和第二存储单元区域之间的边界相邻的第一晶体管的尺寸比第二晶体管的尺寸大，其中，第二晶体管与所述边界分隔开的距离比第一晶体管与所述边界分隔开的距离大。
19.如权利要求16所述的半导体装置，其中: 第一晶体管包括所述奇数个有源鳍中的一个有源鳍； 第二晶体管包括所述奇数个有源鳍中的两个有源鳍； 第三晶体管包括所述奇数个有源鳍中的三个有源鳍。
20.如权利要求19所述的半导体装置，其中，第三晶体管与第一存储单元区域和第二存储单元区域之间的边界相邻。
【文档编号】H01L27/105GK104241287SQ201410270479
【公开日】2014年12月24日 申请日期:2014年6月17日 优先权日:2013年6月21日
【发明者】宋泰中, 朴在浩, 白康铉 申请人:三星电子株式会社