使用自对准接触插塞来制造半导体器件的方法和半导体器件的制作方法
【专利摘要】在形成在从主表面延伸到半导体衬底中的前驱体结构之间的半导体台面结构之上，选择性地生长半导体氧化物柱。使用至少一种辅助材料填充在半导体氧化物柱之间的空间，以在前驱体结构的垂直投影中形成对准插塞。相对于对准塞，选择性地除去半导体氧化物柱插塞被。沿着对准插塞的侧壁设置接触间隔体。在接触间隔体中的相对的接触间隔体之间，插塞设置直接邻接半导体台面结构的接触塞。在不在半导体台面结构上刻槽的情况下，接触插塞自对准于半导体台面结构，并且允许半导体台面结构的横向尺寸进一步减小。
【专利说明】使用自对准接触插塞来制造半导体器件的方法和半导体器件
【技术领域】
[0001]本发明涉及半导体器件领域，具体地涉及使用自对准接触塞来制造半导体器件的方法和半导体器件。
【背景技术】
[0002]基于IGFET (绝缘栅场效应晶体管)单元的半导体器件可以包括包含栅电极的表面下(subsurface)结构。为了设置到在表面下结构之间的半导体台面结构(mesa)中所形成的杂质区的接触，限定用于接触的接触开口的位置和尺寸的光刻掩膜与限定表面下结构的位置和尺寸的光刻掩膜对准。在两块光刻掩膜之间的对准容差限定相邻的表面下结构的最小距离。通过自对准接触机制来替代用于接触开口的掩膜光刻的方法允许进一步减小在相邻的表面下结构之间的距离，以利用载流子限制效应。需要以可靠的方式提供在相邻的表面下结构之间具有小距离的半导体器件。
【发明内容】
[0003]一个实施方式涉及制造半导体器件的方法。在从主表面延伸到半导体衬底中的前驱体(precursor)结构之间的半导体台面结构上,选择性地生长半导体氧化物柱。使用至少一种辅助材料填充在半导体氧化物柱之间的空间，以在前驱体结构的垂直投影中形成对准插塞。相对于对准塞，选择性地除去半导体氧化物插塞。沿着对准插塞的侧壁设置接触间隔体(spacer)。在接触间隔体中的相对的接触间隔体之间，设置直接邻接半导体台面结构的接触插塞。
[0004]根据另一个实施方式，一种半导体器件包括从主表面延伸到半导体部分中的表面下结构。每个表面下结构都包括与半导体部分介电绝缘的栅极电极。在表面下结构的垂直投影中，半导体器件包括对准插塞。接触间隔体沿着向主表面倾斜的对准插塞的侧壁延伸。在接触间隔体中的相对的接触间隔体之间，接触插塞直接邻接在表面下结构之间的半导体台面结构。
[0005]本领域技术人员在阅读如下详细描述和看到附图的基础上将认识到更多的特征和优点。
【专利附图】
【附图说明】
[0006]附图被包括以提供对本公开的更进一步的理解，并且被包含于本说明书中并且构成本说明书的一部分。附图例示本公开的实施方式，并且与说明一起用来解释本公开的原理。其他实施方式和预期优点将容易被理解，因为它们将通过参考下面的详细说明而变得被更好地理解。
[0007]图1A是根据制造半导体器件的方法的在半导体台面结构上生长半导体氧化物柱之后的一个实施方式的、半导体衬底的部分的示意截面图。
[0008]图1B是图1A的半导体衬底部分在半导体氧化物柱之间设置对准插塞之后的截面图。
[0009]图1C是图1B的半导体衬底部分在沿着对准插塞的侧壁设置接触间隔体之后的示意截面图。
[0010]图2是由图1A至图1C所示的方法所获得的半导体器件的部分的示意截面图。
[0011]图3A是根据在制造根据在沉积辅助材料并平坦化之后利用由杂质引起的生长速率变化的一个实施方式的、在制造半导体器件的方法的过程中的半导体衬底的部分的示意截面图。
[0012]图3B是图3A的半导体衬底部分在除去辅助材料之后的示意截面图。
[0013]图3C是图3B的半导体衬底部分在生长半导体氧化物柱之后的的示意截面图。
[0014]图3D是图3C的半导体衬底部分在沉积栅极电极材料并且在栅极电极材料上刻槽之后的示意截面图。
[0015]图3E是图3D的半导体衬底部分在设置对准插塞之后的示意截面图。
[0016]图3F是图3E的半导体衬底部分在形成接触间隔体之后的示意截面图。
[0017]图3G是图3F的半导体衬底部分在设置接触插塞之后的示意截面图。
[0018]图4A是根据设置用于在台面结构中形成的杂质区的自对准接触插塞的一个实施方式的、半导体器件的部分的示意截面图。
[0019]图4B是根据设置至埋入的栅极电极的接触插塞的一个实施方式的、半导体器件的部分的示意截面图。
【具体实施方式】
[0020]在下面详细描述中，参考附图，这些附图形成详细描述的一部分且以示例其中可以实践本公开的【具体实施方式】的形式示出。应该理解，在不偏离本发明的范围的情况下可以利用其他实施方式且可以进行结构或逻辑改变。例如为一个实施方式所例示或所描述的特征可以在其他实施方式上使用或与其他实施方式结合来产生又一个实施方式。其旨在让本发公开包括这样的修改和变形。使用不应该构成限制所附的权利要求的范围的具体语言来描述实例。附图未按比例绘制，并且仅处于图示的目的。为了清楚，在不同的附图中同样的元件由相应的附图标记指示，除非另外说明。
[0021]术语“有”、“含有”、“包括”、“包含”等是开放式的，这些术语表示所叙述的结构、元件或特征的出现但不排除额外的元件或特征。冠词“一”、“一个”旨在包括多个以及单个，除非上下文明确另有表示。
[0022]术语“电连接”描述在电连接的元件之间持久的低欧姆连接，例如在所涉及的元件之间的直接接触或经由金属和/或高掺杂的半导体的低欧姆连接。术语“电耦合”包括，可以在电耦合元件之间设置一个或多个适用于信号传输的介于其间的元件，该电耦合元件例如可受控地暂时地在第一状态下提供低欧姆连接而在第二状态下提供高欧姆去电耦合。
[0023]附图通过表示紧接在掺杂类型“η”或“p”之后的或“ + ”来例示相对掺杂浓度。例如，“η_”指比“η”掺杂区域的掺杂浓度更低的掺杂浓度，而“η+”掺杂区域具有比“η”掺杂区域更高的掺杂浓度。相同的相对掺杂浓度的掺杂区域不必具有相同的绝对掺杂浓度。例如，两个不同的“η”掺杂区域可以具有相同或不同的绝对掺杂浓度。
[0024]图1A示出半导体衬底500a，其由单晶半导体材料的半导体层10a构成，或者含有单晶半导体材料的半导体层100a。半导体衬底500a可以是半导体晶片或者绝缘体上硅晶片，由这些晶片分别地都可以获得多个同样的半导体裸片。例如，单晶半导体材料可以为硅Si,娃化碳SiC、锗Ge、娃锗晶体SiGe、氮化镓GaN或砷化镓GaAs。
[0025]一个或多个前驱体结构190a从主表面101延伸到半导体层10a中。前驱体结构190a可以是空的沟槽、加衬(line)有侧壁结构的沟槽、部分填充的沟槽、或完全填充的沟槽。例如，前驱体结构190a可以包括介电结构以及/或者可以与半导体层10a电绝缘的导电结构。在前驱体结构190a之间，与半导体台面结构192的端面105形成部分主表面101。
[0026]在半导体台面结构192的端面105上选择性地生长半导体氧化物柱202，其中，在端面105上的生长速率超过在前驱体结构190a的区域中的生长速率至少2倍，例如至少5倍。根据一个实施方式，在端面105上的生长速率是半导体台面结构192的暴露的侧壁表面104上的生长速率的至少10倍。
[0027]可以通过暴露半导体台面结构192的侧壁表面104并且使用利用了在不同晶体学取向上的不同生长速率的外延生长工艺，来获得生长工艺的选择性。
[0028]根据另一个实施方式，以改变在相应表面上的氧化物生长速率的方式，处理主表面101或暴露的侧壁表面104。例如，可以设置停止掩膜，该停止掩膜暴露端面105，然而覆盖前驱体结构190a的至少侧壁表面104或者整个沟槽表面。例如，沉积或生长比前驱体结构190a的宽度的一半更薄的停止层，以加衬沟槽和端面105两者。沉积牺牲材料，其填充沟槽。在牺牲材料上刻槽(recess)，以暴露停止层的在端面105上的部分，同时牺牲材料仍填充沟槽。使用牺牲材料的在沟槽中的剩余部分作为蚀刻掩膜，来除去停止层的暴露部分。接着，可以除去牺牲材料的剩余部分。其他实施方式可能提出对停止层的间隔体蚀刻。选择停止层的材料，以局部地减少或抑制半导体氧化物(例如氧化硅)的生长。
[0029]另一个实施方式可以设置填充前驱体结构190a的至少上部的补充材料，其中，在提供在半导体台面结构192上生长半导体氧化物的环境下，补充材料可能呈惰性，或者其中，相对于所生长的半导体氧化物以及半导体层10a的半导体材料，在后续地在半导体台面结构192上生长氧化物的条件下所导致的补充材料的反应产物是可以被选择性地除去的。
[0030]根据又一实施方式，用这样的牺牲材料填充前驱体结构190a，其具有与主表面101和端面105齐平的表面。将杂质引入主表面101中，以形成与半导体台面结构192的端面105直接邻接的注入区。在形成注入区之后，暴露至少侧壁表面104的朝向主表面101的部分。利用半导体氧化物的生长速率依赖于基底半导体衬底中的杂质浓度的事实，对氧化工艺加以控制。
[0031]图1A示出了半导体氧化物柱202，其生长在前驱体结构190a之间的半导体台面结构192的端面105上。可以沉积另外的材料，以基于图1A的前驱体结构190a来获得最终的表面下结构190。表面下结构190可以包括一个或多个介电结构、以及/或者与半导体部分100介电绝缘的一个或多个导电结构。例如，表面下结构190包括一个单一的导电结构，例如功率开关器件(例如IGFET或IGBT(绝缘栅双极型晶体管))的IGFET单元的栅极电极、或者例如JFET(结型场效应晶体管)的单元的栅极电极。根据其他实施方式，表面下结构190包括与其余导电结构介电绝缘的第二导电结构(例如场电极)。表面下结构190的第一边缘可能与半导体台面结构192的端面105齐平。
[0032]可以用一种或多种辅助材料填充在表面下结构190上方、在半导体氧化物柱202之间的空间，例如通过例如沉积辅助材料并除去辅助材料的在半导体氧化物柱202上方的部分。
[0033]图1B示出了表面下结构190，其包括由导电材料(例如重掺杂多晶体硅(多晶硅))而设置的栅极电极150、以及将栅极电极150与半导体层10a介电绝缘的电介质层205。对准塞250在表面下结构190的垂直投影中，就此而言，垂直方向是与主表面101正交的方向，而平行于主表面101的方向是横向方向插塞。对准插塞250可以由一种单一材料构成。根据其他实施方式，对准插塞250包括一种或多种材料的层。
[0034]辅助材料可以是相对其半导体氧化物能够被高选择性地除去的任何材料。例如，至少一种辅助材料是氮化硅、碳、非晶硅、或者掺杂或非掺杂多晶体硅。对准插塞250可以具有由一种单一辅助材料设置的同质结构，或者可以包括两种或更多种不同的辅助材料的结构(例如包括沉积的半导体氧化物、半导体氮氧化物、半导体氮化物、非掺杂硅玻璃或掺杂娃玻璃的层的层叠结构)。
[0035]除去半导体氧化物柱202，例如通过使用相对辅助材料、以及半导体层10a的半导体材料为选择性的、在800摄氏度下的湿法蚀刻。可以沉积具有小于半导体台面结构192的宽度的一半的厚度的保形间隔体层。例如，保形间隔体层可以包括沉积的半导体氧化物、半导体氮氧化物、半导体氮化物、非掺杂硅玻璃或掺杂硅玻璃。高度各向异性地蚀刻保形间隔体层(例如使用RIE(反应离子蚀刻))，以相对垂直部分选择性地除去水平部分。
[0036]在图1C中示出了得到的接触间隔体305，其沿着对准插塞250的侧壁延伸。对准插塞250的侧壁向主表面101倾斜。根据一个实施方式，侧壁相对于主表面101垂直或近似垂直以支撑接触间隔体305的形成。相对对准插塞250的辅助材料和半导体层10a的半导体材料，接触间隔体305的材料可以被高度选择性地蚀刻。对准插塞250和接触间隔体305可以提供组合蚀刻掩膜，以便将接触槽引入到主表面101的在半导体台面结构192的端面105的中央处的被暴露部分。可以在接触槽以及在接触间隔体305之间的开口中沉积高导电性材料。
[0037]图2示出了获得的半导体器件500，其来自作为图1A至图1C的半导体衬底500a的一部分来处理的多个同样的半导体裸片的中的一个。半导体器件500可以是功率开关器件，例如功率IGFET或IGBT。根据所示的实施方式，半导体器件500包括表面下结构190，该表面下结构190从主表面101延伸至半导体部分100中并且包括将导电栅极电极150与半导体部分100介电绝缘的电介质层205。主表面101是，在形成半导体部分100的最后外延工艺之后、并且在从主表面101 —侧至少在部分中减小半导体部分的厚度的第一凹槽工艺之前，半导体部分100的原始表面。在最终的半导体器件500中，在包括IGFET单元的单元区域中、以及在无IGFET单元并包括终端结构的边界区域中，在主表面101与平坦的背侧表面102之间的距离是相同的。
[0038]半导体台面结构192可以包括第一导电类型的源极区110，在半导体台面结构192中该源极区I1直接邻接主表面101。半导体台面结构192还包括第二导电类型的本体区115，第二导电类型与第一导电类型互补。本体区115将源极区110与第一导电类型的漂移区120分隔。电介质层205可以将栅极电极150与本体区115介电稱合。根据所不的实施方式，第一导电类型是η型而第二导电类型是P型。其他实施方式可以将P型设置为第一导电类型而将η型设置为第二导电类型。
[0039]对准塞250表面下结构190的在主表面101上方的垂直投影中插塞。对准插塞250的侧壁向主表面101倾斜，例如垂直于主表面101。接触间隔体305沿着对准插塞250的侧壁延伸。设置在主表面101的一侧上的第一电极结构310通过在相邻的接触间隔体305之间的接触插塞315，而电连接至源极区110和本体区115。
[0040]漂移区120形成平坦的、与相同导电类型的重掺杂漏极层130的界面。根据一个关于IGFET的实施方式，在与主表面101相对的背表面102处，重掺杂漏极层130直接邻接第二电极结构320。根据所示的关于IGBTs的实施方式，第二导电类型的集电极层140将漏极层130与第二电极320分隔。
[0041]由于插塞无需额外的光刻掩膜即可形成接触塞315，因而在限定相邻的表面下结构190之间的最小距离时，不必考虑对准误差。可以通过应用载流子限制技术来提高半导体器件500的性能，力求将在相邻的表面下结构190之间距离进一步减小至小于300nm，例如至约200nm以及更小。
[0042]除了通过使用在主表面下方可用的位置信息来设置至半导体台面结构的自对准接触的常规方法以外，例如通过在表面下结构之间在半导体部分上刻槽，本实施方式将位置信息投影到主表面101上方。结果，可以沿着原始主表面101形成源极区110。由于没有通过可能引入尺寸波动的蚀刻工艺来定义源极区110的上边缘，因此相比通过凹槽蚀刻来限定其半导体上边缘的IGEFT单元相比，本实施方式受到的来自工艺不均匀性的影响更少。结果，可以观察到在来自相同晶片或者来自不同晶片的所获得的半导体器件500之间的更低的器件参数偏差。
[0043]图3A至图3C示出了制造半导体器件的方法，其中，该方法利用了在具有不同杂质浓度的基质上的半导体氧化物的不同生长速率。图3A示出了部分半导体衬底500a，例如其可以是单晶硅晶片或者绝缘体上硅晶片。半导体衬底500a包括多个同样的半导体裸片。每个裸片都包括为半导体层的一部分的半导体部分100a，该半导体层可以包括基体衬底以及一个或多个外延层。半导体部分10a可以含有第一导电类型的杂质。将栅极沟槽从主表面101引入到半导体部分10a中。栅极沟槽可以是规律间隔的条带。根据其他实施方式，栅极沟槽的横截面可以呈圆形、类椭圆形(oval)、椭圆形(elliptic)、或者带有圆角或不带圆角的矩形(例如正方形)。可以热生长或沉积，并且从栅极沟槽的外部、以及从栅极沟槽的直接邻接主表面101的第一部分除去第一场电介质206，使得第一场电介质206加衬栅极沟槽的与主表面101有距离的第二部分。可以沉积并且从栅极沟槽的第一部分中除去场电极材料，使得在栅极沟槽190的第二部分中形成场电极160。
[0044]可以在场电极160上以及栅极沟槽的第一部分中的侧壁上热生长或沉积第二场电介质207。可以在栅极沟槽之间的半导体台面结构192之上形成保护层106。例如，保护层106为在半导体部分10a上生长的并且可能具有约2至1nm(例如约5nm)的厚度的半导体氧化物层。沉积牺牲材料150a，以填充栅极沟槽的在第二场电介质207上方的第一部分。除去牺牲材料150a的在栅极沟槽外部以及在主表面101上方的部分。
[0045]根据一个实施方式，对牺牲材料150a的除去可以为CMP (化学机械抛光)工艺，使半导体部分100a、以及牺牲材料150a的暴露表面平坦化，使得牺牲材料150a的上边缘与主表面101齐平。将第二导电类型的杂质通过主表面101引入在栅极沟槽之间的半导体台面结构192中，例如通过可以为有掩膜或无掩膜的注入。可以使第二导电类型的杂质回火，以在半导体台面结构192的邻接主表面101的第一部分中形成本体区115。本体区115的埋入边缘可以根据牺牲材料150a的埋入边缘来近似调节。将第一导电类型的杂质注入通过主表面101。第一导电类型的杂质局部反掺杂(couter-dope)本体区115的靠近主表面101的部分，其中在主表面101与本体区115之间形成第一导电类型的注入区110a。
[0046]根据一个实施方式,第一导电类型为η型,并且以至少115Cm 2的剂量掺杂砷As原子。
[0047]图3Α示出在半导体台面192之间形成前驱体结构190a的栅沟槽。第一场电介质206将前驱体190a的在与主表面101隔开的第二部分中的场电极160与周围的半导体部分10a介电绝缘。牺牲材料150a填充前驱体190a的第一部分，该第一部分在主表面101与在场电极160上的第二场电介质207之间。牺牲材料150a可以是相对于第二场电介质206、以及半导体部分10a的半导体材料(例如非晶硅、多晶体硅或碳)可被选择性地除去的任何材料。垂直电介质层205a将牺牲材料150a与半导体部分10a隔开。在前驱体结构190a之间的半导体台面结构192中，第一导电类型的注入区IlOa直接邻接主表面101。第二导电类型的本体区115将注入区IlOa与漂移层120隔开。保护层106覆盖至少半导体台面结构192，并且可能覆盖在前驱体192中的牺牲材料150a。
[0048]归因于CMP后的齐平的表面，在引入杂质的过程中并不发生遮蔽效应，使得注入区IlOa和本体区115在横向方向上均匀。注入区IlOa均充当用于源极区110的前驱体区，并且限定在垂直方向上的强氧化物生长的基质。除去牺牲层150a，例如使用湿法工艺，就此可以部分地或完全地除去垂直电介质205a。根据其他实施方式，不除去垂直电介质层205ao
[0049]图3B示出在去除牺牲层150a和垂直电介质层205a之后的前驱体结构190a。前驱体结构190a的在主表面101与第二场电介质207之间的第一部分是空的。可以在独立的工艺中、或者在用于除去牺牲材料150a和垂直电介质205a的其中一个工艺中，也除去保护层106。
[0050]氧化工艺被控制在利用了在具有不同杂质浓度的基质上的不同生长速率的工艺条件下(例如在约800摄氏度下的低温湿法氧化工艺)，其中，在重掺杂杂质区I1a的基质上、在垂直方向上的氧化速率是沿着半导体台面结构192的侧壁表面104的暴露部分的氧化速率的约10至30倍(例如20倍)。
[0051 ] 图3C示出了，半导体氧化物柱202，其在垂直方向上生长在半导体台面结构192之上；以及垂直半导体氧化物加衬202b，其沿着半导体台面结构192的暴露的侧壁面104的在前驱体结构190的第一部分中的暴露部分生长。半导体氧化物柱202在主表面101之上的高度可以在100至300nm之间(例如约200nm)。垂直半导体氧化物衬层202b的厚度可以在5至20nm之间(例如约1nm)。根据一个实施方式，除去垂直半导体氧化物衬层202b。根据其他实施方式，在最终的半导体器件中，垂直半导体氧化物衬层202b形成栅极电介质的一部分或者整个栅极电介质。根据一个实施方式，在HF-b清洗工艺中除去半导体氧化物衬层202b，并且通过热生长或者通过沉积电介质材料(例如通过提供TE0S(四乙基正硅烷)作为前驱体材料而形成的硅氧化物、氧化铝Al2O3、或者本领域公知的用于形成栅极电介质的其他材料)来形成栅极电介质205。沉积一种或多种导电材料，并在其上刻槽，以从被填充的前驱体结构190a获得最终的表面下结构190。
[0052]图3D示出了，栅极电介质205，其沿着半导体台面结构192的垂直侧壁形成；以及栅极电极150，其在表面下结构192的第一部分中形成。栅极电极150的埋入边缘基本上被调节至基区115的埋入边缘，并且可以与漂移区120在某种程度上重叠。
[0053]栅极电极205的上边缘可以调节至从杂质区IlOa显现的源极区的埋入边缘，并且可以与源极区在某种程度上重叠。可以在栅极电极150上方形成帽盖层。帽盖层可以是生长的或沉积的半导体氧化物层。根据另一个实施方式，栅极电极150与主表面101齐平或近似齐平，或者在栅极电极150刻槽至距主表面101最多150nm的距离。避免栅极电极150的任何凹槽或者仅设置很浅的凹槽，减少与栅极电容相关的工艺引起的器件参数(例如栅极-漏极电荷Qgd和栅极电荷Qg)的波动。
[0054]用至少一种辅助材料填充半导体氧化物柱202之间的空间，以形成对准插塞250。根据所示的实施方式，以保形的方式沉积第一辅助材料，其中第一辅助材料的厚度小于半导体氧化物柱202之间的空间的宽度的一半。相对于第一辅助材料半导体，氧化物柱202是可以被选择性地除去的。执行间隔体蚀刻，以除去所沉积的第一辅助材料的在半导体氧化物柱202、半导体台面结构192、和栅极电极150上方的水平部分。第一辅助材料的剩余部分沿着半导体氧化物柱202形成栅极接触间隔体252。可以沉积相对于第一辅助材料可以被选择性地除去的第二辅助材料，该第二辅助材料可以填充在栅极接触间隔体252之间的剩余空间并且可以在栅极电极150上方形成位置固定器(placeholder)结构254。第一辅助材料可以是具有在35nm至65nm范围内(例如约50nm)的均匀厚度的氮氧化物或氮化物膜。
[0055]图3E示出了沿着半导体氧化物柱202的垂直间隔体延伸的栅极接触间隔体252、以及在栅极电极150上方的位置固定器结构254两者。栅极接触间隔体252可以具有从35nm至65nm(例如约50nm)的厚度。例如，位置固定器结构254可以由非晶娃、多晶体娃、或碳设置。位置固定器结构254和栅极接触间隔体252组合地形成对准插塞250。
[0056]除去半导体氧化物柱202。除去半导体氧化物柱202可以与除去栅极接触间隔体252结合，其中除去半导体氧化物柱202可以包括原位的碳灰(carbon ash)。根据其他实施方式，保留位置固定器结构254。
[0057]沉积保形间隔体层，其可以包括来自相同材料的一个单一层或者不同材料的两个或更多层，其中间隔体层可以完全填充在栅极电极150上方的、在相对的栅极接触间隔体252之间的空间，但不填充在半导体台面结构192上方的空间。根据一个实施方式，间隔体层包括，第一电介质层231，例如从使用TEOS作为前驱体材料的处理所得到的氧化硅层；以及第二电介质层232，其可以是硅酸盐玻璃(例如BSG (硼硅酸盐玻璃)、PSG (磷硅酸盐玻璃)、BPSG (硼磷娃酸盐玻璃))或者非掺杂娃酸盐玻璃。根据一个实施方式，第一电介质层231可以是具有在从15nm至25nm的范围内(例如20nm)的均匀厚度的TEOS层，而第二电介质层232可以是具有在从40nm至60nm的范围内(例如50nm)的均匀厚度的BPSG层。RTP (快速热处理)可以将注入区IlOa退火以产生源极区110，而不使间隔体层回流。
[0058]执行间隔体蚀刻，以除去间隔体层的在对准插塞250和半导体台面结构192上方的水平部分，以沿着对准插塞250的间隔体(例如沿着栅极接触间隔体252)形成接触间隔体 305。
[0059]图3F示出了在接触区域中暴露主表面101的接触间隔体305，该接触区域自对准于表面下结构190的边缘。接触间隔体305可以用作蚀刻掩膜，以将接触槽蚀刻入半导体台面结构192。可以经过接触槽的底部注入第二导电类型的杂质，以形成接触区117。进一步回火可以使接触间隔体305的暴露的上边缘平滑和圆钝。可以沉积金属，以形成接触插塞315、以及经由图3G所示的接触插塞315和接触区117而电连接至源极区110和本体区115的第一电极结构310。
[0060]图4A示出了半导体器件500，其具有半导体部分100，该半导体部分100具有主表面101以及与主表面101平行的背表面102。半导体部分100由单晶半导体材料(例如硅S1、碳化硅SiC、锗Ge、硅锗晶体SiGe、氮化镓GaN或砷化镓GaAs)设置。在第一和第二表面101,102之间的距离通常取决于半导体器件500被规定的击穿电压，并且至少为40 μ m(例如至少175 μ m)。半导体部分100可以具有在数个mm的范围内的边长的矩形形状、或者半径在数个mm的范围内的圆形形状。主表面和背表面101、102的法线限定了垂直方向，并且与法线方向正交的方向是横向方向。
[0061]半导体部分100可以包括第一导电类型的杂质层130。杂质层130可以沿着与背表面102平行的半导体部分100的整个截面平面延伸。在半导体器件500是IGFET (绝缘栅场效应晶体管)的情况下，杂质层130直接邻接背表面102，并且杂质层130中的平均净杂质浓度相对高(例如至少5 X 118CnT3)。在半导体器件500是IGBT (绝缘栅双极晶体管)的情况下，在杂质层130与背表面102之间布置与第一导电类型相反的第二导电类型的集电极层，其中在杂质层130中的平均净杂质浓度可以在例如5X 112到5X 116CnT3之间。
[0062]半导体部分100还包括在主表面101与杂质层130之间的第一导电类型的漂移层120，其中在漂移层120中的平均净杂质浓度最多是杂质层130中的平均净杂质浓度的10倍。
[0063]表面下结构190从主表面101延伸到漂移层120中。表面下结构190的宽度可以在10nm到300nm之间(例如约200nm)。表面下结构190包括分别是导电材料(例如多晶体娃)的场电极160和栅极电极150。第一场电介质206可以将场电极160与周围的属于半导体部分100的半导体材料介电绝缘,而第二场电介质207可以将场电极170和栅极电极150彼此介电分隔。栅极电介质205将栅极电极150与第二导电类型的本体区115介电耦合，该本体区115形成在表面下结构190之间的半导体台面结构中。本体区115与直接邻接主表面101的源极区110形成第一 pn结，并且与漂移区120形成第二 pn结。半导体台面结构的宽度可以在150nm到250nm之间(例如约180nm)。半导体台面结构的间距(即中心到中心的距离)可以在350nm和450nm之间(例如400nm)。在表面下结构190的上方，电介质对准插塞250可以由一种或多种电介质材料形成。根据所不的实施方式，对准插塞250包括栅极接触间隔体252，其中栅极接触间隔体252的外缘基本上与表面下结构190或栅极电极150的外缘对准。栅极接触间隔体252的宽度可以在30nm至80nm之间(例如约50nm)。沿着栅极接触间隔体252的朝向半导体台面结构的侧壁，在具有与漂移区120相同导电类型的源极区110上方形成接触间隔体305。在栅极电极150上方的对准插塞250可以包括具有与接触间隔体305相同的构造的电介质填充物256。
[0064]在主表面101 —侧，在包括对准插塞250和接触间隔体305的介电结构上设置方第一电极结构310,该第一电极结构310在半导体器件500是IGFET的情况下可以电稱合或者电连接至源极端，或者在半导体器件500是IGBT的情况下电耦合或电连接至发射极端。接触插塞315在相对的接触间隔体305之间从第一电极结构310延伸至半导体部分100。接触插塞315可以具有50nm至70nm(例如约60nm)的宽度，可以延伸到半导体部分100中并且电接触源极区110并且经由重掺杂接触区117而电接触本体区115。
[0065]第二场电极结构320直接邻接半导体部分100的背表面102。根据关于超级结IGBT的实施方式，第二电极结构320直接邻接杂质层130。根据关于IGBT的实施方式，在杂质层130与第二电极结构320之间形成第二导电类型的集电极层。
[0066]第一和第二电极结构310、320和接触插塞315中的每一个可以由如下材料构成或含有如下材料，作为主成分:招Al、铜Cu、或者招或铜的合金(例如AlS1、AlCu或AlSiCu)。根据其他实施方式，第一和第二电极结构310、320中的一个或两者、或者接触插塞315可以含有具有镍N1、钛T1、银Ag、金Au、钼Pt、钨W和/或钯Pd作为主要成分的一个或多个层。例如，第一和第二电极结构310、320中的至少一个包括两个或更多个子层，至少一个子层含有N1、T1、Ta、Ag、Au、Pt、W和Pd中的一种或多种作为主要成分、或者来自它们的硅化物和/或合金。
[0067]图4B示出在相邻的多个栅极接触间隔体252之间经过介电结构延伸至栅极电极150的栅极接触317。栅极接触间隔体252在确保最小距离，在一方面栅极接触317之间，另一方面栅极电介质205和半导体台面结构192，使得为形成栅极接触317而在对准塞250中设置插塞开口的光刻掩膜的对准要求得以放宽。根据其他实施方式，形成栅极接触317可以在除去位置固定器结构254(见图3E)之后。
[0068]尽管这里已经例示并描述了【具体实施方式】，然而本领域技术人员应该理解，在不偏离本发明的范围的情况下，各种替代和/或等同实现方式可以替代所示出和所描述的实施方式。本申请旨在覆盖这里所讨论的【具体实施方式】的改进或变化。因此，旨在本发明仅被权利要求及其等同方式所限定。
【权利要求】
1.一种制造半导体器件的方法，所述方法包括: 在形成于从主表面延伸到半导体衬底中的前驱体结构之间的半导体台面结构上，选择性地生长半导体氧化物柱； 使用至少一种辅助材料填充在所述半导体氧化物柱之间的空间，以在所述前驱体结构的垂直投影中形成对准插塞； 相对于所述对准塞，选择性地除去插塞所述半导体氧化物柱； 沿着所述对准插塞的侧壁设置接触间隔体；以及 在所述接触间隔体中的相对的接触间隔体之间，设置直接邻接所述半导体台面结构的接触插塞。
2.根据权利要求1所述的方法，其中选择性地生长所述半导体柱包括: 暴露所述半导体台面结构的在所述前驱体结构的邻接所述主表面的上部中的侧壁；以及 处理所述主表面和所述暴露的侧壁中的至少一个，以在所述半导体氧化物柱生长期间，在所述主表面和所述被暴露的侧壁上获得不同的氧化物生长速率。
3.根据权利要求1所述的方法，其中选择性地生长所述半导体柱包括: 由牺牲材料设置所述前驱体结构的至少上部； 通过所述主表面引入第一杂质，以在所述半导体台面结构中形成注入区；以及 除去所述牺牲材料。
4.根据权利要求3所述的方法，还包括: 在所述半导体衬底的具有第一杂质浓度的部分上，与在具有第二、更低的杂质浓度的部分上相比，以更高的生长速率生长所述半导体氧化物柱。
5.根据权利要求3所述的方法，还包括: 在设置所述牺牲材料之前，形成加衬所述上部的停止层。
6.根据权利要求3所述的方法，还包括: 在设置所述牺牲材料之后，并且在引入所述杂质以形成所述注入区之前，将所述主表面平坦化。
7.根据权利要求3所述的方法，还包括: 在除去所述牺牲材料之前，将具有与所述第一杂质的第一导电类型相反的第二导电类型的第二杂质引入到所述半导体台面结构中。
8.根据权利要求3所述的方法，其中通过湿法氧化工艺生长所述半导体氧化物。
9.根据权利要求3所述的方法，其中形成所述对准插塞包括: 沿着所述半导体氧化物柱的侧壁形成第一辅助材料的栅极接触间隔体；以及 在所述栅极接触间隔体之间形成第二、不同的辅助材料的位置固定器结构。
10.根据权利要求9所述的方法，还包括: 除去所述位置固定器结构，以形成接触开口 ；以及 在所述接触开口中形成栅极接触。
11.一种半导体器件，包括: 表面下结构，从主表面延伸到半导体部分中，每个表面下结构都包括与所述半导体部分介电绝缘的栅极电极； 对准插塞，在所述表面下结构的垂直投影中； 接触间隔体，沿着向所述主表面倾斜的所述对准插塞的侧壁延伸；以及接触插塞，直接邻接在所述表面下结构之间的半导体台面结构，所述接触插塞设置在所述接触间隔体中的相对的接触间隔体之间。
12.根据权利要求11所述的半导体器件，还包括: 第一导电类型的源极区，在直接邻接所述主表面的所述半导体台面结构中。
13.根据权利要求11所述的半导体器件，还包括: 互补的第二导电类型的本体区，在所述半导体台面结构中，所述本体区与所述源极区形成第一 pn结并且与所述第一导电类型的漂移区形成第二 pn结。
14.根据权利要求11所述的半导体器件，其中所述对准插塞包括: 第一辅助材料的栅极接触间隔体，沿着所述接触间隔体的与所述接触插塞相对的侧壁；以及 栅极接触，在布置于相应的表面下结构的所述栅极接触间隔体之间。
【文档编号】H01L23/48GK104241198SQ201410270662
【公开日】2014年12月24日 申请日期:2014年6月17日 优先权日:2013年6月18日
【发明者】M·珀尔齐尔 申请人:英飞凌科技奥地利有限公司