制造半导体器件的方法及半导体器件的制作方法

制造半导体器件的方法及半导体器件的制作方法
【专利摘要】提供一种制造半导体器件的方法及半导体器件，该半导体器件是具有优良截止态性能而没有降低生产率的垂直JFET的半导体器件。通过杂质离子注入在源极区下面形成沿着沟道宽度方向的横截面中的栅极区四边形。通过第一蚀刻，去除了栅极区上表面上方的源极区，以在它们之间分开。然后，通过具有在栅极区侧表面处比在栅极区中央处低的蚀刻速率的第二蚀刻，处理栅极区的上表面。获得的栅极区具有平行于衬底表面的下表面和低于源极区和沟道形成区之间的边界的上表面，且上表面在沿着沟道宽度方向的横截面中具有从侧表面向中央的向下倾斜。结果，可以获得具有减少的变化的沟道长度。
【专利说明】制造半导体器件的方法及半导体器件
[0001] 相关申请的交叉引用
[0002] 于2013年7月30日提交的日本专利申请No. 2013-157692的公开，包括说明书、 附图和摘要，其全部内容通过参考并入本文中。

【技术领域】
[0003] 本发明涉及一种半导体器件的制造方法及半导体器件，例如，适合用于具有垂直 结型场效应晶体管（JFET)的半导体器件中。

【背景技术】
[0004] 例如，美国专利No. 20100148186(专利文献1)描述了一种具有装配有向内逐渐变 细的斜侧壁的区域的垂直JFET。这些侧壁形成从垂直平面到衬底表面5°或以上的角度。 由于侧壁的掺杂可以在没有倾斜离子注入的情况下进行，所以可以根据该文件形成具有均 匀且充分地控制沟道宽度的垂直JFET。
[0005] 日本专利特开No. 2003-209263(专利文献2)中描述了具有n+型漏极半导体部和 P+型漏极半导体部的垂直JFET的结构以及制造它的方法。沟道半导体部位于P+型栅极半 导体部之间，并且由P+型栅极半导体部进行控制。
[0006] 日本专利特开No. 2010-147405(专利文献3)描述了一种能够通过将杂质引入栅 极区和沟道区之间的pn结附近而具有提高的击穿电压和减小的电阻的常闭JFET。
[0007][专利文献]
[0008][专利文献1]美国专利No. 20100148186
[0009][专利文献2]日本专利特开No. 2003-209263
[0010] [专利文献3]日本专利特开No. 2010-147405


【发明内容】

[0011] 垂直JFET可以通过增加其沟道长度具有改善的截止态性能。
[0012] 例如，专利文献1公开了一种通过在衬底中形成具有倾斜侧壁的沟槽以及通过离 子注入将杂质引入侧壁以在沟槽的侧壁中具有栅极区来制造垂直JFET的方法。通过使用 这种方法，沟道长度可以增加，使得由此获得的垂直JFET具有改善的截止态性能。然而有 如下问题，生产成品率不稳定，因为倾斜侧壁的角度不容易控制并且沟道宽度会根据倾斜 侧壁的角度的变化而变化。
[0013] 从本文的说明书和附图来看，另一个问题和新颖性特征将是显而易见的。
[0014] 根据一个实施例，通过杂质离子注入在源极区下面形成具有沿沟道宽度方向得到 的横截面为四边形形状的栅极区。然后，进行第一蚀刻，去除位于栅极区的上表面上的源极 区以使源极区与栅极区隔开。然后进行具有在栅极区的侧表面处比在栅极区的中央处低的 蚀刻速率的第二蚀刻，以处理栅极区的上表面。结果，这样获得的栅极区具有平行于衬底的 表面形成的下表面以及位于源极区和沟道形成区之间的边界下方并且具有斜面的上表面， 该斜面在沿沟道宽度方向得到的横截面从侧表面向中央降低。
[0015] 根据一个实施例，可以在不降低成品率的情况下制造具有垂直JFET的并且具有 优良的截止态性能的半导体器件。

【专利附图】

【附图说明】
[0016] 图1是示出根据第一实施例的半导体器件的平面布局结构（从外延层到第一层金 属膜（源电极和栅电极））的一个示例的局部平面图；
[0017] 图2是示出根据第一实施例的半导体器件的平面布局结构（从接触孔到第二层金 属膜（源极焊盘和栅极焊盘））的一个示例的局部平面图；
[0018] 图3是示出根据第一实施例的半导体器件的结构的一个示例的局部截面图（沿图 1和图2中所示的A-A线得到的局部截面图）；
[0019] 图4A(a)是第一实施例中的栅极区的放大截面图，图4A(b)是比较例中的栅极区 的放大截面图；
[0020] 图4B(a)是第一实施例中的栅极区的上表面的斜面的第一变形例的放大截面图， 图4B(b)是第一实施例中的栅极区的上表面的斜面的第二变形例的放大截面图；
[0021] 图5A是第一实施例中的栅极区的第一变形例的放大截面图，图5B是第一实施例 中的栅极区的第二变形例的放大截面图；
[0022] 图6是示出根据第一实施例的半导体器件的制造步骤的局部截面图；
[0023] 图7是示出图6之后的半导体器件的制造步骤的局部截面图；
[0024] 图8是示出图7之后的半导体器件的制造步骤的局部截面图；
[0025] 图9是示出图8之后的半导体器件的制造步骤的局部截面图；
[0026] 图10是示出图9之后的半导体器件的制造步骤的局部截面图；
[0027] 图11是示出图10之后的半导体器件的制造步骤的局部截面图；
[0028] 图12是示出图11之后的半导体器件的制造步骤的局部截面图；
[0029] 图13是示出图12之后的半导体器件的制造步骤的局部截面图；
[0030] 图14是示出图13之后的半导体器件的制造步骤的局部截面图；
[0031] 图15是示出图14之后的半导体器件的制造步骤的局部截面图；
[0032] 图16是示出图15之后的半导体器件的制造步骤的局部截面图；
[0033] 图17是示出图16之后的半导体器件的制造步骤的局部截面图；
[0034] 图18是示出根据第二实施例的半导体器件的结构的一个示例的局部截面图；
[0035] 图19是示出根据第二实施例的半导体器件的制造步骤的局部截面图；
[0036] 图20是示出图19之后的半导体器件的制造步骤的局部截面图；
[0037] 图21是示出图20之后的半导体器件的制造步骤的局部截面图；
[0038] 图22是示出图21之后的半导体器件的制造步骤的局部截面图；以及
[0039] 图23是示出图22之后的半导体器件的制造步骤的局部截面图。

【具体实施方式】
[0040] 在下面描述的实施例中，当提及部件的数量等（包括数量、数值、量、范围等）时， 该数量不限于特定数量，也可以是多于或小于特定数量，除非另有明确说明或者主要显而 易见地该数量被限制为特定数量。
[0041] 另外，在后述的实施例中，不用说，构成部件（包括构成步骤等）并不总是必不可 少的，除非另有明确说明或者主要显而易见的它们是必不可少的。
[0042] 不用说，术语"由A构成"、"包括A"、"具有A"或"包含A"不排除其他部件，除非另 有明确说明，它是由该部件构成、由该部件组成、具有该部件、或只包含该部件。同样，在以 下实施例中，当提及构成部件的形状、位置关系等时，基本上近似或类似的是也包括，除非 另有明确说明或者主要显而易见的事实并非如此。这也适用于上述的数值和范围。
[0043] 在以下实施例中所使用的附图中，甚至平面图也划影线以便于它的理解。在用于 描述这些实施例的所有附图中，类似功能的组件将用相同的附图标记表示，并且将省略重 复的说明。在下文中将参考附图详细描述实施例。
[0044](第一实施例）
[0045] 在下文中将参照图1到3描述根据第一实施例的具有垂直JFET的半导体器件。 作为第一实施例中使用的衬底的材料，例如，使用具有比简单的硅物质的带隙宽的碳化硅 (SiC)。
[0046] 图1是示出根据第一实施例的半导体器件的平面布局结构（从外延层到第一层金 属膜（源电极和栅电极））的一个示例的局部平面图。图2是示出根据第一实施例的半导 体器件的平面布局结构（从接触孔到第二层金属膜（源极焊盘和栅极焊盘））的一个示例 的局部平面图。图3是示出根据第一实施例的半导体器件的结构的一个示例的局部截面图 (沿图1和图2中所示的A-A线得到的局部截面图）。
[0047] 如图1和3所示，将成为漏极区DR的衬底SUB，在其表面上，具有将成为漂移区FR 的外延层EPI。衬底SUB和外延层EPI每个都由在其中引入η型杂质的碳化硅（SiC)制成。 引入外延层EPI中的η型杂质的浓度比引入衬底SUB中的η型杂质的浓度低。外延层EPI 具有，例如，从5到10μm的厚度。
[0048] 外延层EPI具有在其中的从上表面延伸到其内部的多个栅极区GR，同时在X方向 (在第一方向上或沟道宽度方向上）上彼此分开。这些栅极区GR每个都由通过将p型杂质 引入外延层EPI中获得的半导体区制成。栅极区GR在与方向X正交的方向y(第二方向） 上延伸，并且夹在彼此相邻的两个栅极区GR之间的一部分外延层EPI用作沟道形成区。这 意味着，这两个相邻的栅极区GR之间的距离是沟道宽度Wch，栅极区GR在其侧表面的深度 (从上表面到下表面的距离）是沟道长度Lch。沟道宽度Wch，例如，是Ιμπι;沟道长度Lch， 例如，是1. 5μm。
[0049] 栅极引出区PGR(图1中的阴影区）包围在其中具有多个栅极区GR的每个有源区 的外周。栅极引出区PGR由通过将p型杂质引入到外延层EPI中获得的半导体区制成，并 且其被电耦合到多个栅极区GR。掺杂到栅极引出区PGR中的p型杂质的浓度比引入到多个 栅极区GR中的p型杂质的浓度高。
[0050] 该栅极引出区PGR具有在其上的栅电极GE，氧化硅膜S05位于其间。栅电极GE通 过形成于氧化硅膜S05中的栅极接触孔GCNT电耦合到栅极引出区PGR，并且栅电极GE与栅 极引出区PGR在其之间具有硅化物层。例如，栅电极GE是通过依次按顺序沉积钛（Ti)膜、 氮化钛（TiN)膜和铝（Al)膜所获得的叠层膜制成的。例如，该硅化物层是由硅化镍（NiSi) 层NSPG制成的。因此，所提供的硅化物层对于减小栅极引出区PGR和栅电极GE之间的接 触电阻是有用的，从而减小了栅极布线的电阻。
[0051] 端接区TE被提供为包围所有有源区的外周。该端接区TE是为了缓和半导体器件 外周的电场强度所提供的区域。端接区TE是由通过将p型杂质引入到外延层EPI中所获 得的半导体区制成的并且电耦合到多个栅极区GR和栅极引出区PGR。引入到端接区TE中 的P型杂质的浓度比引入到多个栅极区GR的p型杂质的浓度低。
[0052] 层夹在两个相邻的栅极区GR之间的外延层EPI，在其上表面区域中，具有源极区 SR。源极区SR是由通过将η型杂质引入到外延层EPI中得到的半导体区制成的。引入到 源极区SR中的η型杂质的浓度比引入到外延层EPI中的η型杂质的浓度高。
[0053] 源极区SR具有在其上的源电极SE，同时具有在其之间的氧化硅膜S05。源电极SE 通过形成于氧化硅膜S05中的源极接触孔SCNT电耦合到源极区SR，并且源电极SE和源极 区SR具有在其之间的硅化物层。例如，源电极SE是由通过按顺序依次沉积钛（Ti)膜、氮 化钛（TiN)膜和铝（Al)膜得到的叠层膜制成的。例如，该硅化物层是由硅化镍（NiSi)层 NSS制成的，并且由此提供的硅化物层对于减小源极区SR和源电极SE之间的接触电阻是有 用的，从而减小了源极布线的电阻。
[0054] 将成为漏极区DR的衬底SUB，在其背表面上，具有漏电极DE，同时具有位于其间的 硅化物层。例如，漏电极DE是由通过按顺序依次沉积钛（Ti)膜、氮化钛（TiN)膜和铝（Al) 膜得到的叠层膜制成的。例如，该硅化物层是由硅化镍（NiSi)层NSD制成的，并且由此提 供的硅化物层对于减小衬底SUB和漏电极DE之间的接触电阻是有用的，从而减小了漏极布 线的电阻。
[0055] 此外，如图2和3所示，源电极SE和栅电极GE覆盖有层间绝缘膜ISL。该层间绝 缘膜ISL具有在其上面的源极焊盘SP和栅极焊盘GP。通过形成于层间绝缘膜ISL中的通 孔（TC)，源极焊盘SP电耦合到源电极SE并且栅极焊盘GP电耦合到栅电极GE。结果，具有 垂直JFET的半导体器件在衬底SUB的表面侧上具有源极焊盘SP和栅极焊盘GP，并且在衬 底SUB的背面侧上具有漏电极DE。通过从外部对这些终端施加电信号，可以操作多个垂直 JFET0
[0056] 根据第一实施例的器件的特征在于，沿垂直JFET的沟道宽度方向延伸的栅极区 GR的横截面形状。
[0057] 具体描述地，如图3所示，栅极区GR的侧表面（pn结部分，其是沟道形成区和栅极 区GR之间的边界）与衬底SUB的表面垂直。栅极区GR的下表面（更靠近衬底SUB的表面 的一侧的表面）是平的，并且平行于衬底SUB的表面。
[0058] 另一方面，栅极区GR的上表面（更远离衬底SUB的表面侧上的表面，与下表面相 反的侧上的表面）位于源极区SR和沟道形成区之间的边界下面，并且与衬底SUB的表面不 平行。在沿沟道宽度方向的横截面中，栅极区的上表面从侧表面向中央具有向下的斜面。
[0059] 具体描述地，栅极区GR的上表面在其中央部分是平的，并且与衬底SUB的表面平 行。对于从中央部分到两个侧表面的栅极区GR的上表面，另一方面，其具有朝向两个侧表 面的斜面且与衬底SUB的表面逐渐分开。形成栅极区GR使得在沿沟道宽度方向的横截面 中，栅极区GR的侧表面从下表面到上表面的距离比栅极区GR的中央部分从下表面到上表 面的距离长。
[0060] 接下来，将描述第一实施例的栅极区GR的横截面形状的优点。
[0061] (1)接下来将参照图4A(a)和图4A(b)描述使栅极区GR的下表面与衬底SUB的表 面平行的优点。图4A(a)是第一实施例中的栅极区的放大截面图，图4A(b)是比较例中的 栅极区的放大截面图。
[0062] 在第一实施例中，如图4A(a)所示，栅极区GRl的下表面与衬底SUB的表面平行。 另一方面，在比较例中，如图4A(b)所示，栅极区GR2在其中央部分的下表面与衬底SUB的 表面平行。然而，对于从中央部分到两个侧表面的栅极区GR2的下表面，其具有朝着两个侧 表面的斜面并且与衬底SUB的表面逐渐分开。
[0063] 这意味着，在第一实施例的栅极区GRl的中央部分的上表面和下表面之间的距离 等于在比较例的栅极区GR2的中央部分的上表面和下表面之间的距离。然而，在第一实施 例的栅极区GRl的侧表面的上表面和下表面之间的距离比在比较例的栅极区GR2的侧表面 上的上表面和下表面之间的距离长。
[0064] 垂直JFET的沟道长度是由沟道形成区和栅极区之间的边界的pn结部分的长度确 定的，也就是说，栅极区在其侧表面的上表面和下表面之间的距离。因此，具有第一实施例 的栅极区GRl的垂直JFET的沟道长度Lchl比具有比较例的栅极区GR2的垂直JFET的沟道 长度Lch2长（Lchl>Lch2)。结果，具有平坦下表面的栅极区GRl的第一实施例的垂直JFET 具有比具有斜面下表面的栅极区GR2的比较例的垂直JFET更加提高的截止态性能。
[0065] (2)接下来将参照图3描述位于源极区SR和沟道形成区之间的边界下面的并且具 有从栅极区GR的侧表面向着其中央向下的斜面的栅极区GR的上表面优点。
[0066] 当源极区SR和栅极区GR彼此接触时，电流在源极区SR和栅极区GR之间流动，并 且这样获得的垂直JFET具有劣化的可靠性。因此，有必要使源极区SR与栅极区GR完全隔 开。在第一实施例中，如上述的图3所示，为了实现源极区SR和栅极区GR之间的完全隔开， 通过干法蚀刻去除外延层EPI和位于栅极区GR的上表面上的源极区SR使源极区SR和栅 极区GR彼此隔开。
[0067] 与第一实施例不同，当栅极区GR与源极区SR隔开而没有形成从栅极区GR的侧表 面到其中央的向下斜面时，蚀刻栅极区GR的上表面为平坦的，直到栅极区GR与源极区SR 完全隔开。在该蚀刻期间蚀刻深度的变化，如果有的话，可能会导致在栅极区GR的侧表面 的上表面和下表面之间的距离的变化，也就是，垂直JFET的沟道长度的变化。
[0068] 另一方面，在第一实施例中，在其中通过形成从栅极区GR的侧表面到其中央的向 下斜面，将栅极区GR与源极区SR隔开的第一实施例中，在栅极区GR的上表面上的源极区 被平坦地蚀刻至能够实现源极区SR和栅极区GR之间隔开的深度（第一蚀刻）。然后，进一 步蚀刻栅极区GR的上表面以使源极区SR和栅极区GR之间完全隔开（第二蚀刻）。
[0069] 在使得在栅极区GR的侧表面的上表面的蚀刻速率比在栅极区GR的中央的上表面 的蚀刻速率小的这种条件下进行该第二蚀刻。这使得即使在栅极区GR中的蚀刻深度发生 变化，也能够减小在栅极区GR的侧表面的蚀刻深度的变化。结果，可以获得具有沟道深度 的更少变化的垂直JFET。
[0070] 在描述具有垂直JFET的半导体器件的制造方法期间，将随后对通过干法蚀刻对 源极区SR和栅极区GR之间的隔离的处理进行详细的描述。
[0071] 在图4A(a)中，斜面从栅极区GRl的上表面开始。斜面的起始位置并不局限于此。 例如，斜面可以从如图4B(a)所示的源极区SR内的位置开始，或者，例如，可以从如图4B(b) 所示的位于源极区SR和栅极区GRl之间的外延层EPI开始。可以采用这样的结构，只要它 们可以在源极区和SR的栅极区GRl之间隔开。在这种情况下，可以获得与图4A(a)类似的 优点。
[0072] 上述图3所示的栅极区GR，在沿沟道宽度方向的横截面中，具有平面部分和倾斜 部分。栅极区不局限于此。例如，如图5A所示，栅极区GR的上表面沿沟道宽度方向的横截 面可以是V形的；或者例如，如图5B所示，栅极区GR的上表面沿沟道宽度方向的横截面可 以是U形的。
[0073] 接下来，将参照图6至17按照步骤的顺序描述根据第一实施例的具有垂直JFET 的半导体器件的制造方法。图6至17是根据第一实施例的半导体器件的局部截面图。
[0074] 首先，如图6所示，提供由碳化硅（SiC)制成的衬底SUB作为使用具有带隙比简单 的硅物质宽的材料的衬底。可以使用衬底SUB作为漏极区DR，并且其具有例如约20πιΩ^cm 的特定电阻。然后，通过外延生长在衬底SUB的表面上形成由碳化硅（SiC)制成的外延层 ΕΡΙ。外延层EPI可以用作漂移区FR。外延层EPI具有例如为从5至IOym的厚度，并且具 有例如从IXIO16CnT3到2ΧIO16CnT3的杂质浓度。
[0075] 接下来，在外延层EPI的上表面上形成氧化硅膜S01。氧化硅膜SOl例如是 TEOS(原硅酸四乙酯）膜，并且它的厚度例如为2μm。然后，利用光刻形成抗蚀图案PR1。 通过利用该抗蚀图案PRl作为掩模进行干法蚀刻，从将要形成多个垂直JFET的有源区ACT 去除氧化硅膜SOI。
[0076] 接着，如图7所示，在去除抗蚀图案RPl后，利用氧化硅膜SOl作为掩模通过离子 注入将η型杂质引入到外延层EPl中，以形成源极区SR。源极区SR距离外延层EPI的上表 面的深度，例如，为〇. 2μm。
[0077] 例如，η型杂质是氮（N)。通过进行离子注入多次，可以形成具有所希望的浓度分 布的源极区SR。例如，当进行两次离子注入时，第一离子注入是在3E14cnT2的剂量和50keV 的能量的条件下进行的，第二离子注入是在2E14cnT2的剂量和IOOkeV的能量的条件下进行 的。
[0078] 接下来，如图8所示，在通过湿法蚀刻去除氧化硅膜SOl后，在外延层EPI的上表 面上形成氧化硅膜S02。氧化硅膜S02例如是TEOS膜，并且它的厚度例如为1. 5μm。然后， 利用由光刻技术形成的抗蚀图案（未示出）作为掩模，通过干法蚀刻，从将要形成栅极区的 区域去除氧化硅膜S02。
[0079] 接下来，在去除抗蚀图案之后，通过用氧化硅膜S02作为掩模进行离子注入，将p 型杂质引入到外延层EPl中，以沿沟道宽度方向形成彼此隔开的两个或者更多个栅极区 GR。在该离子注入期间，注入p型杂质，使得栅极区GR具有沿沟道宽度方向的四边形横截 面，同时，栅极区GR在外延层EPI的深度方向具有均匀的杂质浓度。栅极区GR形成在源极 区SR下面的外延层EPI中，与源极区SR的下表面有一预定距离。从外延层EPI的上表面 到栅极区GR的下表面的距离，例如，为1μm。
[0080] 例如，p型杂质为铝（Al)。通过进行离子注入多次，可以形成沿沟道宽度方向具有 四边形横截面的并且在外延层EPI的深度方向上具有均匀杂质浓度的栅极区GR。例如，当 进行6次离子注入时，离子注入条件的示例如下：第一离子注入的剂量为2E14cnT2,能量为 50keV;第二离子注入的剂量为2E14cnT2,能量为75keV;第三离子注入的剂量为2E14cnT2， 能量为250keV;第四离子注入的剂量为2E14cnT2,能量为350keV;第五离子注入的剂量为 2E14cnT2,能量为450keV;以及第六离子注入的剂量为4E14cnT2,能量为750keV。
[0081] 接着，如图9所示，用氧化硅膜S02作为掩模，通过干法蚀刻来蚀刻包括源极区SR 的外延层EPI，直至露出栅极区GR。与衬底SUB的表面垂直地进行外延层EPI的这种蚀刻 (在下文中其被称为"垂直蚀刻"）。通过该蚀刻，栅极区GR的上表面变得平坦。
[0082] 接下来，如图10所示，通过用氧化硅膜S02作为掩模的干法蚀刻，蚀刻栅极区GR 的上表面，以在源极区SR和栅极区GR之间完全隔开。进行该蚀刻，同时将栅极区GR侧表 面上的蚀刻速率设定得比栅极区GR中央上的蚀刻速率低，允许栅极区GR具有倾斜的上表 面（其将在下文中称为"锥角蚀刻")。这使得即使发生栅极区GR的蚀刻深度变化也能够减 小栅极区GR的侧表面的蚀刻深度的变化。结果，可以获得沟道长度很少变化的垂直JFET。
[0083] 在第一实施例中，使用离子注入预先形成了栅极区GR，使得栅极区GR可以与源极 区SR相对容易地隔开。如上述的图4B(a)和4B(b)所示，当栅极区GR显然与源极区SR隔 开时，在源极区SR中可以停止参照图9的上述的垂直蚀刻，或者可以在位于源极区SR和栅 极区GR之间的外延层EPI中停止。
[0084] 表1中列出了垂直蚀刻和锥角蚀刻之间的蚀刻条件的对比。
[0085]表1
[0086]

【权利要求】
1. 一种制造半导体器件的方法，包括w下步骤： (a)提供具有碳化娃的第一导电类型的衬底； 化）在所述衬底的表面上方形成所述第一导电类型的外延层； (C)通过第一离子注入，将所述第一导电类型的杂质引入到所述外延层中，W形成距离 所述外延层的上表面具有第一深度的源极区； (d) 通过第二离子注入，将与所述第一导电类型不同的第二导电类型的杂质引入到所 述源极区下面的所述外延层中，W形成在第一方向上彼此隔开的两个或者多个栅极区； (e) 通过第一蚀刻，去除位于所述栅极区的上表面上方的所述源极区； (f) 在步骤（e)之后，通过第二蚀刻，处理所述栅极区的所述上表面，所述第二蚀刻具 有在所述栅极区的侧表面处比在所述栅极区的中央处低的蚀刻速率； (g) 形成将被电禪合到所述源极区的源电极； 化）形成将被电禪合到所述栅极区的栅电极；W及 (i) 形成将被电禪合到所述衬底的背表面的漏电极。
2. 根据权利要求1所述的制造半导体器件的方法， 其中在步骤（e)中，所述栅极区的所述上表面平行于所述衬底的所述表面，W及 其中在步骤（f)中，在沿着所述第一方向的横截面中，所述栅极区的所述上表面具有 从所述栅极区的所述侧表面到所述栅极区的所述中央的向下的斜面。
3. 根据权利要求1所述的制造半导体器件的方法， 其中在步骤（d)中，所述栅极区的下表面平行于所述衬底的所述表面，并且所述栅极 区的所述侧表面垂直于所述衬底的所述表面。
4. 根据权利要求1所述的制造半导体器件的方法， 其中在步骤（f)中，在沿着所述第一方向的横截面中，所述栅极区的所述上表面具有V 形状、U形状、或者在所述上表面的中央部分处平行于所述衬底的所述表面且具有从所述中 央部分到两个所述侧表面的斜面的形状。
5. 根据权利要求1所述的制造半导体器件的方法， 其中所述栅极区是通过多次执行所述第二导电类型的杂质的离子注入来形成的，并且 在所述栅极区的所述侧表面处，在从所述上表面向所述下表面的方向上具有均匀的浓度分 布。
6. 根据权利要求1所述的制造半导体器件的方法，其中在步骤讯和步骤（g)之间包 括W下步骤： (j) 在所述外延层的所述上表面上方顺序地形成绝缘膜和氮化铁膜； 化）蚀刻所述氮化铁膜，W在所述源极区的侧壁上方形成所述氮化铁膜的侧壁； (l) 除去暴露的所述绝缘膜W暴露出所述栅极区的所述上表面和所述源极区的上表 面； (m) 在所述栅极区的所述上表面和所述源极区的所述上表面上方选择性地形成娃化物 层；W及 (n) 去除所述侧壁。
7. 根据权利要求6所述的制造半导体器件的方法， 其中所述娃化物层具有娃化媒。
8. -种半导体器件，包括： 具有碳化娃的第一导电类型的衬底； 形成在所述衬底的表面上方的所述第一导电类型的外延层； 多个源极区，所述多个源极区距离所述外延层的上表面具有第一深度并且在第一方向 上彼此隔开； 多个沟道形成区，所述多个沟道形成区位于所述源极区下面； 多个栅极区，所述多个栅极区提供在彼此相邻的所述沟道形成区之间； 源电极，所述源电极电禪合到所述源极区； 栅电极，所述栅电极电禪合到所述栅极区；W及 漏电极，所述漏电极电禪合到所述衬底的背表面， 其中所述栅极区具有位于所述源极区和所述沟道形成区之间的边界下面的上表面，并 且在沿着所述第一方向的横截面中具有从所述栅极区的侧表面向所述栅极区的中央的向 下的斜面。
9. 根据权利要求8所述的半导体器件， 其中所述栅极区具有平行于所述衬底的所述表面的下表面，并且 其中所述栅极区具有垂直于所述衬底的所述表面的侧表面。
10. 根据权利要求8所述的半导体器件， 其中在沿着所述第一方向的横截面中，所述栅极区的所述上表面具有V形状、U形状、 或者在所述上表面的中央部分处平行于所述衬底的所述表面且具有从所述中央部分向两 个所述侧表面的斜面的形状。
11. 根据权利要求8所述的半导体器件， 其中在所述栅极区的所述侧表面处从所述下表面到所述上表面的距离长于在所述栅 极区的所述中央处从所述下表面到所述上表面的距离。
12. 根据权利要求8所述的半导体器件， 其中在所述栅极区的所述侧表面处，在从所述上表面到所述下表面的方向上，所述栅 极区具有均匀的浓度分布。
13. 根据权利要求8所述的半导体器件， 其中所述栅极区在所述栅极区的所述上表面上方具有娃化物层。
14. 根据权利要求13的半导体器件， 其中所述娃化物层具有娃化媒。
【文档编号】H01L29/423GK104347428SQ201410368009
【公开日】2015年2月11日 申请日期:2014年7月30日 优先权日:2013年7月30日
【发明者】新井耕一, 笼利康明, 久田贤一 申请人:瑞萨电子株式会社