半导体装置制造方法
【专利摘要】本发明涉及一种半导体装置。所述半导体装置具备：N型阱(13)、P型体扩散层(14)、N+型源极扩散层(18)、N+型漏极扩散层(19)以及P+型体接触区(32)，多个P+型体接触区(32)沿着栅极电极(17a、17b)而设置，多个第一接触孔(25)沿着所述栅极电极而设置，多个第二接触孔(27)沿着所述栅极电极而设置，多个P+型体接触区(32)的间距大于多个第一接触孔(25)的间距。
【专利说明】半导体装置
【技术领域】
[0001 ] 本发明涉及一种半导体装置。
【背景技术】
[0002]对现有的N沟道LDMOS (Lateral Diffused MOS:横向扩散金属氧化物半导体)进行说明。
[0003]N沟道LDMOS具有:被形成在硅基板的阱上的栅极电极；以与栅极电极重叠的方式而被形成在栅极电极的一侧的阱中的P型体扩散层；被形成于P型体扩散层内且位于栅极电极下方的沟道区域；被形成在P型体扩散层中的N+型源极扩散层以及多个P+型体接触区；被形成在栅极电极的另一侧的硅基板中的N+型漏极扩散层(例如参照专利文献I)。
[0004]在阱、P型体扩散层以及栅极电极上形成有层间绝缘膜。在该层间绝缘膜上形成有与N+型源极扩散层取得接触的第一接触孔、与N+型漏极扩散层取得接触的第二接触孔以及与P+型体接触区取得接触的第三接触孔。
[0005]在上述N沟道LDMOS中，谋求如下的情况，即，减小N+型源极扩散层与N+型漏极扩散层之间的电阻，从而易于流通较大的电流。因此，优选增多第一接触孔的个数与第二接触孔的个数设置为多个。
[0006]专利文献1:日本特开2010-16155
【发明内容】
[0007]本发明的几个方式涉及一种通过进一步增多接触孔的个数从而减小接触电阻的半导体装置。
[0008]本发明的一个方式的半导体装置，具备:第一导电型的第一扩散层，其位于半导体层中；栅极电极，其隔着栅极绝缘膜而位于所述第一扩散层以及所述半导体层上；第二导电型的第二扩散层，其为位于所述栅极电极的沟道长度方向上的一侧并且位于所述第一扩散层内的源极扩散层以及漏极扩散层中的一方；第二导电型的第三扩散层，其为位于所述栅极电极的沟道长度方向上的另一侧并且位于所述半导体层中的源极扩散层以及漏极扩散层中的另一方；多个第一导电型的第四扩散层，其位于所述第二扩散层内，并且与所述第一扩散层电连接；绝缘膜，其位于所述半导体层、所述第一扩散层以及所述栅极电极上；多个第一接触孔，其位于所述绝缘膜中，并且位于所述第二扩散层以及所述第四扩散层上；多个第二接触孔，其位于所述绝缘膜中，并且位于所述第三扩散层上，所述多个第四扩散层沿着所述栅极电极而设置，所述第二扩散层位于所述多个第四扩散层的相互之间，所述多个第一接触孔沿着所述栅极电极而设置，所述多个第二接触孔沿着所述栅极电极而设置，所述多个第四扩散层的间距大于所述多个第一接触孔的间距。据此，能够增多位于第二扩散层上的第一接触孔的个数，从而能够使第二扩散层与第一接触孔之间的接触电阻减小。
[0009]另外，上述的半导体层是指如下含义，S卩，不仅包括半导体基板、外延层和阱，还包括位于半导体基板或半导体层中的杂质扩散层。
[0010]上述本发明的一个方式中，优选为，所述多个第四扩散层沿着所述栅极电极而设置成一列，所述多个第一接触孔沿着所述栅极电极而设置成一列，所述多个第二接触孔沿着所述栅极电极而设置成一列，所述多个第一接触孔的间距与所述多个第二接触孔的间距相同。据此，通过将多个第一接触孔的间距设为与多个第二接触孔的间距相同，从而即使多个第四扩散层的间距大于多个第一接触孔的间距，也能够增多位于第二扩散层上的第一接触孔的个数。由此，能够使第二扩散层与第一接触孔之间的接触电阻减小。
[0011]此外，上述本发明的一个方式中，优选为，所述多个第一接触孔具有与所述第二扩散层重叠且不与所述第四扩散层重叠的接触孔，和与所述第四扩散层重叠且不与所述第二扩散层重叠的接触孔。
[0012]此外，上述本发明的一个方式中，优选为，所述多个第一接触孔具有与所述第二扩散层重叠且与所述第四扩散层重叠的接触孔。由此，能够使第二扩散层与第一接触孔之间的接触电阻减小。
[0013]此外，上述本发明的一个方式中，优选为，所述多个第四扩散层中的至少一个与所述多个第一接触孔中的任意一个均不重叠。
[0014]此外，上述本发明的一个方式中，优选为，所述多个第一接触孔具有与所述第二扩散层取得接触的接触孔，和与所述第四扩散层取得接触的接触孔。
[0015]此外，上述本发明的一个方式中，优选为，所述多个第一接触孔具有与所述第二扩散层以及所述第四扩散层双方均取得接触的接触孔。由此，能够使第二扩散层与第一接触孔之间的接触电阻减小。
[0016]此外，上述本发明的一个方式中，优选为，所述多个第四扩散层中的至少一个与所述多个第一接触孔中的任意一个均未取得接触。
【专利附图】
【附图说明】
[0017]图1为表示本发明的一个方式所涉及的半导体装置的俯视图。
[0018]图2为沿着图1所示的1B-1B线的剖视图。
[0019]图3为表示N沟道LDMOS的比较例的俯视图。
[0020]图4为表示本发明的一个方式所涉及的半导体装置的俯视图。
[0021]图5为表示本发明的一个方式所涉及的半导体装置的俯视图。
[0022]图6为表示本发明的一个方式所涉及的半导体装置的俯视图。
[0023]图7为表示本发明的一个方式所涉及的半导体装置的俯视图。
[0024]图8为表示本发明的一个方式所涉及的半导体装置的俯视图。
【具体实施方式】
[0025]以下，使用附图来对本发明的实施方式进行详细说明。但是，本发明不限定于以下的说明，在不脱离本发明的主旨及其范围的条件下对其方式以及详细内容进行各种变更，是本领域技术人员所能够容易理解的。因此，本发明并非限定于以下所示的实施方式的记载内容而被解释的发明。
[0026]实施方式一
[0027]图1为表示本发明的一个实施方式所涉及的半导体装置的俯视图。图2为沿着图I所示的1B-1B线的剖视图。该半导体装置为N沟道LDMOS。
[0028]如图2所示，仄型阱13位于P型硅基板11中。LOCOS (Local Oxidat1n ofSilicon，硅的局部氧化)氧化膜16位于K型阱13的表面上。LOCOS氧化膜16所不存在的区域成为源极以及漏极所存在的有源区。栅极绝缘膜12位于L0C0S氧化膜16所不存在的【型阱13的表面上。
[0029]通过将P型杂质导入N_型阱13中，从而使P型体扩散层14位于N_型阱13中。接下来，栅极电极17a、17b位于L0C0S氧化膜16及栅极绝缘膜12上。栅极电极17a、17b通过形成多晶硅膜并对该多晶硅膜进行加工而被形成。
[0030]N+型源极扩散层18位于P型体扩散层14中，N+型漏极扩散层19位于N—型阱13中。用于局部地与P型体扩散层14相连接的P+型体接触区32位于N+型源极扩散层18内。[0031 ] 层间绝缘膜24位于包括N_型阱13、P型体扩散层14、栅极电极17a、17b以及L0C0S氧化膜16在内的整个面上。多个第一接触孔25以及多个第二接触孔27位于层间绝缘膜24中。导电膜26被埋入第一及第二接触孔25、27内。
[0032]如图1所示，多个P+型体接触区32位于栅极电极17a、17b的沟道长度方向上的一侧。多个P+型体接触区32沿着栅极电极17a、17b而设置成一列，并且P+型体接触区32被连接于P型体扩散层14。N+型源极扩散层18位于多个P+型体接触区32的周围，并且N+型源极扩散层18位于多个P+型体接触区32的相互之间。
[0033]多个第一接触孔25沿着栅极电极17a、17b而设置成一列，多个第二接触孔27沿着栅极电极17a、17b而设置成一列。多个第一接触孔25的间距与多个第二接触孔27的间距相同，该间距优选为较小。其原因在于，通过减小间距，从而能够增多接触孔的个数。此夕卜，该间距优选为符合设计规定的最小间距。此外，该间距例如优选在2.0ym以下。更优选在1.2μπι以下。
[0034]多个第一接触孔25的间距与多个第二接触孔27的间距相同。此外，多个P+型体接触区32的间距大于多个第一接触孔25的间距。
[0035]另外，在本说明书中，“间距”是指相邻的图案的中心之间的距离，具体而言，为如图1所示的俯视图中的相邻的P+型体接触区32的图案的中心之间的距离、相邻的第一接触孔25的图案的中心之间的距离、相邻的第二接触孔27的图案的中心之间的距离。
[0036]此外，在本说明书中，间距“相同”是指如下含义，即，不仅包含完全地相同的情况，还包含其中一方的间距大小大于等于另一方的间距大小的90%且小于100%的情况。其原因在于，在现实中进行加工的情况下，必然会产生或多或少的误差。
[0037]第二接触孔27为与位于栅极电极17a、17b的沟道长度方向上的另一侧的N+型漏极扩散层19相连接的漏极接触孔。
[0038]第一接触孔25具有如下三种类型，即，位于N+型源极扩散层18上的源极接触孔25a、位于P+型体接触区32上的体接触孔25b、位于N+型源极扩散层18以及P+型体扩散区域32双方上的源极及体接触孔25c。由于本实施方式的LDMOS中，N+型源极扩散层18与P+型体接触区32处于同电位，因此第一接触孔25能够与该双方均取得接触。
[0039]源极接触孔25a为与N+型源极扩散层18取得接触的接触孔。体接触孔25b为与P+型体接触区32取得接触的接触孔。源极及体接触孔25c为与N+型源极扩散层18以及P+型体扩散区域32双方均取得接触的接触孔。
[0040]换言之，源极接触孔25a为与N+型源极扩散层18重叠且不与P+型体接触区32重叠的接触孔。体接触孔25b为与P+型体接触区32重叠且不与N+型源极扩散层18重叠的接触孔。源极及体接触孔25c为与N+型源极扩散层18重叠且与P+型体扩散区32重叠的接触孔。此外，多个P+型体接触区32中的至少一个与体接触孔25b以及源极及体接触孔25c双方均重叠。
[0041]另外，在本说明书中，“重叠”是指，在俯视观看时上层的图案与下层的图案重叠，具体而言是指，在如图1所示的俯视图中，接触孔的图案与其下方的扩散层或区域的图案重叠。此外，“不重叠”是指，在俯视观看时上层的图案与下层的图案不重叠，具体而言是指，在如图1所示的俯视图中，接触孔的图案与其下方的扩散层或区域的图案不重叠。
[0042]比较例
[0043]图3为表示N沟道LDMOS的比较例的俯视图，对于与图1相同的部分标注相同的符号，且仅对不同的部分进行说明。
[0044]如图3所示，多个P+型体接触区132沿着栅极电极17a、17b而设置成一列。N+型源极扩散层18位于多个P+型体接触区132的相互之间。
[0045]多个第一接触孔125沿着栅极电极17a、17b而设置成一列。多个第一接触孔125的间距大于多个第二接触孔27的间距。
[0046]多个P+型体接触区132的间距大于多个第二接触孔27的间距。
[0047]第一接触孔125具有如下两种类型，即，位于N+型源极扩散层18上的源极接触孔125a、位于P+型体接触区132上的体接触孔125b。源极接触孔125a与体接触孔125b被交替地配置。
[0048]源极接触孔125a为与N+型源极扩散层18取得接触的接触孔。体接触孔125b为与P+型体接触区132取得接触的接触孔。
[0049]上述比较例的N沟道LDMOS中，为了减小N+型源极扩散层18与N+型漏极扩散层19之间的电阻而易于流通较大的电流，将被配置为一列的多个第二接触孔27以符合设计规则的最小间距而进行配置，并且将被配置为一列的多个P+型体接触区132以最小间距进行配置，因此，多个P+型体接触区132的间距宽于多个第二接触孔27的间距。此外，由于将源极接触孔125a配置于N+型源极扩散层18上，并且将体接触孔125b配置于P+型体接触区132上，因此，第一接触孔125的间距宽于第二接触孔27的间距。其结果为，源极接触孔125a的个数变少，从而无法充分地减小源极接触电阻，由此无法充分地减小N+型源极扩散层18与N+型漏极扩散层19之间的电阻。
[0050]与此相对，在本实施方式一中，通过排出如下的设计思想，S卩，将源极接触孔25a配置于N+型源极扩散层18上，并且将体接触孔26b配置于P+型体接触区32上的设计思想，从而能够使多个第一接触孔25的间距与多个第二接触孔27的间距相同。其结果为，在图3所示的比较例的N沟道LDMOS中，源极接触孔125a为5个，与此相对，在图1所示的本实施方式一的N沟道LDMOS中，能够配置3个源极及体接触孔25c，如将该3个的源极及体接触孔25c换算为等同于1.5个源极接触孔，则可以说能够将源极接触孔25a增加到相当于6.5个。如此，通过增加源极接触孔的个数从而能够使源极接触电阻减小，进而有助于通态电阻的改善。
[0051 ] 另外，由于N+型源极扩散层18与P+型体接触区32为同电位，因此，也可以在本实施方式中添加如下的结构，即，在N+型源极扩散层18与层间绝缘膜24之间以及P+型体接触区32与层间绝缘膜24之间分别配置有硅化膜的结构。
[0052]实施方式二
[0053]图4为表示本发明的一个方式所涉及的半导体装置的俯视图，对与图1相同的部分标注相同的符号，且仅对不同的部分进行说明。
[0054]图4所示的多个P+型体接触区232的间距大于图1所示的多个P+型体接触区32的间距。
[0055]本实施方式也能够获得与实施方式一相同的效果。
[0056]详细而言，本实施方式的N沟道LDMOS中，能够配置2个源极及体接触孔25c，如将该2个源极及体接触孔25c换算为等同于I个源极接触孔，则能够设有相当于9个源极接触孔25a。
[0057]实施方式三
[0058]图5为表示本发明的一个方式所涉及的半导体装置的俯视图，对与图4相同的部分标注相同的符号，且仅对不同的部分进行说明。
[0059]如图5所示的多个P+型体接触区332的间距大于图4所示的多个P+型体接触区232的间距。
[0060]本实施方式也能够获得与实施方式二相同的效果。
[0061]详细而言，本实施方式的N沟道LDMOS中，能够配置3个源极及体接触孔25c，如将该3个源极及体接触孔25c换算为等同于1.5个源极接触孔，则能够设有相当于9.5个源极接触孔25a。
[0062]实施方式四
[0063]图6为表示本发明的一个方式所涉及的半导体装置的俯视图，对与图1相同的部分标注相同的符号，且仅对不同的部分进行说明。
[0064]图6所示的多个P+型体接触区432各自的大小(面积)小于图1所示的多个P+型体接触区32的大小。
[0065]多个P+型体接触区432中的至少一个与体接触孔25b以及源极及体接触孔25c双方均不重叠。即，多个P+型体接触区432中的至少一个432a与第一接触孔25不重叠。
[0066]此外，多个P+型体接触区432中的至少一个432b仅与源极及体接触孔25c重叠，而不与体接触孔25b重叠。
[0067]本实施方式也能够获得与实施方式一相同的效果。
[0068]详细而言，本实施方式的N沟道LDMOS中，能够配置2个源极及体接触孔25c，如将该2个源极及体接触孔25c换算为等同于I个源极接触孔，则能够设有相当于10个源极接触孔25a。
[0069]实施方式五
[0070]图7为表示本发明的一个方式所涉及的半导体装置的俯视图，对与图1相同的部分标注相同的符号，且仅对不同的部分进行说明。
[0071]图7所示的多个P+型体接触区532各自的大小(面积)小于图1所示的多个P+型体接触区32的大小。此外，图7所示的多个P+型体接触区532的间距小于图1所示的多个P+型体接触区32的间距。
[0072]本实施方式也能够获得与实施方式一相同的效果。
[0073]详细而言，本实施方式的N沟道LDMOS中，能够配置4个源极及体接触孔25c，如将该4个源极及体接触孔25c换算为等同于2个源极接触孔，则能够设有相当于7个源极接触孔25a。
[0074]实施方式六
[0075]图8为表示本发明的一个方式所涉及的半导体装置的俯视图，对与图1相同的部分标注相同的符号，且仅对不同的部分进行说明。
[0076]图8所示的多个P+型体接触区632各自的大小(面积)小于图1所示的多个P+型体接触区32的大小。此外，图8所示的多个P+型体接触区632的间距大于如图1所示的多个P+型的体接触区32的间距。
[0077]本实施方式也能够获得与实施方式一相同的效果。
[0078]详细而言，本实施方式的N沟道LDMOS中，能够配置3个源极及体接触孔25c，如将该3个源极及体接触孔25c换算为等同于1.5个源极接触孔，则能够设有相当于6.5个源极接触孔25a。
[0079]另外，在实施方式一至实施方式六中，也可以将N—型阱13称为半导体层，将P型体扩散层14称为第一扩散层，将N+型源极扩散层18称为第二扩散层，将N+型漏极扩散层19称为第三扩散层，将P+型体接触区32称为第四扩散层。
[0080]此外，也可以适当地将上述的实施方式一至实施方式六相互进行组合来实施。
[0081]此外，在本发明中，在特定的B(以下，称为“B”)位于特定的A(以下，称为“A”)上(或者下)时，并不限定于B直接位于A上(或者下)的情况。也包括在不阻碍本发明的作用效果的范围内，B隔着其他的部件而位于A上的情况。
[0082]符号说明
[0083]11…P型娃基板;12…栅极绝缘膜;13…N型讲；14…P型体扩散层;16…LOCOS氧化膜；17a、17b...栅极电极；18…N+型源极扩散层；19...Ν+型漏极扩散层；24...层间绝缘膜；25…第一接触孔；25a…源极接触孔；25b…体接触孔；25c…源极及体接触孔；26…导电膜；27…第二接触孔；32…P+型体接触区；125a…源极接触孔；125b…体接触孔；132、232、332、432、432a、432b、532、632 …P+型体接触区。
【权利要求】
1.一种半导体装置，其特征在于，具备: 第一导电型的第一扩散层，其位于半导体层中； 栅极电极，其隔着栅极绝缘膜而位于所述第一扩散层以及所述半导体层上； 第二导电型的第二扩散层，其为位于所述栅极电极的沟道长度方向上的一侧并且位于所述第一扩散层内的源极扩散层以及漏极扩散层中的一方； 第二导电型的第三扩散层，其为位于所述栅极电极的沟道长度方向上的另一侧并且位于所述半导体层中的源极扩散层以及漏极扩散层中的另一方； 多个第一导电型的第四扩散层，其位于所述第二扩散层内，并且与所述第一扩散层电连接； 绝缘膜，其位于所述半导体层、所述第一扩散层以及所述栅极电极上； 多个第一接触孔，其位于所述绝缘膜中，并且位于所述第二扩散层以及所述第四扩散层上； 多个第二接触孔，其位于所述绝缘膜中，并且位于所述第三扩散层上， 所述多个第四扩散层沿着所述栅极电极而设置，所述第二扩散层位于所述多个第四扩散层的相互之间， 所述多个第一接触孔沿着所述栅极电极而设置， 所述多个第二接触孔沿着所述栅极电极而设置， 所述多个第四扩散层的间距大于所述多个第一接触孔的间距。
2.如权利要求1所述的半导体装置，其特征在于， 所述多个第四扩散层沿着所述栅极电极而设置成一列， 所述多个第一接触孔沿着所述栅极电极而设置成一列， 所述多个第二接触孔沿着所述栅极电极而设置成一列， 所述多个第一接触孔的间距与所述多个第二接触孔的间距相同。
3.如权利要求1所述的半导体装置，其特征在于， 所述多个第一接触孔具有与所述第二扩散层重叠且不与所述第四扩散层重叠的接触孔，和与所述第四扩散层重叠且不与所述第二扩散层重叠的接触孔。
4.如权利要求3所述的半导体装置，其特征在于， 所述多个第一接触孔具有与所述第二扩散层重叠且与所述第四扩散层重叠的接触孔。
5.如权利要求3或4所述的半导体装置，其特征在于， 所述多个第四扩散层中的至少一个与所述多个第一接触孔中的任意一个均不重叠。
6.如权利要求1所述的半导体装置，其特征在于， 所述多个第一接触孔具有与所述第二扩散层取得接触的接触孔，和与所述第四扩散层取得接触的接触孔。
7.如权利要求6所述的半导体装置，其特征在于， 所述多个第一接触孔具有与所述第二扩散层以及所述第四扩散层双方均取得接触的接触孔。
8.如权利要求6或7所述的半导体装置，其特征在于， 所述多个第四扩散层中的至少一个与所述多个第一接触孔中的任意一个均未取得接触。
【文档编号】H01L29/06GK104347719SQ201410380207
【公开日】2015年2月11日 申请日期:2014年8月4日 优先权日:2013年8月5日
【发明者】桑沢和伸 申请人:精工爱普生株式会社