半导体器件和制造半导体器件的方法

半导体器件和制造半导体器件的方法
【专利摘要】本发明提供一种半导体器件，其具有形成在衬底上方的沟道层、形成在沟道层之上并且具有比沟道层的禁带宽度更大的禁带宽度的阻挡层、贯通阻挡层直至沟道层的中途的沟槽、以及经由栅极绝缘膜而配置在沟槽的内部的栅极电极。此外，沟槽的底部的端部为圆角形状并且与沟槽的底部的端部接触的栅极绝缘膜为圆角形状。通过如上所描述将沟槽的底部的端部设置有圆度，能够减小位于栅极电极的底部的端部与沟槽的底部的端部之间的、栅极绝缘膜的厚度。因此，也可以在沟槽的底部的端部形成沟道，从而减小沟道的电阻。
【专利说明】半导体器件和制造半导体器件的方法
[0001]相关申请的交叉引用
[0002]将2013年8月15日提交的日本专利申请2013-168869号的公开其包括说明书、附图和摘要的全部内容被引入本文作为参考。

【技术领域】
[0003]本发明涉及半导体器件和制造半导体器件的方法，其能够适当地应用于例如使用了氮化物半导体的半导体器件。

【背景技术】
[0004]近年来，使用具有比硅更大的禁带宽度的II1-V族化合物的半导体器件引人注目。其中，鉴于高耐压特性和高速开关特性，对于使用氮化镓的功率MISFET (金属-绝缘体-半导体场效应晶体管)并且使得能够常断操作的半导体器件的开发不断进展。
[0005]例如，日本特开2008-306803号公报公开了在栅极电极的底部具有梯度部的II1-V族氮化物半导体场效应晶体管。
[0006]另外，日本特开2012-248636号公报公开了在沟道层与电子供应层之间的异质接合面处具有沟道层和2DEG的场效应晶体管。


【发明内容】

[0007]本发明人致力于研究和开发如上所描述使用了氮化物半导体的半导体器件，并且目前已经认真研究了对常断半导体器件的特征的改进。在研究的过程中，发现了使用氮化物半导体的半导体器件的特性的存有进一步改进的余地。
[0008]本发明的其他主题和创新特征将通过阅读本说明书的描述连同附图而变得显而易见。
[0009]下面简单地描述本申请所公开的各个典型实施方式的概要。
[0010]本申请所公开的一个优选实施方式所示的半导体器件具有栅极电极，该栅电极经由栅极绝缘膜而配置在贯通第二氮化物半导体层而延伸直至第一氮化物半导体层的中途的沟槽中。此外，沟槽的底部的端部(end)具有圆角形状或者倒角形状。
[0011]本申请所公开的一个实施方式所示的制造半导体器件的方法具有通过蚀刻第一氮化物半导体层以及其之上的第二氮化物半导体层的层叠体来形成沟槽的步骤。这是形成贯通第二氮化物半导体层直至第一氮化物半导体层的中途并且其中底部的端部具有圆角形状或者倒角形状的沟槽的步骤。
[0012]根据本发明所公开的如下各个典型实施方式所示的半导体器件，能够改善半导体器件的特性。
[0013]根据本发明所公开的如下各个典型实施方式所示的制造半导体器件的方法，能够制造具有良好特性的半导体器件。

【专利附图】

【附图说明】
[0014]图1是例示第一实施方式的半导体器件的构造的截面图。
[0015]图2是例示制造第一实施方式的半导体器件的步骤的截面图。
[0016]图3是例示制造第一实施方式的半导体器件的步骤的截面图，其是例示接着图2的制造步骤的截面图。
[0017]图4是例示制造第一实施方式的半导体器件的步骤的截面图，其是例示接着图3的制造步骤的截面图。
[0018]图5是例示制造第一实施方式的半导体器件的步骤的截面图，其是例示接着图4的制造步骤的截面图。
[0019]图6是例示制造第一实施方式的半导体器件的步骤的截面图，其是例示接着图5的制造步骤的截面图。
[0020]图7是例示制造第一实施方式的半导体器件的步骤的截面图，其是例示接着图6的制造步骤的截面图。
[0021]图8是例示制造第一实施方式的半导体器件的步骤的截面图，其是例示接着图7的制造步骤的截面图。
[0022]图9是例示第一实施方式的半导体器件的一个构造例的平面图。
[0023]图10是例示第一实施方式的半导体器件的沟槽附近的构造的截面图。
[0024]图11是例示第一比较例的半导体器件的沟槽附近的构造的截面图。
[0025]图12是例示第二比较例的半导体器件的沟槽附近的构造的截面图。
[0026]图13是例示第三比较例的半导体器件的沟槽附近的构造的截面图。
[0027]图14A是示意性地例示第一实施方式的半导体器件的第一变形例的构造的截面图。
[0028]图14B是示意性地例示第一实施方式的半导体器件的第二变形例的构造的截面图。
[0029]图15是示意性地例示第二实施方式的半导体器件的构造的截面图。
[0030]图16是例示第二实施方式的半导体器件的沟槽的底部的端部的其他构造的截面图。
[0031]图17是示意性地例示第三实施方式的半导体器件的第一示例的构造的截面图。
[0032]图18是示意性地例示第三实施方式的半导体器件的第二示例的构造的截面图。
[0033]图19是示意性地例示第四实施方式的半导体器件的第一示例的构造的截面图。
[0034]图20是示意性地例示第四实施方式的半导体器件的第二示例的构造的截面图。

【具体实施方式】
[0035]在以下的实施方式中，为了方便根据需要可以以多个分割的部分或者实施方式来描述实施方式。然而，除非另有指明，它们不是彼此独立的，而是处于一方是一部分或全部的另一方的变形例、应用例、详细说明、补充说明等的关系。另外，在以下的实施方式中，当提及要素的数等(包括个数、数值、量、范围等)时，要素的数不限于特定数，而是可以大于或者小于特定数，除非另有指明或者理论上该数明显被限定为特定数的情况。
[0036]另外，在以下的实施方式中，构成要素(包括要素步骤等)不总是必须的，除非另有指明或者理论上它们被明显认为必须的情况。类似地，在以下的实施方式中，当提及构成要素等的形状、位置关系等时，它们包括基本近似于或者类似于形状等的情况，除非另有指明或者理论上被认为它们明显不是这样的情况。这同样适用于上述数等(包括个数、数值、量、范围等)。
[0037]以下，将参考附图详细地说明本发明的实施方式。在用于说明实施方式的所有附图中，具有相同功能的部件赋予相同或者相应的参考符号，并且省略其重复的说明。另外，当存在多个类似部件(部位)时，有时通过对总称的符号增加记号来表示个别或者特定部位。另外，在以下实施方式中，原则上不重复相同或者类似部位的描述，除非特别要求。
[0038]另外，在实施方式所使用的附图中，为了便于容易理解附图即使在截面图中有时也可能省略阴影线。另一方面，为了容易理解附图即使在平面图中有时也增加阴影线。
[0039]另外，在截面图和平面图中，各个部位的尺寸不是直接对应于实际器件的尺寸，而是为了便于理解附图，有时相对较大地表示特定部位。另外，同样在截面图与平面图彼此对应的情况下，为了便于理解附图，有时相对较大地表示特定部位。
[0040]第一实施方式
[0041]参考附图具体地描述本实施方式的半导体器件。图1是例示本实施方式的半导体器件的构造的截面图。图2至图8是例示制造本实施方式的半导体器件的步骤的截面图。
[0042](结构的描述)
[0043]图1是例示根据本实施方式的半导体器件的构造的截面图。图1所示的半导体器件是使用氮化物半导体的MIS (金属-绝缘体-半导体)场效应晶体管(FET)。该半导体器件也被称为高电子迁移率晶体管(HEMT)或者功率晶体管。根据本实施方式的半导体器件是所谓的凹入式栅极电极型半导体器件。
[0044]本实施方式的半导体器件具有，包括在衬底S之上依次形成的核生成层NUC、应力缓和层STR、缓冲层BU、沟道层(也称为电子行进层)CH和阻挡层BA的层叠体(氮化物半导体区域)。
[0045]另外，本实施方式的半导体器件的栅极电极GE经由栅极绝缘膜GI而形成在沟槽T的内部，刻制(engrave)该沟槽T以便贯通绝缘膜IF和阻挡层BA直至沟道层CH的中途(midway)。
[0046]另外，本实施方式的半导体器件的源极电极SE和漏极电极DE形成在阻挡层BA之上、在栅极电极GE两侧。
[0047]下面具体描述。如图1所示，在本实施方式的半导体器件中，核生成层NUC形成在衬底S之上，并且应力缓和层STR形成在核生成层NUC之上。形成核生成层NUC是为了形成在上方的层(例如应力缓和层STR)生长时形成晶核。另外，形成核生成层NUC还是为了防止，形成在上方的层中的构成元素(例如Ga)从形成在上方的层扩散到衬底S而使衬底S劣化。另外，形成应力缓和层STR还是为了缓和对衬底S的应力，从而抑制在衬底S中产生翘曲或者裂纹。
[0048]缓冲层BU形成在应力缓冲层STR之上，包括氮化物半导体的沟道层(也称为电子行进(running)层)CH形成在缓冲层BU之上，并且包括氮化物半导体的阻挡层BA形成在沟道层CH之上。即，缓冲层BU、沟道层CH和阻挡层BA自下而上依次形成(层叠)在应力缓和层STR的主面(上面)之上。源极电极SE和漏极电极DE分别经由欧姆层OL而形成在阻挡层BA之上。缓冲层BU是位于沟道层CH与应力缓和层STR之间的中间层。
[0049]栅极电极GE经由栅极绝缘膜GI形成在贯通绝缘膜IF和阻挡层BA而刻制直至沟道层CH的中途的沟槽(也称为槽、凹槽、凹部)的内部。源极电极SE和漏极电极DE形成在阻挡层BA之上、在栅极电极GE两侧。源极电极SE和漏极电极DE以分别与阻挡层BA连接的方式形成。各个电极经由欧姆层OL连接，以提供欧姆接触。
[0050]绝缘层ILl形成在栅极电极GE之上。另外，源极电极SE和漏极电极DE形成在接触孔Cl的内部和上方，该接触孔Cl于形成在绝缘层ILl中。绝缘层IL2形成在绝缘层ILl、源极电极SE和漏极电极DE之上。
[0051]在本实施方式中，二维电子气2DEG形成在沟道层CH与阻挡层BA之间的界面附近、在沟道层侧。另外，当正电位(阈值电位)施加于栅极电极GE时，沟道C形成在栅极绝缘膜GI与沟道层CH之间的界面附近。
[0052]二维电子气2DEG由下述机理形成。构成沟道层CH和阻挡层BA的氮化物半导体(在本实施方式中是氮化镓型半导体)其禁带宽度和电子亲和力分别不同。因此，阱型电势(well-type potential)形成在半导体的接合面(bonded surface)。当电子在讲型电势内积累时，二维电子气2DEG形成在沟道层CH与阻挡层BA之间的界面附近。
[0053]形成在沟道层CH与阻挡层BA之间的界面附近的二维电子气2DEG被其内形成有栅极电极GE的沟槽T所切断。因此，本实施方式的半导体器件能够在正电位(阈值电位)未施加于栅极电极GE时维持关断状态,并且能够在正电位(阈值电位)施加于栅极电极GE时维持导通状态。如上所描述，半导体器件能够执行常断操作。
[0054]在本实施方式中，沟槽T的底部的端部被圆角化。换言之，沟槽T的底部的端部具有圆角形状。因此，当沟槽T的底部的端部被圆角化时，能够减小位于栅极电极GE的底部的端部与沟槽T的底部的端部之间的、栅极绝缘膜GI的厚度。换言之，能够减小与沟槽T的底部的端部接触的栅极绝缘膜GI的厚度。这能够在沟槽T的底部的端部也形成沟道C，以减小沟道C的电阻。另外，由于沟道C也形成在沟槽T的底部的端部并且由此能够减小沟道C与二维电子气2DEG之间的距离，因而能够减小它们之间的寄生电阻。
[0055](制造方法的描述)
[0056]接着，参考图2至图8，将描述制造本实施方式的半导体器件的方法，并且更清楚地说明使半导体器件的构造。图2至图8是例示本实施方式的半导体器件的制造步骤的截面图。
[0057]如图2所示，将核生成层NUC、应力缓和层STR、和缓冲层BU依次形成在衬底S之上。使用例如包括硅Si并且露出(111)面的半导体衬底作为衬底S，并且在其之上通过使用MOCVD (金属有机化学气相淀积)法异质外延生长例如氮化铝(AlN)层作为核生成层NUC。接着，形成超晶格结构作为应力缓和层STR，该超晶格结构是通过重复层叠各个包括氮化镓(GaN)层和氮化铝(AlN)层(AlN/GaN膜)的层叠膜而形成的。例如,氮化镓(GaN)层和氮化铝(AlN)层是通过使用例如金属有机化学气相淀积法而重复地异质外延地生长的，各个膜厚约2?3nm并且各个生长100层(总共200层)。作为衬底S，除了硅还可以使用包括SiC、蓝宝石等。
[0058]接着，将缓冲层BU形成在应力缓和层STR之上。通过使用例如金属有机化学气相淀积法，在应力缓和层STR之上异质外延生长例如AlGaN层作为缓冲层BU。
[0059]接着，如图3所示，在缓冲层BU之上形成沟道层CH。例如，通过使用例如金属有机化学气相淀积法，在缓冲层BU之上异质外延生长氮化镓(GaN)层。
[0060]接着，通过使用例如金属有机化学气相淀积法，在沟道层CH之上异质外延生长例如AlGaN层作为阻挡层BA。阻挡层BA包括具有比沟道层CH更大的禁带宽度的氮化物半导体。
[0061]如上所描述，形成缓冲层BU、沟道层CH和阻挡层BA的层叠体。层叠体通过异质外延生长，即通过沿
[0001]晶向(C轴)层叠的III族生长面而形成。换言之，通过(OOOl)Ga面生长来形成层叠体。在层叠体中、在沟道层CH与阻挡层BA之间的界面附近，形成二维电子气(2DEG)。
[0062]接着，如图4所示，在阻挡层BA之上形成具有开口的绝缘膜IF。例如，使用热CVD(化学气相淀积)等，在阻挡层BA之上淀积氮化硅膜作为绝缘膜IF。接着，通过使用光刻技术和蚀刻技术，在绝缘膜IF中形成开口。
[0063]接着，如图5所示，通过使用绝缘膜IF作为掩膜来蚀刻阻挡层BA和沟道层CH，由此形成贯通绝缘膜IF和阻挡膜BA直至沟道层CH的中途的沟槽T。
[0064]在该步骤中，通过控制蚀刻条件将沟槽T的底部的端部圆角化。换言之，沟槽T的底部的端部具有圆度(roundness)。作为蚀刻气体,例如使用氯类(type)气体(例如BCl3)。
[0065]例如，使用绝缘膜IF作为掩膜，在其中各向异性蚀刻成分的含量更大的状态下蚀刻阻挡层BA和沟道层CH，之后接着，改变到各向同性蚀刻成分的含量大于的各向异性蚀刻成分的含量的状态来实施蚀刻。因此，能够将沟槽T的底部的端部圆角化。为了提高各向同性蚀刻成分，例如通过降低施加于衬底S的偏置电位来实施蚀刻。可以通过控制各种蚀刻条件，例如通过改变蚀刻气体种类、以及提高等离子体密度、提高气压、和提高工艺气体的流速，能够将沟槽T的底部的端部圆角化。
[0066]根据本发明人的研究，可以通过在控制蚀刻条件的同时使用BCl3来实施蚀刻，而形成底部的端部在所期望的沟槽深度被圆角化的沟槽T。
[0067]在蚀刻之后，可以还实施热处理(退火)以便修复蚀刻损伤。
[0068]接着,如图6所示,在绝缘膜IF之上、包括沟槽T的内部,形成栅极绝缘膜GI。例如，通过CVD等，在绝缘膜IF之上、包括沟槽T内部，淀积氧化铝(氧化铝膜=Al2O3)作为栅极绝缘膜GI。当使用淀积法例如CVD时，膜材料被各向同性地淀积。作为栅极绝缘膜GI，除了氧化铝还可以使用氧化硅膜或者具有比氧化硅膜的介电常数更高的介电常数的高介电膜。作为高介电膜，也可以使用氧化铪膜01?)2膜)。作为高介电膜，也可以使用其他铪类绝缘膜，例如铪铝酸盐膜、HfON膜(氮氧化铪膜)、HFS1膜(氧硅化铪膜)、HfS1N膜(氮氧硅化铪膜)和HfAlO膜。
[0069]接着，在沟槽T的内部、在栅极绝缘膜GI之上，形成栅极电极GE。例如，通过使用溅射等，在栅极绝缘膜GI之上、以填充沟槽T的内部的厚度，淀积包括例如镍(Ni)膜及其上的金(Au)膜的层叠膜(也称为Au/Ni膜)作为导电性膜。接着，通过使用光刻技术和蚀刻技术，将Au/Ni膜图案化，以形成栅极电极GE。在蚀刻Au/Ni膜时，可以蚀刻下层的栅极绝缘膜GI和绝缘膜IF。另外，作为用于形成栅极电极GE的材料，也可以使用Au/Ni膜以外的其他金属膜，而且还可以使用含有杂质的再结晶硅膜等。
[0070]接着，如图7所示，在栅极电极GE之上形成绝缘层IL1。通过CVD等，在栅极电极GE和阻挡层BA之上形成例如二氧化硅膜作为绝缘层IL1。随后，通过光刻技术和蚀刻技术，在绝缘层ILl中形成接触孔Cl。接触孔Cl配置在阻挡层BA之上、在栅极电极GE两侧。
[0071]接着，如图8所示，在绝缘层ILl之上、包括接触孔Cl的内部，形成欧姆层0L。例如，通过气相淀积等，在绝缘层ILl之上、包括接触孔Cl的内部，淀积包括例如钛(Ti)膜及其上的铝(Al)膜的层叠膜(也称为Al/Ti膜)。另外，通过溅射等，在Al/Ti膜之上淀积包括例如钛(Ti)膜及存在在其上的氮化钛(TiN)膜的层叠膜(也称为TiN/Ti膜)。因此，形成钛(Ti)膜、铝(Al)膜、钛(Ti)膜和氮化钛(TiN)膜的层叠膜(也称为TiN/Ti/Al/Ti膜)并且实施550°C下约30分钟的热处理。通过热处理，在TiN/Ti/Al/Ti膜与GaN型半导体之间的界面形成欧姆接触。接着，在TiN/Ti/Al/Ti膜(欧姆层0L)之上通过溅射等淀积铝合金膜。作为铝合金，可以使用Al和Si的合金(Al-Si) ,Al-Cu(铜)的合金，Al、SiN和Cu的合金(Al-S1-Cu)等。接着，通过使用光刻技术和蚀刻技术将TiN/Ti/Al/Ti膜和铝合金膜图案化，以经由接触孔Cl内的欧姆层OL形成源极电极SE和漏极电极DE。
[0072]接着，在绝缘层ILl之上、包括源极电极SE和漏极电极DE之上，形成绝缘层(也称为覆盖膜或者表面保护膜)IL2。例如，通过CVD等，在绝缘层ILl之上、包括源极电极SE和漏极电极DE之上，淀积氮氧化硅(S1N)膜作为绝缘膜IL2(参考图1)。
[0073]通过上述步骤，可以形成图1所示的半导体器件。构成半导体器件的源极电极SE、漏极电极DE和栅极电极GE的平面形状(布局)没有特别限制，例如其可以为如图9所示的平面形状。图9是例示本实施方式的半导体器件的一个构造例的平面图。在图9中，为了简便，源极电极SE与栅极电极GE之间的区域以及栅极电极GE与漏极电极DE之间的区域以同样的方式形成。
[0074]如图9所示，将在Y方向上延伸的源极电极SE在X方向上各自以预定间距配置。另外，将在Y方向上延伸的漏极电极DE在X方向上各自以预定间距配置。接着，将多个源极电极SE的各个与多个漏极电极DE的各个在X方向上彼此交替地配置。另外，将在Y方向上延伸的栅极电极GE配置在多个源极电极SE的各个与多个漏极电极DE的各个之间。
[0075]通过漏极焊盘DP连接多个漏极电极DE。将漏极焊盘DP配置为，在漏极电极DE的一侧(图9中的上侧)、沿着X方向延伸。换言之，将多个漏极电极DE配置为，在Y轴的方向上从在X方向上延伸的漏极焊盘DP突出。这样的构造有时称为梳状。
[0076]通过源极焊盘SP连接多个源极电极SE。将源极焊盘SP配置为，在源极电极SE的另一侧(图9中的下侧)沿着X方向延伸。换言之，将多个源极电极SE配置为，在Y轴的方向上从在X方向上延伸的源极焊盘SP突出。这样的构造有时称为梳状。
[0077]将栅极焊盘GP配置在源极焊盘SP (漏极焊盘DP)的两侧(图9中的左侧和右侧)。接着，将多个栅极电极GE与栅极互连GL电连接地配置，从而在源极电极SE的另一端部侧(图9中的下侧)沿着X方向延伸。另外，将在X轴的方向上延伸的栅极互连GL与配置在该图的左端部和右端部的栅极焊盘GP电连接。
[0078]如上面所具体描述的，根据本实施方式，由于将沟槽T的底部的端部圆角化(参考图1)，因此，能够减小位于栅极电极GE的底部的端部与沟槽T的底部的端部之间的、栅极绝缘膜GI的厚度。该效果参考图10至图13描述。图10是例示本实施方式的半导体器件的沟槽附近的构造的截面图。图11至图13分别是例示第一至第三比较例的半导体器件的沟槽附近的构造的截面图。
[0079]在本实施方式中，由于如图10所示将沟槽T的底部的端部圆角化，因此能够减小位于栅极电极GE的底部的端部与沟槽T的底部的端部之间的、栅极绝缘膜GI的厚度。例如，在图11所示的第一比较例中，沟槽T的底部的端部在截面图中具有L形状(拐角形状)。在这种情况下，当在沟槽T的侧壁和底部上形成具有基本相同厚度Th的栅极绝缘膜GI时，栅极电极GE的底部的端部与沟槽T的底部的端部之间的距离即该部分的栅极绝缘膜GI的厚度，为V 2XTh( > Th)。V 2XTh是2的平方根与Th的积。另一种表达式为“ (2)1/2X Th”。
[0080]如上所描述，与沟槽T的底部的中央部的栅极绝缘膜GI的厚度、以及沟槽T的侧壁部上的栅极绝缘膜GI的厚度相比，沟槽T的底部的端部的栅极绝缘膜GI的厚度增加更多。因此，在沟槽T的底部的端部，难以形成沟道C，使得沟道C的电阻增大。另外，在沟道C与二维电子气2DEG之间的接连(joined)部产生寄生电阻。其结果是，半导体器件的导通电阻增大。
[0081]与此相反，根据本实施方式(图10)，由于将沟槽T的底部的端部圆角化，因此能够减小位于栅极电极GE的底部的端部与沟槽T的底部的端部之间的、栅极绝缘膜GI的厚度。因此，也能够在沟槽T的底部的端部形成沟道C。另外，由于也在沟槽T的底部的端部形成沟道C并且由此能够减小沟道C与二维电子气2DEG之间的距离，因此能够减小它们彼此的寄生电阻。其结果是，能够减小半导体器件的导通电阻。
[0082]另外，由于沟槽T的底部的端部是这样的部分，其中依次淀积于沟槽T的侧壁部的栅极绝缘膜GI材料与依次淀积于沟槽T的底部的栅极绝缘膜GI材料结合，因此栅极绝缘膜GI的厚度倾向于增加。由此，如图12所示的第二比较例，在沟槽T的底部的L形端部，能够形成V 2XTh或更大厚度的栅极绝缘膜GI (参考图12中的箭头)。在上述的第2比较例中，与图11的情况相比，难以形成沟道C，使得导通电阻进一步增大。
[0083]与此相反，在本实施方式(图10)中，由于将沟槽T的底部的端部圆角化，因此，在该部分的栅极绝缘膜GI的厚度难以增加，并且与图12所示的第二比较例的情况相比能够进一步减小导通电阻。
[0084]另外，如图13所示的另一个比较例，在形成沟槽T时，有时可以将子沟槽形成于沟槽的底部的端部。在这种情况下，子沟槽内的栅极绝缘膜的厚度也增加，并且在该部分(在图13中被虚线圆圈包围的部分)越来越难形成沟道C。这种沟槽倾向于在蚀刻沟槽T时形成。与此相反，在本实施方式(图10)中，由于控制蚀刻条件使得能够将沟槽T的底部的端部圆角化，因此难以形成上述的子沟槽，并且与图13所示的第三比较例相比能够进一步减小导通电阻。
[0085]如上面所具体描述的，根据本实施方式的半导体器件，能够有效地减小半导体器件的导通电阻。
[0086]上述的制造步骤仅仅是一个示例，并且本实施方式的半导体器件也可以通过除了上述这些步骤以外的其他步骤来制造。
[0087]变形例
[0088]下面描述本实施方式的变形例。在上述的实施方式中，在阻挡层BA之上、包括沟槽T的内部，同时蚀刻绝缘膜IF、栅极绝缘膜GI和栅极电极GE。即，通过使用相同抗蚀掩膜以相同的平面形状对它们各个进行图案化，但也可以将它们形成为不同的平面形状。图14A和图14B是示意性地例示本实施方式的半导体器件的变形例的构造的截面图。图14A是半导体器件的第一变形例的构造的截面图，图14B是半导体器件的第二变形例的构造的截面图。在变形例中，由于除了绝缘膜IF、栅极绝缘膜GI和栅极电极GE的构造以外的其他构造以及制造步骤与上述的实施方式的构造和制造步骤相同，因此省略对其的描述。
[0089]例如，如图14A所示，在蚀刻在阻挡层BA之上包括沟槽T的内部的绝缘膜IF、栅极绝缘膜GI和栅极电极GE当中的栅极绝缘膜GI和栅极电极GE之后，可以在另一个步骤中蚀刻阻挡层BA之上的绝缘膜IF。例如在形成源极电极SE和漏极电极DE的步骤之前，对绝缘膜IF实施蚀刻。另外，可以在绝缘膜IF之上形成绝缘层ILl之后形成接触孔Cl之时，蚀刻绝缘膜IF (参考图7)。
[0090]在该情况下，如图14A所示，在贯通绝缘膜IF和阻挡层BA而刻制直至沟道层CH的中途的沟槽T的内部，经由栅极绝缘膜GI形成栅极电极GE。在阻挡层BA之上、在栅极电极GE的两侧，形成源极电极SE和漏极电极DE。接着，以从栅极绝缘膜GI和栅极电极GE的端(end)部延伸至源极电极SE的方式，配置栅极绝缘膜GI下的绝缘膜IF。另外，以从栅极绝缘膜GI和栅极电极GE的端部延伸至漏极电极DE的方式，配置栅极绝缘膜GI下的绝缘膜IF。
[0091]另外，如图14B所示，可以将阻挡层BA之上包括沟槽T的内部的绝缘膜IF、栅极绝缘膜GI和栅极电极GE的各个形成为不同平面形状。在该情况下，在阻挡层BA之上包括沟槽T的内部的的绝缘膜IF、栅极绝缘膜GI和栅极电极GE当中，在蚀刻栅极电极GE之后蚀刻栅极绝缘膜GI。在该情况下，以从栅极电极GE端部延伸至源极电极SE或至漏极电极DE的方式，配置栅极电极GE下的栅极绝缘膜GI。接着，在蚀刻栅极绝缘膜GI之后，蚀刻阻挡层BA之上的绝缘膜IF。例如在形成源极电极SE和漏极电极DE的步骤之前，蚀刻绝缘膜IF。另外，也可以在绝缘膜IF之上形成绝缘层ILl并且形成接触孔Cl之后，蚀刻绝缘膜IF(参考图7)。
[0092]同样在该情况下，如图14B所示，在贯通绝缘膜IF和阻挡层BA而刻制直至沟道层CH的中途的沟槽T的内部，经由栅极绝缘膜GI形成栅极电极GE。在阻挡层BA之上、在栅极电极GE的两侧，形成源极电极SE和漏极电极DE。以从栅极电极GE的端部延伸至源极电极SE的方式，配置栅极电极GE下的栅极绝缘膜GI。另外，以从栅极绝缘膜GI的端部延伸至漏极电极DE的方式，配置栅极绝缘膜GI下的绝缘膜IF。另外，以从栅极绝缘膜GI和栅极电极GE的端部延伸至源极电极SE的方式，配置栅极绝缘膜GI下的绝缘膜IF。另外，以从栅极绝缘膜GI和栅极电极GE的端部延伸至漏极电极DE的方式，配置栅极绝缘膜GI下的绝缘膜IF。
[0093]第二实施方式
[0094]在第一实施方式中，将沟槽T的底部的端部圆角化，即沟槽T的底部的端部具有圆度。然而，不一定需要沟槽T的底部的端部的形状为圆弧状，而是也可以是将沟槽T的底部的L形端部倒角化的形状。图15是示意性地例示本实施方式的半导体器件的构造的截面图。在本实施方式中，由于除了沟槽T以外的其他构造和制造步骤与第一实施方式的这些构造和制造步骤相同，因此省略对其的描述。
[0095]如图15所示，在本实施方式的半导体器件中，沟槽T的底部的端部具有二阶锥形(锥形部)TPl和TP2。
[0096]沟槽T的底部的端部具有二阶锥形TPl和TP2，其包括:具有相对于沟道层CH或阻挡层BA的表面或者相对于作为沟槽T的底部的中央部的表面的(OOOl)Ga面成22.5°角度的法线矢量的TP1、以及具有相对于上述表面成67.5°角度的法线矢量的TP2。锥形TPl和TP2被连续地形成。另外，锥形TPl从沟槽T的侧壁连续地配置。TP2配置在锥形TPl下，并且从沟槽T的底部连续配置。另外，锥形TP2与沟槽T的底部之间所形成的角度Θ2小于锥形TPl与沟槽T的底部之间所形成的角度Θ I ( Θ I > Θ 2)。
[0097]通过将二阶锥形结构(TP1、TP2)设置于沟槽T的底部的端部，能够使栅极电极GE的底部的端部与沟槽T的底部的端部之间的距离，即该部分的栅极绝缘膜GI的厚度，等于或者小于Th。因此，根据本实施方式的构造(图15)，能够将位于栅极电极GE的底部的端部与沟槽T的底部的端部之间的、栅极绝缘膜GI的厚度(平均厚度)减小至小于第一实施方式的情形(参考图10等)。这里所提及的“厚度(平均厚度)”指的是，例如在这样的区域中的栅极绝缘膜GI的厚度(平均膜厚)，其为沟槽T的底部的端部并且由沿着在沟槽T的侧面部的栅极绝缘膜GI的表面的延伸线以及沿着沟槽T的底部的栅极绝缘膜GI的表面的延伸线所确定(参考图15的部分放大图)。
[0098]通过减小栅极绝缘膜GI的厚度(平均膜厚)，也能够在沟槽T的底部的端部形成沟道C以减小沟道C的电阻。另外，由于也在沟槽T的底部的端部形成沟道C并且由此能够减小沟道C与二维电子气2DEG之间的距离，因此能够减小它们之间的寄生电阻。其结果是，能够减小半导体器件的导通电阻。
[0099]在图15中，在沟槽T的底部的端部形成二阶锥形TPl和TP2，但是也可以设置三阶或更多阶的锥形。同样在该情况下，由位于下层中的锥形所形成的角度依次减小。例如，由第η个锥形TPn所形成的角度θ η与由位于其下的第η+1个锥形ΤΡη+1所形成的角度θ η+1 满足关系:θ η > θ η+1。
[0100]另外，可以在沟槽T的底部的端部设置单个锥形。图16是例示本实施方式的半导体器件的沟槽的底部的端部的其他构造的截面图。
[0101]在图16所示的半导体器件中，沟槽T的底部的端部具有锥形ΤΡ。例如，在沟槽T的底部的端部，相对于沟道层CH或阻挡层BA的表面，或者相对于作为沟槽T的底部的中央部的表面的(OOOl)Ga面，设置具有45°角度的法线矢量的锥形ΤΡ。锥形TP从沟槽T的侧壁连续配置，并且锥形TP从沟槽T的底部连续配置。
[0102]在该情况下，栅极电极GE的底部的端部与沟槽T的底部的端部之间的距离，即该部分的栅极绝缘膜GI的厚度，能够为V 2XTh/2。V 2XTh/2是2的平方根与Th的积的一半，即另一种表达式为“(2)1/2XTh + 2”。由此，在图16所示的构造中，位于栅极电极GE的底部的端部与沟槽T的底部的端部之间的、栅极绝缘膜GI的厚度能够进一步减小。因此，在沟槽T的底部的端部也形成沟道C，并且能够减小沟道C的电阻。另外，由于在沟槽T的底部的端部也形成沟道C并且由此能够减小沟道C与二维电子气2DEG之间的距离，因此能够减小它们之间的寄生电阻。其结果是，能够减小半导体器件的导通电阻。
[0103]在本实施方式的构造中，为了说明的简便已经在几何学上说明了各个锥形的法线矢量的角度和长度，但是各个锥形的法线矢量的角度和长度并不限于它们。即，通过形成带有一个锥形或者多个连续锥形的沟槽T并且极限地(ultimately)通过将第一实施方式所示的底部的端部圆角化，能够使沟槽T的底部的端部的栅极绝缘膜GI的厚度(平均膜厚)为V 2XTh/2或更大并且小于V 2XTh。沟槽T的底部的端部的栅极绝缘膜GI的厚度(平均膜厚)更优选为在Th或更大与V 2XThX0.8或更小之间的范围内。通过减小在沟槽T的底部的端部处的栅极绝缘膜GI的厚度(平均膜厚)，能够减小沟道C的电阻以降低半导体器件的导通电阻。
[0104]在形成沟槽T时，能够通过控制蚀刻条件形成二阶锥形(TP1、TP2)或者锥形TP。例如通过在其中以与第一实施方式同样的方式在各向异性蚀刻成分的含量大的状态下实施蚀刻，接着例如通过在其中各向同性蚀刻成分大于各向异性蚀刻成分的状态下实施蚀亥IJ，控制各种蚀刻条件(偏置条件、蚀刻气体种类、气体流速、气压、等离子体密度等)，能够在沟槽T的底部的端部形成锥形(TP1、TP2、TP)。
[0105]这里，在上述的第一和第二实施方式中，已经将在沟槽的底部的端部处的截面形状阐释为单纯的圆弧形状或者预定角度的锥形形状，但是这仅仅是一个示例并且该形状不限于该示例。即，只要能够通过将沟槽的底部的端部形成为圆角形状或者将沟槽的底部的端部形成为倒角形状来减小沟槽T的底部的端部用的栅极绝缘膜GI的厚度，那么圆度的R(曲率半径)或者倒角的锥角便可以取各种值。
[0106]第三实施方式
[0107](第一示例)
[0108]在第一实施方式中，已经说明了沟槽T的侧面部基本垂直于作为沟槽T的底部的中央部的(OOOl)Ga面(Θ =90° )，但是也可以将沟槽T的侧面部(侧壁)形成为锥形形状。图17是示意性地例示本第三实施方式的半导体器件的第一示例的构造的截面图。在本实施方式中，由于除了沟槽T以外的其他构造和制造步骤与第一实施方式的构造和制造步骤相同，因此省略对其的描述。
[0109]如图17所示，在沟槽T的侧壁与阻挡层BA或沟道层CH的表面或者沟槽T的底部即(OOOl)Ga面之间所形成的角度(锥角Θ)小于90° ( Θ < 90° )。
[0110]例如，通过使用BCl3的普通干法蚀刻，能够将锥角Θ控制为约60?80°。
[0111]如上所描述，通过将沟槽T的侧面部形成为锥形形状，能够使得依次淀积在沟槽T的侧壁部上的栅极绝缘膜GI用的材料与依次淀积在沟槽T的底部之上的栅极绝缘膜GI用的材料的结合缓和，从而抑制栅极绝缘膜GI的厚度的增加。
[0112]另外，当除了将沟槽T的底部的端部形成为圆角或者倒角形状还将沟槽T的侧面部形成为锥形形状时，如在第一和第二实施方式的细节中所描述，能够减小位于栅极电极GE的底部的端部与沟槽T的底部的端部之间的、栅极绝缘膜GI的厚度，从而减小半导体器件的导通电阻。
[0113](第二示例)
[0114]在第一示例中，将锥形侧面部形成于沟槽T，但是可以将沟槽T的侧面部和底部一体地圆角化。图18是示意性地例示本第三实施方式的半导体器件的第二示例的构造的截面图。在本实施方式中，由于除了沟槽T以外的这些构造和制造步骤与第一实施方式的这些构造和制造步骤相同，因此省略对其的描述。
[0115]如图18所示，在第二示例中，沟槽T的侧面部和底部被一体地圆角化。换言之，沟槽T的侧面部和底部为一体的圆角。
[0116]S卩，通过在阻挡层BA之上使用具有开口的绝缘膜IF作为掩膜而蚀刻阻挡层BA和沟道层CH，来形成具有圆弧截面形状的沟槽(凹部)T。通过控制蚀刻条件(例如实施主要为各向异性的蚀刻)能够形成这样的沟槽(凹部)Τ。
[0117]如上所描述，通过将沟槽T的侧面部和底部一体圆角化，能够均匀地形成淀积在沟槽的内部的栅极绝缘膜GI的厚度并且能够抑制膜厚的增加。
[0118]另外，通过将沟槽T的侧面部和底部一体圆角化，如第一和第二实施方式所描述，能够减小半导体器件的导通电阻。
[0119]第四实施方式
[0120](第一示例)
[0121]在第一实施方式(图10)中，示出栅极电极GE的底部在比阻挡层BA的表面的位置更低的位置，但是也可以栅极电极GE的底部位于比阻挡层BA的表面的位置高的位置。图19是示意性地例示第四实施方式的半导体器件的第一示例的构造的截面图。在本实施方式中，由于除了沟槽Τ、栅极绝缘膜GI和栅极电极GE以外的其他构造和制造步骤与上述的实施方式的这些构造和制造步骤相同，因此省略对其的描述。
[0122]在第一示例中，如图19所示，沟槽T上方的栅极电极GE的底部位于比阻挡层BA的表面的位置更高了距离D的位置。
[0123]例如，假定沟槽T的深度即从阻挡层BA的表面到沟槽T的底部的距离为约40nm，并且栅极绝缘膜GI的厚度为约lOOnm，则沟槽T的内部填充有栅极绝缘膜GI并且栅极绝缘膜GI的表面(栅极电极GE的底部)与阻挡层BA的表面之间的距离D约为60nm。
[0124]如上所描述，当栅极电极GE的底部位于比阻挡层BA的表面的位置更高的位置时，由作用在沟槽T的侧壁或底部(特别是沟槽T的底部的端部)的、栅极电极GE的热膨胀所引起的应力能够被缓和。例如，在形成沟槽T和栅极电极GE的步骤之后，在热处理步骤(例如在形成欧姆层0L、源极电极SE和漏极电极DE的步骤中的热处理步骤，具体而言是约550°C下30分钟的热处理)中所引起的应力能够被缓和。
[0125]另外，当栅极电极GE的底部位于比阻挡层BA的表面的位置更高的位置，并且以圆角或者倒角形状形成沟槽T的底部的端部时，如在第一和第二实施方式所详述，能够减小位于栅极电极GE的底部的端部与沟槽T的底部的端部之间的、栅极绝缘膜GI的厚度，从而减小半导体器件的导通电阻。
[0126](第二示例)
[0127]在第三实施方式(参考图17)中，在比阻挡层BA的表面的位置低的位置示出栅极电极GE的底部，但是也可以使栅极电极GE的底部位于比阻挡层BA的表面的位置高的位置。图20是示意性地例示本第四实施方式的半导体器件的第二示例的构造的截面图。在本实施方式中，由于沟槽T、栅极绝缘膜GI和栅极电极GE以外的其他构造和制造步骤与上述的实施方式相同，因此省略对其的描述。
[0128]在第二示例中，如图20所示，沟槽T上方的栅极电极GE的底部位于比阻挡层BA的表面的位置更高了距离D的位置。
[0129]例如，假定沟槽T的深度即从阻挡层BA的表面到沟槽T的底部的距离为约40nm，栅极绝缘膜GI的厚度为约lOOnm，并且锥角为约60°，则沟槽T的内部填充有栅极绝缘膜GI并且栅极绝缘膜GI的表面(栅极电极GE的底部)与阻挡层BA的表面之间的距离D约为 60nm。
[0130]如上所描述，当栅极电极GE的底部位于比阻挡层BA的表面的位置更高的位置时，由作用在沟槽T的侧壁或底部(特别是沟槽T的底部的端部)的、栅极电极GE的热膨胀所导致的应力能够被缓和。例如，在形成沟槽T和栅极电极GE的步骤之后，在热处理步骤(例如在形成欧姆层0L、源极电极SE和漏极电极DE的步骤中的热处理步骤，具体而言是约550°C下30分钟的热处理)中所引起的应力能够被缓和。
[0131]如第三实施方式所描述，通过将沟槽T的侧面部形成为锥形形状，依次淀积在沟槽T的侧壁部上的栅极绝缘膜GI用的材料与依次淀积在沟槽T的底部之上的栅极绝缘膜GI用的材料的结合能够被缓和，从而抑制栅极绝缘膜GI的厚度的增加。
[0132]另外，当将沟槽T的底部的端部形成为圆角或者倒角形状时，如在第一至第三实施方式所详述，能够减小位于栅极电极GE的底部的端部与沟槽T的底部的端部之间的、栅极绝缘膜GI的厚度，从而减小半导体器件的导通电阻。
[0133]尽管已经参考优选实施方式具体描述了本发明人所作出的发明，然而显而易见，本发明不限于各个实施方式，相反在发明的主旨的范围内能够进行各种变形。
【权利要求】
1.一种半导体器件，包括: 第一氮化物半导体层，形成在衬底上方； 第二氮化物半导体层，形成在所述第一氮化物半导体层之上，并且具有比所述第一氮化物半导体层的禁带宽度更大的禁带宽度； 沟槽，贯通所述第二氮化物半导体层直至所述第一氮化物半导体层的中途；以及 栅极电极，经由栅极绝缘膜而配置在所述沟槽的内部， 其中所述沟槽的底部的端部为圆角形状，并且与所述沟槽的底部的端部接触的所述栅极绝缘膜为圆角形状。
2.根据权利要求1所述的半导体器件，其中假定所述沟槽的侧壁上的所述栅极绝缘膜的厚度为Th，则位于所述沟槽的底部的端部处的所述栅极绝缘膜的厚度为V 2 X Th/2以上且小于V 2XTh。
3.根据权利要求1所述的半导体器件，其中假定所述沟槽的侧壁上的所述栅极绝缘膜的厚度为Th，则位于所述沟槽的底部的端部处的所述栅极绝缘膜的厚度为Th以上且V2XThX0.8 以下。
4.根据权利要求1所述的半导体器件，其中所述器件具有分别形成在所述第二氮化物半导体层之上在所述栅极电极的两侧的第一电极和第二电极。
5.根据权利要求1所述的半导体器件，其中所述沟槽的侧壁为锥形形状。
6.根据权利要求1所述的半导体器件，其中所述沟槽是具有圆弧截面的凹部。
7.根据权利要求1所述的半导体器件，其中在所述沟槽上方的所述栅极电极的底部位于比所述第二氮化物半导体层的表面的位置更高的位置。
8.一种半导体器件，包括: 第一氮化物半导体层，形成在衬底上方； 第二氮化物半导体层，形成在所述第一氮化物半导体层之上，并且具有比所述第一氮化物半导体层的禁带宽度更大的禁带宽度； 沟槽，贯通所述第二氮化物半导体层直至所述第一氮化物半导体层的中途；以及 栅极电极，经由栅极绝缘膜而配置在所述沟槽的内部， 其中所述沟槽的底部的端部为倒角形状，并且与所述沟槽的底部的端部接触的所述栅极绝缘膜为倒角形状。
9.根据权利要求8所述的半导体器件，其中所述沟槽的底部的端部为锥形形状。
10.根据权利要求8所述的半导体器件，其中所述沟槽的底部的端部包括第一锥形部以及位于所述第一锥形部下方的第二锥形部，并且在所述第二锥形部与所述沟槽的底部之间所形成的角度小于在所述第一锥形部与所述沟槽的底部之间所形成的角度。
11.根据权利要求9所述的半导体器件，其中所述沟槽的底部的端部包括多个锥形部。
12.根据权利要求9所述的半导体器件，其中假定所述沟槽的侧壁上的所述栅极绝缘膜的厚度为Th，则位于所述沟槽的底部的端部处的所述栅极绝缘膜的厚度为V 2 X Th/2以上且小于V 2XTh。
13.根据权利要求9所述的半导体器件，其中假定所述沟槽的侧壁上的所述栅极绝缘膜的厚度为Th，则位于所述沟槽的底部的端部处的所述栅极绝缘膜的厚度为Th以上且V2XThX0.8 以下。
14.根据权利要求8所述的半导体器件，其中所述器件具有分别形成在所述第二氮化物层之上在所述栅极电极的两侧的第一电极和第二电极。
15.根据权利要求8所述的半导体器件，其中所述沟槽的侧壁为锥形形状。
16.根据权利要求8所述的半导体器件，其中所述沟槽上方的所述栅极电极的底部位于比所述第二氮化物半导体层的表面的位置更高的位置。
17.—种制造半导体器件的方法，包括下列步骤: (a)形成第一氮化物半导体层，并且在所述第一氮化物半导体层之上形成具有比所述第一氮化物半导体层的禁带宽度更大的禁带宽度的第二氮化物半导体层，从而形成层叠体； (b)蚀刻所述层叠体从而形成沟槽； (C)在所述沟槽的内部形成栅极绝缘膜；以及 (d)在所述栅极绝缘膜之上形成栅极电极， 其中所述步骤(b)是形成所述沟槽的步骤，所述沟槽贯通所述第二氮化物半导体层直至所述第一氮化物半导体层的中途并且具有设置在其底部的端部的圆角或倒角形状。
18.根据权利要求17所述的制造半导体器件的方法，其中所述步骤(c)是通过化学气相淀积法形成所述栅极绝缘膜的步骤。
19.根据权利要求18所述的制造半导体器件的方法，其中假定所述沟槽的侧壁上的所述栅极绝缘膜的厚度为Th，则位于所述沟槽的底部的端部的所述栅极绝缘膜的厚度为V2XTh/2以上且小于V 2XTh。
20.根据权利要求18所述的制造半导体器件的方法，其中假定所述沟槽的侧壁上的所述栅极绝缘膜的厚度为Th，则位于所述沟槽的底部的端部处的所述栅极绝缘膜的厚度为Th以上且V 2XThX0.8以下。
【文档编号】H01L29/423GK104377240SQ201410403957
【公开日】2015年2月25日 申请日期:2014年8月15日 优先权日:2013年8月15日
【发明者】冈本康宏, 中山达峰, 井上隆 申请人:瑞萨电子株式会社