基板、其制造方法及其应用的制作方法
【专利摘要】本发明公开一种基板、其制造方法及其应用，该基板包括基材、两个导体结构以及至少一二极管。两个导体结构分别从基材的第一表面，经由贯穿基材的两个穿孔，延伸到基材的第二表面。至少一二极管埋入于所述穿孔其中之一的一侧壁的基材中。
【专利说明】基板、其制造方法及其应用
【技术领域】
[0001]本发明涉及一种基板及其制造方法、及其应用，且特别是涉及一种具有二极管的基板及其制造方法、及其应用。
【背景技术】
[0002]随着科技的日新月异，现今移动装置的需求愈来愈轻薄，所以应用在移动装置上的电子元件的趋势也是愈做愈小。然而，当静电放电(Electro-Static Discharge,ESD)的现象产生时，电子元件会因为静电放电所产生的突如其来的大电流所影响，而造成所属系统死机，甚至造成永久性的破坏。
[0003]在现有静电放电防护的【技术领域】中，常依据不同模式在可能发生静电放电路径上加设静电放电防护元件来疏导静电放电时所产生的电流。然而，上述静电放电防护元件会导致其芯片的面积增加，不仅造成制造成本上的负担，而且也与现今电子产品轻薄短小的趋势背道而驰。
【发明内容】
[0004]本发明的目的在于提供一种基板及其制造方法、及其应用，其可防止静电放电，且具有较佳的产品可靠度。
[0005]本发明的再一目的在于提供一种基板及其制造方法、及其应用，其可缩小封装结构的体积，进而降低制造成本。
[0006]为达上述目的，本发明提供一种基板，其包括基材、两个导体结构以及至少一二极管。两个导体结构分别从基材的第一表面，经由贯穿基材的两个穿孔，延伸到基材的第二表面。至少一二极管埋入于所述穿孔其中之一的一侧壁的基材中。
[0007]在本发明的一实施例中，每一导体结构包括第一电极、第二电极以及连接部。第一电极配置于基材的第一表面上。第二电极配置于基材的第二表面上。连接部配置于第一电极与第二电极之间，使得第一电极与第二电极电连接。
[0008]在本发明的一实施例中，还包括图案化的绝缘层配置于基材与第一电极之间以及基材与第二电极之间。
[0009]在本发明的一实施例中，所述基材具有第一导电型，且至少所述二极管包括具有第二导电型的第一掺杂区位于穿孔其中之一的侧壁的基材中。
[0010]在本发明的一实施例中，所述第一掺杂区与连接部的侧壁的至少一部分接触。
[0011]在本发明的一实施例中，还包括绝缘结构配置于连接部的两侧壁上，使得第一掺杂区与连接部彼此电性隔绝。
[0012]在本发明的一实施例中，还包括具有第一导电型的第二掺杂区配置于至少所述第一掺杂区与所对应的连接部之间。
[0013]在本发明的一实施例中，所述第一掺杂区还延伸至基材的第一表面与第二表面，位于与第一掺杂区连接的导体结构的第一电极与基材之间以及与第一掺杂区连接的导体结构的第二电极与基材之间。
[0014]在本发明的一实施例中，所述连接部的轮廓包括沙漏形、I字形、倒梯形或领结形。
[0015]在本发明的一实施例中，所述基材包括主体部以及边缘部。边缘部位于主体部的边缘，其中边缘部具有导角。所述导角由第三表面与第二表面的连接处所构成，且导角为钝角。
[0016]在本发明的一实施例中，还包括具有第二导电型的第三掺杂区，配置于边缘部的第三表面下方的基材中。
[0017]在本发明的一实施例中，所述基材具有空腔，其中至少所述二极管埋入于空腔底部的基材中。
[0018]本发明提供一种基板的制造方法，其步骤如下。提供具有第一导电型的基材。在基材中形成两个穿孔，所述穿孔分别贯穿基材。在所述穿孔其中之一裸露的基材中埋入至少一二极管。在基材中形成两个导体结构。两个导体结构分别从基材的第一表面，经由所述穿孔贯穿基材，延伸到基材的第二表面。
[0019]在本发明的一实施例中，在所述基材中形成导体结构的方法的步骤如下。在基材的第一表面上形成至少两个第一电极。在基材的第二表面上形成至少两个第二电极。在每一穿孔中形成所对应的连接部。每一连接部与所对应的第一电极与所对应的第二电极电连接。
[0020]在本发明的一实施例中，在所述基材中形成穿孔的步骤如下。在基材上形成图案化的绝缘层。图案化的绝缘层具有至少两组相对应的两开口。以图案化的绝缘层为掩模，对开口之间的基材进行各向同性蚀刻制作工艺，移除部分基材。
[0021]在本发明的一实施例中，在所述基材中埋入至少所述二极管的方法如下。在基材中形成穿孔之后，以图案化的绝缘层为掩模，对穿孔的侧壁进行掺杂制作工艺，以于部分基材中形成具有第二导电型的第一掺杂区。
[0022]在本发明的一实施例中，所述第一掺杂区与所对应的连接部的侧壁的至少一部分接触。
[0023]在本发明的一实施例中，还包括于连接部的两侧壁上形成绝缘结构，电性隔绝基材与所对应的连接部。
[0024]在本发明的一实施例中，在所述基材中埋入至少所述二极管之前，还包括于基材中形成空腔，使得至少所述二极管埋入于空腔底部的基材中
[0025]本发明提供一种封装结构，其包括所述基板与芯片。芯片配置于基板上。芯片与基板电连接。
[0026]在本发明的一实施例中，所述芯片通过导线(Wire)或凸块与基板电连接。
[0027]在本发明的一实施例中，所述芯片包括半导体芯片、发光二极管芯片、存储芯片或其组合。
[0028]基于上述，本发明的实施例利用在基材中埋入二极管可有效地提升抗静电放电(ESD)的效能，增进电子装置的产品可靠度。此外，将所述二极管埋入基材中则可缩小封装结构的体积，进而降低制造成本。
[0029]为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。
【专利附图】
【附图说明】
[0030]图1A至图1E为本发明第一实施例所绘示的基板的制造流程的剖面示意图；
[0031]图2A为本发明的一实施例所绘示的穿孔形状的剖面示意图；
[0032]图2B为本发明的另一实施例所绘示的穿孔形状的剖面示意图；
[0033]图2C为本发明的又一实施例所绘示的穿孔形状的剖面示意图；
[0034]图3A至图3E为本发明的各种实施例的基板的剖面示意图；
[0035]图4A为本发明第二实施例的基板的剖面示意图；
[0036]图4B为本发明的另一第二实施例的基板的剖面示意图；
[0037]图5为本发明第三实施例的基板的剖面示意图；
[0038]图6为本发明第四实施例的基板的剖面示意图；
[0039]图7为本发明第五实施例的基板的剖面示意图；
[0040]图8为本发明第六实施例的基板的剖面示意图；
[0041]图9为本发明的一实施例所绘示的封装结构示意图；
[0042]图10为本发明另一实施例所绘示的封装结构示意图。
[0043]符号说明
[0044]l、la、2、3、4、5、6:基板
[0045]10、20:穿孔
[0046]40:空腔
[0047]30、101a、101b、101c、101d:开口
[0048]100、100a、200、300、400、500、600:基材
[0049]102、202、302、402、502、602:绝缘层
[0050]102a、202a、302a、502a、602a:绝缘结构
[0051]104a、104b、104c、104d、104e、104f、104g、104h、204a、204b、304a、304b、404a、404b、504a、504b、604a、604b:第一掺杂区
[0052]105、105a、105b、205a、205b、211、305a、305b、405a、405b、505a、505b:二极管
[0053]106a、106b:种层
[0054]108、110、208、210、308、310、408、410、508、510、608、610:导体结构
[0055]108a、108b、110a、110b、208a、208b、210a、210b、308a、308b、310a、310b、508a、508b、510a、510b、608a、608b、610a、610b:电极
[0056]108c、110c、208c、210c、308c、310c、508c、510c、608c、610c:连接部
[0057]210、220:部分
[0058]212:第三掺杂区
[0059]230:导角
[0060]240:切割道
[0061]512a、512b:第二掺杂区
[0062]700、800:芯片
[0063]702、802:芯片基板
[0064]704:焊垫
[0065]706:固晶胶
[0066]708:导线
[0067]804、806:凸块
[0068]808:透明基板
[0069]S1:第一表面
[0070]S2:第二表面
[0071]S3:第二表面
[0072]Θ:导角
【具体实施方式】
[0073]在以下的实施例中，当第一导电型为N型，第二导电型为P型；当第一导电型为P型，第二导电型为N型。在本实施例中，是以第一导电型为P型，第二导电型为N型为例来说明，但本发明并不以此为限。P型掺杂例如是硼；N型掺杂例如是磷或是砷。
[0074]图1A至图1E为依照本发明第一实施例所绘示的基板的制造流程的剖面示意图。
[0075]请参照图1A，首先，提供基材100。基材100材料例如为半导体基底或半导体化合物基底。半导体例如是IVA族的原子，例如硅或锗。半导体化合物例如是IVA族的原子所形成的半导体化合物，例如是碳化硅或是硅化锗，或是IIIA族原子与VA族原子所形成的半导体化合物，例如是砷化镓。在一实施例中，基材100可例如是具有第一导电型的基材100，第一导电型可例如是P型，但本发明并不以此为限。
[0076]接着，在基材100上形成图案化的绝缘层102。具体来说，先于基材100上形成绝缘层(未绘示)。绝缘层覆盖基材100的第一表面S1、第二表面S2以及两侧面。然后，对绝缘层进行图案化制作工艺，以形成图案化的绝缘层102。图案化的绝缘层102具有多数个开口 101a、101b、101c、101d。开口 101a、1lb 裸露出基材 100 的第一表面 SI。开口 101c、1ld裸露出基材100的第二表面S2。开口 1la的位置与开口 1lc的位置相对应；而开口 1lb的位置与开口 1ld的位置相对应。绝缘层的材料可例如是氧化硅、氮化硅、氮氧化硅或其组合，其形成方法可利用化学气相沉积法来形成。在一实施例中，绝缘层的厚度为10nm 至 3000nm。
[0077]请参照图1B，以图案化的绝缘层102为掩模，对基材100进行各向同性蚀刻制作工艺，以形成至少两个穿孔10、20。在一实施例中，上述各向同性蚀刻制作工艺可例如是湿式蚀刻制作工艺，其可例如是使用K0H、Na0H、NH4OH或H3PO4等蚀刻剂来进行。具体来说，各向同性蚀刻制作工艺使用的蚀刻剂对于图案化的绝缘层102与基材100具有高蚀刻选择比，因此，蚀刻剂与开口 101a、101b、101c、1ld所裸露的基材100接触，使得开口 1la与所对应的开口 1lc之间的部分基材100被移除，以形成穿孔10。同样地，开口 1lb与所对应的开口 1ld之间的部分基材100被移除，以形成穿孔20。
[0078]另外,通过各向同性蚀刻制作工艺的蚀刻条件(Etch Recipe)的控制，穿孔10、20的两侧壁的形状可以是各种的形状。上述穿孔10、20的轮廓可依不同元件的需求来调整，但本发明并不以此为限。举例来说，穿孔10、20的轮廓为沙漏形(如图1B所示)或倒梯形(如图2A所示)或领结形(如图2C所示)时，其可适用于发光二极管(LED)制作工艺。穿孔10、20的两侧壁的形状为I字形时(如图2B所示)，其可适用于三维集成电路(3D IC)芯片制作工艺。
[0079]请参照图1C，对穿孔10、20的两侧壁进行掺杂制作工艺，以于基材10a中形成具有第二导电型的第一掺杂区104a、104b。第一掺杂区104a、104b可例如是分别位于穿孔10、20的两侧壁的基材10a中。掺杂制作工艺可例如是利用高温炉管制作工艺来形成。在一实施例中，基材100中的掺质例如是硼；而第一掺杂区104a、104b所注入的掺质例如是磷或是砷。
[0080]请参照图3A至图3E，以下针对本发明各种实施例的第一掺杂区提供详细的描述。第一掺杂区104c可例如是位于穿孔20的一侧壁的基材10a中(如图3A所示)，而穿孔20的另一侧壁上则具有绝缘结构102a。另外，第一掺杂区104d可位于同一穿孔20的两侧壁的基材10a中(如图3B所示)。第一掺杂区104e也可配置于穿孔10的至少一侧壁与第一掺杂区104f同时位于同一穿孔20的两侧壁的基材10a中(如图3C所不)。当第一掺杂区104e位于穿孔10的一侧壁的基材10a中时，穿孔10的另一侧壁上则具有绝缘结构102a。此外，第一掺杂区104g、104h可例如是分别位于穿孔20的一侧壁的一部分的基材10a中(如图3D、图3E所示)，端看其需求而定，但本发明并不以此为限。当第一掺杂区104g、104h分别位于穿孔20的一侧壁的一部分的基材10a中时，穿孔20的一侧壁的其他部分以及穿孔20的另一侧壁上具有绝缘结构102a。
[0081]在对应图3A至图3E的实施例中，第一掺杂区104c、104d、104e、104f、104g或104h仅位于穿孔10、20其中之一，或仅位于穿孔10、20其中之一的部分侧壁的基材10a中，则在进行掺杂制作工艺之前，可先于穿孔10、20的两侧壁上形成图案化的掩模层(未绘示)。之后，以图案化的掩模层与图案化的绝缘层102为掩模，进行掺杂制作工艺。掺杂制作工艺例如是离子注入制作工艺或是高温扩散掺杂制作工艺。如果是利用高温扩散掺杂制作工艺来达成掺杂时，则可用HF (氢氟酸)或干蚀刻的方法，来去除高温掺杂时在穿孔侧壁所形成的薄氧化层。
[0082]请回头参照图1C，第一掺杂区104a与其邻近的部分基材10a构成二极管105a ；第一掺杂区104b与其邻近的部分基材10a构成二极管105b。换言之，二极管105a、105b埋入于基材10a中。二极管105a、105b具有齐纳二极管(Zener D1de)的功效，其可当作后续封装制作工艺中的静电放电防护元件(ESD Protect1n Device)，以防止所属的电子元件被静电放电所产生的大电压所影响，而损伤元件。
[0083]请参照图1D，在穿孔10、20的两侧壁上形成图案化的种层(Seed layer) 107a、107b。具体来说，先在穿孔10、20的两侧壁、第一表面SI与第二表面S2的部分图案化的绝缘层102上形成种层(未绘示)。然后，对种层进行图案化制作工艺，暴露部分图案化的绝缘层102，以形成图案化的种层107a、107b。图案化的种层107a覆盖穿孔10的两侧壁、第一表面SI与第二表面S2的部分图案化的绝缘层102。图案化的种层107b覆盖穿孔20的两侧壁、第一表面SI与第二表面S2的部分图案化的绝缘层102。图案化的种层107a与107b彼此分离，其可避免后续封装制作工艺中的芯片的阳极与阴极电连接，而导致所属的电子元件短路。在一实施例中，种层的材料可例如是金属材料，金属材料可例如是金(Au)、银(Ag)、铜(Cu)或其组合,其形成方法可利用电子束蒸镀法((E-beam Evaporat1n))、派镀法(Sputter)或电镀(Electro-plating)法来形成。在一实施例中，种层的厚度为1nm至 lOOOOnm。
[0084]此外，在一实施例中，图案化的种层107a、107b与基材10a之间可分别具有阻障层106a、106b,其可避免图案化的种层107a、107b的金属材料扩散至基材10a中。阻障层106a、106b的材料可例如是金属或金属氮化物。金属或金属氮化物可例如是镍(Ni)、钼(Pt)、钛(Ti)、氮化钛(TiN)、氮化钽(TaN)、钨(W)、钛钨(Tiff)或其组合，其可利用电子束蒸镀法((E-beamEvaporat1n))、派镀法(Sputter)、电镀(Electro-plating)法或化学气相沉积法来形成。图案化的种层107a、107b的材料与阻障层106a、106b的材料可以互相搭配以获得最好的阻障效果。举例来说，当图案化的种层107a、107b的材料为金(Au)时，则可搭配镍(Ni)、钯(Pd)、钼(Pt)或钛(Ti)来当作阻障层106a、106b的材料；图案化的种层107a、107b的材料为银(Ag)时，则可搭配氮化钛(TiN)或氮化钽(TaN)来当作阻障层106a、106b的材料；图案化的种层107a、107b的材料为铜(Cu)时，则可搭配钨(W)、钛钨(TiW)或钛(Ti)来当作阻障层106a、106b的材料，但本发明并不以此为限。在一实施例中，图案化的种层107a、107b与基材10a之间也可省略上述阻障层106a、106b。
[0085]请参照图1E，形成导体结构108与导体结构110。导体结构108包括第一电极108a、第二电极108b以及连接部108c。连接部108c贯穿基材100a，其使得第一电极108a与第二电极108b电连接。同样地，导体结构110包括第一电极110a、第二电极IlOb以及连接部110c。连接部IlOc贯穿基材100a，使得第一电极IlOa与第二电极IlOb电连接。导体结构108与导体结构110彼此电性隔绝，其可避免后续封装制作工艺中的芯片的阳极与阴极电连接，而导致所属的电子元件短路。另外，第一电极108a、110a与第二电极108b、110b必须具有足够厚度，以承受所属电子元件的电流量(约莫0.02至20安培)，以避免产生电流过大而导致电子元件损坏的问题。在一实施例中，导体结构108、110的材料可例如是金属材料，金属材料可例如是金(Au)、银(Ag)、铜(Cu)或其组合，其形成方法可利用电镀法、蒸镀法或涂布印刷来形成。在一实施例中，第一电极108a、110a的厚度为I μ m至100 μ m。第二电极108b、IlOb的厚度为I μ m至100 μ m。
[0086]图1E为本发明第一实施例的基板的剖面示意图。
[0087]请参照图1E，本发明第一实施例的基板I包括:基材100a、图案化的绝缘层102、两个二极管105a、105b以及两个导体结构108、110。两个导体结构108、110分别从基材10a的第一表面SI，经由穿孔10、20，贯穿基材100a，延伸到第二表面S2。导体结构108包括:第一电极108a、第二电极108b以及连接部108c。导体结构110包括:第一电极110a、第二电极IlOb以及连接部110c。第一电极108a、IlOa分别配置于基材10a的第一表面SI上。第二电极108b、110b分别配置于基材10a的第二表面S2上。连接部108c配置于第一电极108a与第二电极108b之间，使得第一电极108a与第二电极108b电连接。连接部IlOc配置于第一电极IlOa与第二电极IlOb之间，使得第一电极IlOa与第二电极IlOb电连接。图案化的绝缘层102配置于基材10a的第一表面SI上，位于基材10a与第一电极108a、I1a之间，图案化的绝缘层102还配置于基材10a的第二表面S2上，位于基材10a与第二电极108b、110b之间。图案化的绝缘层102使得基材10a与第一电极108a、110a以及第二电极108b、IlOb电性隔绝。
[0088]二极管105a、105b分别埋入于基材10a中。二极管105a与导体结构108的连接部108c接触；而二极管105b与导体结构110的连接部IlOc接触。二极管105a包括具有第一导电型的部分基材10a以及具有第二导电型的第一掺杂区104a。二极管105b包括具有第一导电型的部分基材10a以及具有第二导电型的第一掺杂区104b。第一掺杂区104a位于基材10a中，与导体结构108的连接部108c接触。第一掺杂区104b位于基材10a中，与导体结构HO的连接部IlOc接触。在各种实施例中，第一掺杂区的位置、数量具有各种可能(如图3A至图3E所示)，端看其需求而定，但本发明并不以此为限。举例来说，如图3D所示，基板Ia的第一掺杂区104g位在穿孔20的一侧壁的一部分的基材10a中。连接部108c、110c的轮廓可以是沙漏形、I字形、倒梯形或领结形(分别如图1B、2A、2B与2C所示)。连接部108c、110c的轮廓可依不同元件的需求来调整，但本发明并不以此为限。
[0089]在以下的实施例中，相同或相似的元件、构件、层以相似的元件符号来表示。举例来说，图案化的绝缘层102与图案化的绝缘层202、302、402、502、602都为相同或相似的构件；导体结构108与导体结构208、308、408、508、608也为相同或相似的构件。于此不再逐一赘述。
[0090]图4A为本发明第二实施例的基板的剖面示意图。图4B为本发明的另一第二实施例的基板的剖面示意图。
[0091]请参照图4A，本实施例与图1E的基板I相似，不同之处在于图4A的基板2包括基材200。基材200包括主体部210与边缘部220。边缘部220位于主体部210的边缘。边缘部220例如是切割道。边缘部220具有导角230，其由第三表面S3与第二表面S2的连接处所构成。导角230的夹角Θ为钝角。在一实施例中，导角的夹角Θ可例如是100度至170度。导角230可通过每一基板2之间的切割道240上的开口 30切割而成或是利用干、湿蚀刻方法来形成。上述导角230可例如是钝角。在后续封装制作工艺中，由于上述导角230的夹角Θ为钝角，其可解决基材200与下方的凸块(Bump)进行贴合时，第二表面S2的第二电极208b、210b过度挤压而外溢至角落，进而导致所属电子元件漏电或短路的问题。在一实施例中，还可在第三表面S3下的部分基材200中形成具有第二导电型的第三掺杂区212，使得第三掺杂区212与其邻近的部分基材200构成二极管211。二极管211也具有齐纳二极管的功效，以防止漏电流的发生。但本发明不限于此，在其他实施例中，也可利用喷涂或印刷的方式在基板2的第三表面S3上形成绝缘结构202a(如图4B所示)，以防止漏电流的发生。绝缘结构202a的材料可例如是硅氧树脂(Silicone)。
[0092]图5为本发明第三实施例的基板的剖面示意图。
[0093]请参照图5，本实施例与图1E的基板I相似，不同之处在于图5的基板3还包括绝缘结构302a分别配置于连接部308c、310c的两侧壁与基材300之间。绝缘结构302a具有防止电荷击穿(punch through)的功效。当图5的基材300例如当作次载具(Submount)时，其所属的电子元件不仅可以防止电荷击穿，而且还具备静电放电防护的作用的双重保护的功效。在一实施例中，绝缘结构302a的材料可例如是氧化硅、氮化硅、氮氧化硅或其组合，其形成方法可利用化学气相沉积法来形成。在一实施例中，绝缘结构302a的厚度为10nm至 3000nm。
[0094]图6为本发明第四实施例的基板的剖面示意图。
[0095]请参照图6，本实施例与图1E的基板I相似，不同之处在于图6的基板4具有空腔(Cavity)40。二极管405a、405b埋入于空腔40底部的基材400中。由于图5的基材400具有空腔40，因此，当基材400例如做为次载具时，除了具有静电放电防护的作用之外，其可减少所连接的发光二极管元件的侧向光。如此一来，不仅可减少黄晕(Yellowish Halo)问题，在空腔40的侧壁上涂布反射镜也可提升所连接的发光二极管元的光学效率。
[0096]图7为本发明第五实施例的基板的剖面示意图。
[0097]请参照图7，本实施例与图1E的基板I相似，不同之处在于图7的基板5还包括具有第一导电型的第二掺杂区512a、512b。第二掺杂区512a位于具有第二导电型的第一掺杂区504a与导体结构508的连接部508c之间。第二掺杂区512b位于具有第二导电型的第一掺杂区504b与导体结构510的连接部510c之间。第二掺杂区512a、第一掺杂区504a与基底500可组成NPN结构或PNP结构。第二掺杂区512b、第一掺杂区504b与基底500也可组成NPN结构或PNP结构。通过增加第二掺杂区512a、512b与第一掺杂区504a、504b之间的接面(Junct1n),可进一步增加抵抗漏电流的能力。此外，图7的基板5还包括绝缘结构502a覆盖于第一掺杂区504a、504b的表面上,而未覆盖于第二掺杂区512a、512b的表面上。
[0098]图8为本发明第六实施例的基板的剖面示意图。
[0099]请参照图8，本实施例与图1E的基板I相似，不同之处在于图8的具有第二导电型的第一掺杂区604a与604b还延伸至基材600的第一表面SI与第二表面S2。第一掺杂区604a位于第一电极608a与基材600之间以及第二电极608b与基材600之间。第一掺杂区604b位于第一电极610a与基材600之间以及第二电极610b与基材600之间。通过第一掺杂区604a与604b面积的增加，以减少漏电流的现象。
[0100]本发明上述各实施例的基板上可安装芯片，而形成封装结构。在以下的实施例中，是以图1E的基板来说明，然而，本发明不以此为限，在其他的实施例中，可以直接将图1E的基材10a替换成上述各实施例的基材，于此不再赘述。
[0101]图9为依照本发明的一实施例所绘示的封装结构。图10为依照本发明另一实施例所绘示的封装结构。
[0102]请同时参照图1E、图9以及图10，本发明的实施例的封装结构包括图1E的基板I与芯片700、800。芯片700、800分别安装于基板I上。芯片700、800可例如是半导体芯片、发光二极管芯片、存储芯片或其组合。基板I与芯片700、800两者之间可以各种方式来电连接。连接的方是例如是打线(Wire Bonding)、共晶、焊接、倒装封装(Flip Chip Bonding)等。以下针对打线与倒装封装的方式来叙述本发明的实施例的封装结构。
[0103]如图9所述，本发明的一实施例的封装结构包括芯片700与基板1，基板I与芯片700通过打线方式来电连接。具体来说，芯片700的芯片基板702的第二侧表面通过固晶胶706安装于基板I上，并与导体结构108的第一电极108a电连接。芯片700的芯片基板702的第一侧表面则通过导线(Wire) 708将芯片700的焊垫704与基板I的第一电极IlOa电连接。本发明实施例的基板I将二极管105a、105b埋入基材100中。埋入式的二极管105a、105b不仅具有静电放电防护的功效，还可缩小其所属封装结构的体积，进而降低制造成本。
[0104]如图10所述，本发明另一实施例的封装结构包括芯片800与基板1，基板I与芯片800可例如是通过倒装封装方式来电连接。具体来说，芯片800安装于基板I上。芯片800包括透明基板808与芯片基板802。透明基板808位于芯片基板802的第一侧的表面上。在一实施例中，透明基板808可例如是蓝宝石基板(Sapphire)、SiC、InP或GaN等。芯片基板802的第二侧的表面上通过第一凸块804与第二凸块806与基板I电连接。在一实施例中，第一凸块804配置于芯片基板802与基板I之间，以电连接芯片基板802的P型半导体层(例如是P型GaN)与基板I的第一电极108a。第二凸块806位于芯片基板802与基板I之间，以电连接芯片基板802的N型半导体层(例如是N型GaN)与基板I的第一电极 IlOa0
[0105]综上所述，本发明的实施例在基材的穿孔的侧壁中埋入二极管，可有效地提升抗静电放电的效能，增进所属电子装置的产品可靠度，其也可缩小所属封装结构的体积。此夕卜，上述埋入式的二极管与发光二极管电连接，则可提升发光二极管的混光效果。如此一来，本发明的实施例不仅可降低制造成本，且也符合现今电子产品轻薄短小的趋势。
[0106]虽然结合以上实施例公开了本发明，然而其并非用以限定本发明，任何所属【技术领域】中具有通常知识者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，故本发明的保护范围应当以附上的权利要求所界定的为准。
【权利要求】
1.一种基板，包括: 基材； 两个导体结构，分别从该基材的一第一表面，经由贯穿该基材的两个穿孔，延伸到该基材的一第二表面；以及 至少一二极管，埋入于该些穿孔其中之一的一侧壁的该基材中。
2.如权利要求1所述的基板，每一导体结构包括: 第一电极，配置于该基材的该第一表面上； 第二电极，配置于该基材的该第二表面上；以及 连接部，配置于该第一电极与该第二电极之间，使得该第一电极与该第二电极电连接。
3.如权利要求2所述的基板，还包括一图案化的绝缘层，配置于该基材与该些第一电极之间以及该基材与该些第二电极之间。
4.如权利要求2所述的基板，其中该基材具有一第一导电型，且至少该二极管包括: 具有一第二导电型的第一掺杂区，位于该些穿孔其中之一的该侧壁的该基材中。
5.如权利要求4所述的基板，其中该第一掺杂区与该连接部的侧壁的至少一部分接触。
6.如权利要求4所述的基板，还包括绝缘结构，配置于该些连接部的两侧壁上，使得该第一掺杂区与该连接部彼此电性隔绝。
7.如权利要求4所述的基板，还包括具有该第一导电型的第二掺杂区，配置于至少该第一掺杂区与所对应的该连接部之间。
8.如权利要求4所述的基板，其中该第一掺杂区还延伸至该基材的该第一表面与该第二表面，位于与该第一掺杂区连接的该导体结构的该第一电极与该基材之间以及与该第一掺杂区连接的该导体结构的该第二电极与该基材之间。
9.如权利要求1所述的基板，其中该些连接部的轮廓包括沙漏形、I字形、倒梯形或领结形。
10.如权利要求1所述的基板,其中该基材包括: 主体部；以及 边缘部，该边缘部位于该主体部的边缘,其中该边缘部具有导角,其中该导角由一第三表面与该第二表面的连接处所构成，且该导角为钝角。
11.如权利要求10所述的基板，还包括具有该第二导电型的第三掺杂区，配置于该边缘部的该第三表面下方的该基材中。
12.如权利要求1所述的基板，其中该基材具有一空腔，其中至少该二极管埋入于该空腔底部的该基材中。
13.—种基板的制造方法，包括: 提供具有一第一导电型的基板； 在该基材中形成两个穿孔，该些穿孔分别贯穿该基材； 在该些穿孔其中之一裸露的该基材中埋入至少一二极管；以及在该基材中形成两个导体结构，分别从该基材的一第一表面，经由该些穿孔贯穿该基材，延伸到该基材的一第二表面。
14.如权利要求13所述的基板的制造方法，在该基材中形成该些导体结构的方法包括: 在该基材的该第一表面上形成至少两个第一电极； 在该基材的该第二表面上形成至少两个第二电极；以及 在每一穿孔中形成所对应的一连接部，每一连接部与所对应的该第一电极与所对应的该第二电极电连接。
15.如权利要求14所述的基板的制造方法，在该基材中形成该些穿孔的步骤包括: 在该基材上形成一图案化的绝缘层，该图案化的绝缘层具有至少两组相对应的两开口 ；以及 以该图案化的绝缘层为掩模，对该些开口之间的该基材进行一各向同性蚀刻制作工艺，移除部分该基材。
16.如权利要求15所述的基板的制造方法，在该基材中埋入至少该二极管的方法包括: 在该基材中形成该些穿孔之后，以该图案化的绝缘层为掩模，对该些穿孔的侧壁进行掺杂制作工艺，以于部分该基材中形成具有一第二导电型的第一掺杂区。
17.如权利要求16所述的基板的制造方法，其中该第一掺杂区与所对应的该连接部的侧壁的至少一部分接触。
18.如权利要求13所述的基板的制造方法，还包括于该些连接部的两侧壁上形成一绝缘结构，电性隔绝该基材与所对应的该连接部。
19.如权利要求13至18中任一所述的基板的制造方法，在该基材中埋入至少该二极管之前，还包括于该基材中形成一空腔，使得至少该二极管埋入于该空腔底部的该基材中。
20.一种封装结构包括如权利要求1至12中任一所述的基板，该封装结构包括: 芯片，配置于该基板上，其中该芯片与该基板电连接。
21.如权利要求20所述的封装结构，其中该芯片通过导线(Wire)或凸块与该基板电连接。
22.如权利要求20所述的封装结构，其中该芯片包括半导体芯片、发光二极管芯片、存储芯片或其组合。
【文档编号】H01L23/60GK104425394SQ201410436888
【公开日】2015年3月18日 申请日期:2014年8月29日 优先权日:2013年8月29日
【发明者】蔡曜骏, 许镇鹏, 温士逸, 杨季瑾, 胡鸿烈 申请人:财团法人工业技术研究院