阵列基板及其制造方法、显示装置制造方法
【专利摘要】本发明公开了一种阵列基板及其制造方法、显示装置，涉及显示【技术领域】，能够在栅极驱动信号的时序简单，栅极驱动电路的功耗小，且不需要改变现有的栅极驱动电路的结构的前提下，即可对像素电极进行预充电。该阵列基板包括衬底基板、位于所述衬底基板上的栅线和像素，每个所述像素包括第一薄膜晶体管和像素电极，第n条所述栅线控制第n行所述第一薄膜晶体管对第n行所述像素电极进行充电，其特征在于，每个所述像素还包括第二薄膜晶体管，第n-1条所述栅线控制第n行所述第二薄膜晶体管对第n行所述像素电极进行预充电，其中，n为大于等于2的正整数。本发明实施例还提供了一种包括上述阵列基板的显示装置。
【专利说明】阵列基板及其制造方法、显示装置
【技术领域】
[0001]本发明涉及显示【技术领域】，尤其涉及一种阵列基板及其制造方法、显示装置。
【背景技术】
[0002]阵列基板上的像素可以为正极性(像素电极的电压大于公共电压)，也可以为负极性(像素电极的电压小于公共电压)，像素在长时间保持一个极性后，液晶分子中的带电的杂质粒子会逐渐聚集到液晶分子两个电极端，从而影响液晶分子的正常偏转，因此，为了避免上述状况的发生，可以使同一像素在相邻两帧中的极性相反，此时，相邻两帧的像素电极电压跨度较大，而一行像素电极的充电时间较短，使得像素电极充电不足。
[0003]具体地，像素电极的充电时间由其连接的栅线上施加的栅极驱动信号的持续时间决定，因此，可以通过调整栅极驱动电路输出栅极驱动信号的方式对像素电极进行预充电，以增加像素电极的充电时间。以相邻两行像素的极性相反的情况为例，栅极驱动信号同时被施加到第I行像素和第3行像素连接的栅线上，使得在对第I行像素电极进行充电的同时，对第3行像素电极进行预充电，当栅极驱动信号再次被施加到第3行像素连接的栅线时，对第3行像素电极进行充电，使得第3行像素电极充电充足，以此类推。
[0004]发明人发现，上述充电过程中，栅极驱动信号需要同时被施加在两条栅线上，栅极驱动信号的时序复杂，栅极驱动电路的功耗大，显示装置的功耗大，且需要改变现有的栅极驱动电路的结构。
【发明内容】
[0005]本发明的实施例提供一种阵列基板及其制造方法、显示装置，能够在栅极驱动信号的时序简单，栅极驱动电路的功耗小，且不需要改变现有的栅极驱动电路的结构的前提下，即可对像素电极进行预充电。
[0006]为达到上述目的，本发明实施例采用如下技术方案:
[0007]一种阵列基板，包括衬底基板、位于所述衬底基板上的栅线和像素，每个所述像素包括第一薄膜晶体管和像素电极，第η条所述栅线控制第η行所述第一薄膜晶体管对第η行所述像素电极进行充电，每个所述像素还包括第二薄膜晶体管，第η-1条所述栅线控制第η行所述第二薄膜晶体管对第η行所述像素电极进行预充电，其中，η为大于等于2的正整数。
[0008]所述阵列基板还包括数据线和预充电线，第η行所述第一薄膜晶体管的栅极连接第η条所述栅线，源极连接所述数据线，漏极连接第η行所述像素电极，第η行所述第二薄膜晶体管的栅极连接第η-1条所述栅线，源极连接所述预充电线，漏极连接第η行所述像素电极。
[0009]所述预充电线为公共电极线。
[0010]所述预充电线在所述衬底基板上的垂直投影，与所述第二薄膜晶体管的源极、漏极在所述衬底基板上的垂直投影无交叠。
[0011]所述第一薄膜晶体管和所述第二薄膜晶体管的结构相同。
[0012]所述阵列基板包括依次设置于所述衬底基板上的栅极金属层、栅极绝缘层、半导体层、源漏极金属层、钝化层和所述像素电极；
[0013]所述栅极金属层包括所述栅线、所述预充电线、所述第一薄膜晶体管的栅极和所述第二薄膜晶体管的栅极的图形；
[0014]所述半导体层包括所述第一薄膜晶体管的有源层和所述第二薄膜晶体管的有源层的图形；
[0015]所述源漏极金属层包括所述数据线、所述第一薄膜晶体管的源极、漏极和所述第二薄膜晶体管的源极、漏极的图形；
[0016]所述阵列基板还包括贯穿所述钝化层的第一过孔、第二过孔、第三过孔和贯穿所述钝化层和所述栅极绝缘层的第四过孔；
[0017]其中，第η行所述第一薄膜晶体管的漏极通过所述第一过孔与第η行所述像素电极电连接；第η行所述第二薄膜晶体管的漏极通过所述第二过孔与第η行所述像素电极电连接；第η行所述第二薄膜晶体管的源极通过填充于所述第三过孔和所述第四过孔内的搭桥与所述预充电线电连接。
[0018]所述阵列基板包括依次设置于所述衬底基板上的源漏极金属层、半导体层、栅极绝缘层、栅极金属层、钝化层和所述像素电极；
[0019]所述源漏极金属层包括所述数据线、所述第一薄膜晶体管的源极、漏极和所述第二薄膜晶体管的源极、漏极的图形；
[0020]所述半导体层包括所述第一薄膜晶体管的有源层和所述第二薄膜晶体管的有源层的图形；
[0021]所述栅极金属层包括所述栅线、所述预充电线、所述第一薄膜晶体管的栅极和所述第二薄膜晶体管的栅极的图形；
[0022]所述阵列基板还包括贯穿所述钝化层和所述栅极绝缘层的第一过孔、第二过孔、第三过孔和贯穿所述钝化层的第四过孔；
[0023]其中，第η行所述第一薄膜晶体管的漏极通过所述第一过孔与第η行所述像素电极电连接；第η行所述第二薄膜晶体管的漏极通过所述第二过孔与第η行所述像素电极电连接；第η行所述第二薄膜晶体管的源极通过填充于所述第三过孔和所述第四过孔内的搭桥与所述预充电线电连接。
[0024]本发明实施例提供了一种如上所述的阵列基板，当第η-1条栅线打开时，第η行的第二薄膜晶体管开启，从而对第η行像素电极进行了预充电，当第η条栅线打开时，第η行第一薄膜晶体管对第η行像素电极进行充电，因此，在对每行像素电极充电的过程中，每条栅线只打开一次且每次只有一条栅线打开，使得栅极驱动信号每次只施加在一条栅线上，从而使得栅极驱动信号的时序简单，栅极驱动电路的功耗小，且不需要改变现有的栅极驱动电路的结构，即可对每行像素电极进行预充电，增加每行像素电极的充电时间，使得每行像素电极充电充足。
[0025]此外，本发明实施例还提供了一种显示装置，所述显示装置包括上述阵列基板。
[0026]进一步地，本发明实施例还提供了一种阵列基板的制造方法，该阵列基板的制造方法包括:
[0027]形成包括栅线的图形；
[0028]形成第一薄膜晶体管和第二薄膜晶体管；
[0029]形成像素电极，以形成包括所述第一薄膜晶体管、所述第二薄膜晶体管和所述像素电极的像素；
[0030]其中，第η条所述栅线控制第η行所述第一薄膜晶体管对第η行所述像素电极进行充电，第η-1条所述栅线控制第η行所述第二薄膜晶体管对第η行所述像素电极进行预充电，其中，η为大于等于2的正整数。
[0031]所述形成包括栅线的图形，形成第一薄膜晶体管和第二薄膜晶体管，包括:
[0032]在衬底基板上形成栅极金属层，通过一次构图工艺，形成包括所述栅线、预充电线、所述第一薄膜晶体管的栅极和所述第二薄膜晶体管的栅极的图形；
[0033]在形成有所述栅线、所述预充电线、所述第一薄膜晶体管的栅极、所述第二薄膜晶体管的栅极的所述衬底基板上，形成栅极绝缘层；
[0034]在形成有所述栅极绝缘层的所述衬底基板上形成半导体层和源漏极金属层，通过一次构图工艺，形成包括所述第一薄膜晶体管的有源层和所述第二薄膜晶体管的有源层、所述数据线、所述第一薄膜晶体管的源极、漏极及所述第二薄膜晶体管的源极、漏极的图形。
[0035]所述形成像素电极，之前包括:
[0036]在形成有所述第一薄膜晶体管的有源层和所述第二薄膜晶体管的有源层、所述数据线、所述第一薄膜晶体管的源极、漏极及所述第二薄膜晶体管的源极、漏极的所述衬底基板上，形成钝化层，通过一次构图工艺，形成包括贯穿所述钝化层的第一过孔、第二过孔、第三过孔和贯穿所述钝化层和所述栅极绝缘层的第四过孔；
[0037]所述形成像素电极，包括:
[0038]在形成有所述钝化层、所述第一过孔、所述第二过孔、所述第三过孔和所述第四过孔的所述衬底基板上形成像素电极材料层；通过一次构图工艺，形成包括所述像素电极和搭桥的图形；
[0039]其中，第η行所述像素电极通过所述第一过孔与第η行所述第一薄膜晶体管的漏极电连接，第η行所述第二薄膜晶体管的漏极通过所述第二过孔与第η行所述像素电极电连接，第η行所述第二薄膜晶体管的源极通过填充于所述第三过孔和所述第四过孔内的搭桥与所述预充电线电连接。
[0040]所述形成包括栅线的图形，形成第一薄膜晶体管和第二薄膜晶体管，包括:
[0041]在衬底基板上形成源漏极金属层，通过一次构图工艺，形成包括数据线、所述第一薄膜晶体管的源极、漏极及所述第二薄膜晶体管的源极、漏极的图形；
[0042]在形成有所述数据线、所述第一薄膜晶体管的源极、漏极及所述第二薄膜晶体管的源极、漏极的所述衬底基板上，形成半导体层，通过一次构图工艺，形成包括所述第一薄膜晶体管的有源层和所述第二薄膜晶体管的有源层的图形；
[0043]在形成有所述第一薄膜晶体管的有源层和所述第二薄膜晶体管的有源层的所述衬底基板上形成栅极绝缘层；
[0044]在形成有所述栅极绝缘层的所述衬底基板上形成栅极金属层，通过一次构图工艺，形成包括所述栅线、预充电线、所述第一薄膜晶体管的栅极、所述第二薄膜晶体管的栅极的图形。
[0045]所述形成像素电极，之前包括:
[0046]在形成有所述栅线、所述预充电线、所述第一薄膜晶体管的栅极、所述第二薄膜晶体管的栅极的所述衬底基板上，形成钝化层，通过一次构图工艺，形成包括贯穿所述钝化层和所述栅极绝缘层的第一过孔、第二过孔、第三过孔和贯穿所述钝化层的第四过孔；
[0047]所述形成像素电极，包括:
[0048]在形成有所述钝化层、所述第一过孔、所述第二过孔、所述第三过孔和所述第四过孔的所述衬底基板上形成像素电极材料层；通过一次构图工艺，形成包括所述像素电极和搭桥的图形；
[0049]其中，第η行所述第一薄膜晶体管的漏极通过所述第一过孔与第η行所述像素电极电连接，第η行所述第二薄膜晶体管的漏极通过所述第二过孔与第η行所述像素电极电连接，第η行所述第二薄膜晶体管的源极通过填充于所述第三过孔和所述第四过孔内的搭桥与所述预充电线电连接。
[0050]本发明实施例提供了一种阵列基板的制造方法，该制造方法包括形成栅线的图形，形成第一薄膜晶体管和第二薄膜晶体管，形成像素电极，其中，第η条所述栅线控制第η行所述第一薄膜晶体管对第η行所述像素电极进行充电，第η-1条所述栅线控制第η行所述第二薄膜晶体管对第η行所述像素电极进行预充电，其中，η为大于等于2的正整数。当第η-1条栅线打开时，第η行的第二薄膜晶体管开启，从而对第η行像素电极进行了预充电，当第η条栅线打开时，第η行第一薄膜晶体管对第η行像素电极进行充电，因此，在对每行像素电极充电的过程中，每条栅线只打开一次且每次只有一条栅线打开，使得栅极驱动信号每次只施加在一条栅线上，从而使得栅极驱动信号的时序简单，栅极驱动电路的功耗小，且不需要改变现有的栅极驱动电路的结构，即可对每行像素电极进行预充电，增加每行像素电极的充电时间，使得每行像素电极充电充足。
【专利附图】
【附图说明】
[0051]为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0052]图1为本发明实施例提供的第一种阵列基板的平面示意图；
[0053]图2为本发明实施例图1中的第一种阵列基板沿Α-Α’向的截面示意图；
[0054]图3为本发明实施例提供的第二种阵列基板的平面示意图；
[0055]图4为本发明实施例图2中的第二种阵列基板沿Β-Β’向的截面示意图；
[0056]图5为本发明实施例提供的一种阵列基板的制造方法流程图；
[0057]图6为本发明实施例提供的第一种阵列基板的制造方法流程图；
[0058]图7为本发明实施例提供的第一种阵列基板的制造过程示意图；
[0059]图8为本发明实施例提供的第二种阵列基板的制造方法流程图；
[0060]图9为本发明实施例提供的第二种阵列基板的制造过程示意图。
[0061]附图标记说明:
[0062]I一衬底基板；2栅线；3—第一薄膜晶体管；
[0063]31—第一薄膜晶体管的32—第一薄膜晶体管的33—第一薄膜晶体源极；漏极；管的有源层；
[0064]4一像素电极；41一搭桥；5—第二薄膜晶体管；
[0065]51—第二薄膜晶体管的51—第二薄膜晶体管的53—第二薄膜晶体源极；漏极；管的有源层；
[0066]6—数据线；7—预充电线；8—栅极绝缘层；
[0067]9一纯化层；91 一第一过孔；92—第二过孔；
[0068]93一第二过孔；94一第四过孔。
【具体实施方式】
[0069]下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0070]实施例一
[0071]本发明实施例提供了一种阵列基板，如图1和图2所示，该阵列基板包括衬底基板1、位于衬底基板I上的栅线2和像素，每个像素包括第一薄膜晶体管3和像素电极4，第η条栅线2控制第η行第一薄膜晶体管3对第η行像素电极4进行充电，每个像素还包括第二薄膜晶体管5，第η-1条栅线2控制第η行第二薄膜晶体管5对第η行像素电极4进行预充电，其中，η为大于等于2的正整数。需要说明的是，η的最大值为阵列基板上的栅线2的条数。
[0072]需要说明的是，上述第η行第一薄膜晶体管和第η行像素电极均指的是第η条栅线控制的第一薄膜晶体管和像素电极。另外，阵列基板的显示区域为自第2条栅线2起的区域，第I条栅线2位于阵列基板的非显示区域内，且第I条栅线2只连接第2行第二薄膜晶体管5，其作用在于控制第2行第二薄膜晶体管5对第2行像素电极4进行预充电。
[0073]本发明实施例提供了一种如上所述的阵列基板，当第η-1条栅线打开时，第η行的第二薄膜晶体管开启，从而对第η行像素电极进行预充电，当第η条栅线打开时，第η行第一薄膜晶体管对第η行像素电极进行充电，因此，在一帧时间内，每条栅线只打开一次且每次只有一条栅线打开，使得栅极驱动信号每次只施加在一条栅线上，从而使得栅极驱动信号的时序简单，栅极驱动电路的功耗小，且不需要改变现有的栅极驱动电路的结构，即可对每行像素电极进行预充电，增加每行像素电极的充电时间，使得每行像素电极充电充足。
[0074]具体地，如图1所示，阵列基板还包括数据线6和预充电线7，第η行第一薄膜晶体管3的栅极连接第η条栅线2，源极31连接数据线6，漏极32连接第η行像素电极4，第η行第二薄膜晶体管5的栅极连接第η-1条栅线2，源极51连接预充电线7，漏极52连接第η行像素电极4。需要说明地是，本发明实施例中，栅线2的一部分直接作为第一薄膜晶体管3及第二薄膜晶体管5的栅极，当然，还可以从栅线2上延伸出一部分作为第一薄膜晶体管3或第二薄膜晶体管5的栅极。在该阵列基板中，当第η-1条栅线2打开时，第η行的第二薄膜晶体管5开启，第二薄膜晶体管5的源极51连接的预充电线7对第η行像素电极4进行预充电；当第η行栅线2打开时，第η行的第一薄膜晶体管3开启，第一薄膜晶体管3的源极31连接的数据线6对第η行像素电极4进行充电。
[0075]为了达到对像素电极4预充电的目的，预充电线7的电压需要介于像素电极4在上一帧时的电压和在本帧要达到的电压(称为目标电压)之间，使得在完成预充电后的像素电极4的电压更接近于目标电压。预充电线7通过第η行中的所有的第二薄膜晶体管5连接了第η行中所有的像素电极4，由于第η行中所有像素电极4的目标电压可能相同，也可能大小不同，因此，为了对第η行中所有的像素电极4同时进行预充电，优选预充电线7的电压位于第η行中所有像素电极4在上一帧时的电压和在本帧的目标电压之间。进一步地，由于第η行中所有像素电极4在上一巾贞时的电压和在本巾贞的目标电压分别位于公共电压的两侧，因此，预充电线7的电压优选为公共电压，预充电线7优选为公共电极线。
[0076]进一步优选地，如图1所示，预充电线7在衬底基板I上的垂直投影，与第二薄膜晶体管5的源极51、漏极52在衬底基板I上的垂直投影无交叠，即预充电线7具有一弯折结构，以绕开第二薄膜晶体管5的源极51极、漏极52所在的区域，从而避免预充电线7与第二薄膜晶体管5的源极51或者漏极52之间形成寄生电容而影响显示装置的显示效果。
[0077]本发明实施例提供的阵列基板中的第一薄膜晶体管3和第二薄膜晶体管5的结构可以相同，也可以不同，为了简化阵列基板的制造方法，本发明实施例中优选第一薄膜晶体管3和第二薄膜晶体管5的结构相同，下面分别以第一薄膜晶体管3和第二薄膜晶体管5均为底栅型薄膜晶体管或顶栅型薄膜晶体管为例，具体说明阵列基板的结构。
[0078]当第一薄膜晶体管3和第二薄膜晶体管5均为底栅型薄膜晶体管时，如图1和图2所示，阵列基板包括依次设置于衬底基板I上的栅极金属层(图中未示出)、栅极绝缘层8、半导体层(图中未示出)、源漏极金属层(图中未示出)、钝化层9和像素电极4。
[0079]具体地，栅极金属层包括栅线2、预充电线7、第一薄膜晶体管3的栅极和第二薄膜晶体管5的栅极的图形。与前述相同，栅线2的一部分直接作为第一薄膜晶体管3及第二薄膜晶体管5的栅极。预充电线7与栅线2和第一薄膜晶体管3、第二薄膜晶体管5的栅极位于一层，可以简化阵列基板的制造方法。
[0080]半导体层包括第一薄膜晶体管3的有源层33和第二薄膜晶体管5的有源层53的图形。
[0081]源漏极金属层包括数据线6、第一薄膜晶体管3的源极31、漏极32和第二薄膜晶体管5的源极51、漏极52的图形。
[0082]阵列基板还包括贯穿钝化层9的第一过孔91、第二过孔92、第三过孔93和贯穿钝化层9和栅极绝缘层8的第四过孔94。其中，第η行第一薄膜晶体管3的漏极32通过第一过孔91与第η行像素电极4电连接；第η行第二薄膜晶体管5的漏极52通过第二过孔92与第η行像素电极4电连接；第η行第二薄膜晶体管5的源极51通过填充于第三过孔93和第四过孔94内的搭桥41与预充电线7电连接。第一过孔91和第二过孔92可以由像素电极材料填充，第三过孔93和第四过孔94内的搭桥41可以为像素电极材料，从而可以在形成像素电极4的同时，形成该搭桥41。
[0083]当第一薄膜晶体管3和第二薄膜晶体管5均为顶栅型薄膜晶体管时，如图3和图4所示，阵列基板可以包括依次设置于衬底基板I上的源漏极金属层(图中未示出)、半导体层(图中未示出)、栅极绝缘层8、栅极金属层(图中未示出)、钝化层9和像素电极4。
[0084]源漏极金属层包括数据线6、第一薄膜晶体管3的源极31、漏极32和第二薄膜晶体管5的源极51、漏极52的图形。
[0085]半导体层包括第一薄膜晶体管3的有源层33和第二薄膜晶体管5的有源层53的图形。
[0086]栅极金属层包括栅线2、预充电线7、第一薄膜晶体管3的栅极和第二薄膜晶体管5的栅极的图形。与前述相同，栅线2的一部分直接作为第一薄膜晶体管3及第二薄膜晶体管5的栅极。预充电线7与栅线2和薄膜晶体管的栅极位于一层，可以简化阵列基板的制造方法。
[0087]阵列基板还包括贯穿钝化层9和栅极绝缘层8的第一过孔91、第二过孔92、第三过孔93和贯穿钝化层9的第四过孔94。其中，第η行第一薄膜晶体管3的漏极32通过第一过孔91与第η行像素电极4电连接；第η行第二薄膜晶体管5的漏极52通过第二过孔92与第η行像素电极4电连接；第η行第二薄膜晶体管5的源极51通过填充于第三过孔93和第四过孔94内的搭桥41与预充电线7电连接。第一过孔91和第二过孔92可以由像素电极材料填充，第三过孔93和第四过孔94内的搭桥41也可以为像素电极材料，从而可以在形成像素电极4的同时，形成该搭桥41。
[0088]本发明实施例还提供一种显示装置，该显示装置包括上述的阵列基板。该显示装置可以为:液晶面板、电子纸、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
[0089]实施例二
[0090]本发明实施例提供一种实施例一中所述的阵列基板的制造方法，可以形成如图1-4所示的结构，该制造方法包括如图5所示的步骤，具体如下:
[0091]步骤S501、形成包括栅线的图形。
[0092]步骤S502、形成第一薄膜晶体管和第二薄膜晶体管。
[0093]步骤S503、形成像素电极，以形成包括第一薄膜晶体管、第二薄膜晶体管和像素电极的像素。
[0094]其中，第η条栅线2控制第η行第一薄膜晶体管3对第η行像素电极4进行充电，第η-1条栅线2控制第η行第二薄膜晶体管5对第η行像素电极4进行预充电，其中，η为大于等于2的正整数。需要说明地是，η的最大值为阵列基板上的栅线2的条数。
[0095]本发明实施例提供了一种如上述的阵列基板的制造方法，该制造方法包括形成栅线的图形，形成第一薄膜晶体管和第二薄膜晶体管，形成像素电极，其中，第η条所述栅线控制第η行所述第一薄膜晶体管对第η行所述像素电极进行充电，第η-1条所述栅线控制第η行所述第二薄膜晶体管对第η行所述像素电极进行预充电，其中，η为大于等于2的正整数。当第η-1条栅线打开时，第η行的第二薄膜晶体管开启，从而对第η行像素电极进行了预充电，当第η条栅线打开时，第η行第一薄膜晶体管对第η行像素电极进行充电，因此，在对每行像素电极充电的过程中，每条栅线只打开一次且每次只有一条栅线打开，使得栅极驱动信号每次只施加在一条栅线上，从而使得栅极驱动信号的时序简单，栅极驱动电路的功耗小，且不需要改变现有的栅极驱动电路的结构，即可对每行像素电极进行预充电，增加每行像素电极的充电时间，使得每行像素电极充电充足。
[0096]本发明实施例提供的阵列基板中的第一薄膜晶体管3和第二薄膜晶体管5的结构可以相同，也可以不同，为了简化阵列基板的制造方法，优选第一薄膜晶体管3和第二薄膜晶体管5的结构相同，下面分别以第一薄膜晶体管3和第二薄膜晶体管5均为底栅型薄膜晶体管和顶栅型薄膜晶体管为例，具体说明阵列基板的制造方法。
[0097]当第一薄膜晶体管3和第二薄膜晶体管5均为底栅型薄膜晶体管时，在衬底基板I上形成包括栅线2的图形，在衬底基板I上形成第一薄膜晶体管3和第二薄膜晶体管5，具体包括如图6所示的以下步骤，各步骤中形成的结构如图7所示:
[0098]步骤S601、在衬底基板上形成栅极金属层，通过一次构图工艺，形成包括栅线、预充电线、第一薄膜晶体管的栅极和第二薄膜晶体管的栅极的图形。
[0099]其中，预充电线7与栅线2和第一薄膜晶体管3的栅极和第二薄膜晶体管5的栅极同时形成，可以简化阵列基板的制造方法。
[0100]需要说明的是，本发明实施例中描述的构图工艺包括:涂敷光刻胶、使用掩膜板遮盖、曝光、显影、刻蚀和剥离光刻胶的步骤。
[0101]步骤S602、在形成有栅线、预充电线、第一薄膜晶体管的栅极、第二薄膜晶体管的栅极的衬底基板上，形成栅极绝缘层。
[0102]步骤S603、在形成有栅极绝缘层的衬底基板上形成半导体层和源漏极金属层，通过一次构图工艺，形成包括第一薄膜晶体管的有源层和第二薄膜晶体管的有源层、数据线、第一薄膜晶体管的源极、漏极及第二薄膜晶体管的源极、漏极的图形。
[0103]在该步骤中，由于要同时在半导体层和源漏极金属层两层上形成不同的图形，因此，在该次构图工艺中，需要应用灰阶掩膜板，灰阶掩模板上对应于第一薄膜晶体管3的源极31和漏极32，第二薄膜晶体管5的源极51和漏极52的位置处为完全不透光区，第一薄膜晶体管3的有源层33和第二薄膜晶体管5的有源层53的位置处为半透光区，其他位置处为完全透光区，曝光显影后，完全透光区的光刻胶被去除，半透光区的光刻胶半保留，完全不透光区的光刻胶完全保留，经过一次刻蚀后将无光刻胶遮盖的源漏极金属层和半导体层完全去除，再经过灰化工艺，将半保留的光刻胶去除，再对新暴露的源漏极金属层进行刻蚀，最后剥离光刻胶，从而形成包括第一薄膜晶体管3的有源层33和第二薄膜晶体管5的有源层53、数据线6、第一薄膜晶体管3的源极31、漏极32及第二薄膜晶体管5的源极51、漏极52的图形。
[0104]当然，也可以不使用灰阶掩膜板，通过两次构图分别形成包括第一薄膜晶体管3的有源层33和第二薄膜晶体管5的有源层53的图形和包括数据线6、第一薄膜晶体管3的源极31、漏极32及第二薄膜晶体管5的源极51、漏极52的图形。
[0105]此时，如图6所示，在衬底基板上形成像素电极，之前包括:
[0106]步骤S604、在形成有第一薄膜晶体管的有源层和第二薄膜晶体管的有源层、数据线、第一薄膜晶体管的源极、漏极及第二薄膜晶体管的源极、漏极的衬底基板上，形成钝化层，通过一次构图工艺，形成包括贯穿钝化层的第一过孔、第二过孔、第三过孔和贯穿钝化层及栅极绝缘层的第四过孔。
[0107]其中，如图7所示，第一过孔91暴露第一薄膜晶体管3的漏极32，第二过孔92暴露第二薄膜晶体管5的漏极52，第三过孔93暴露第二薄膜晶体管5的源极51，第四过孔94暴露预充电线7。在形成第四过孔94的一次构图工艺中，可以在刻蚀钝化层9之后，再继续刻蚀栅极绝缘层8，从而形成贯穿钝化层9及栅极绝缘层8的第四过孔94。
[0108]进一步地,如图6所示,在衬底基板上形成像素电极,具体包括:
[0109]步骤S605、在形成有钝化层、第一过孔、第二过孔、第三过孔和第四过孔的衬底基板上形成像素电极材料层；通过一次构图工艺，形成包括像素电极和搭桥的图形。
[0110]其中，第η行像素电极4通过第一过孔91与第η行第一薄膜晶体管3的漏极32电连接，第η行的第二薄膜晶体管5的漏极52通过第二过孔92与第η行像素电极4电连接，第η行第二薄膜晶体管5的源极51通过填充于第三过孔93和第四过孔94内的搭桥41与预充电线7电连接。
[0111]当第一薄膜晶体管3和第二薄膜晶体管5均为顶栅型薄膜晶体管时，在衬底基板I上形成包括栅线2的图形，在衬底基板I上形成第一薄膜晶体管3和第二薄膜晶体管5，具体包括如图8所示的以下步骤，各步骤中形成的结构如图9所示:
[0112]步骤S801、在衬底基板上形成源漏极金属层，通过一次构图工艺，形成包括数据线、第一薄膜晶体管的源极、漏极及第二薄膜晶体管的源极、漏极的图形。
[0113]步骤S802、在形成有数据线、第一薄膜晶体管的源极、漏极及第二薄膜晶体管的源极、漏极的衬底基板上，形成半导体层，通过一次构图工艺，形成包括第一薄膜晶体管的有源层和第二薄膜晶体管的有源层的图形。
[0114]步骤S803、在形成有第一薄膜晶体管的有源层和第二薄膜晶体管的有源层的衬底基板上形成栅极绝缘层。
[0115]步骤S804、在形成有栅极绝缘层的衬底基板上形成栅极金属层，通过一次构图工艺，形成包括栅线、预充电线、第一薄膜晶体管的栅极、第二薄膜晶体管的栅极的图形。
[0116]其中，预充电线7与栅线2、第一薄膜晶体管3的栅极和第二薄膜晶体管5的栅极同时形成，可以简化阵列基板的制造方法。
[0117]此时，如图8所示，在衬底基板上形成像素电极，之前包括:
[0118]步骤S805、在形成有栅线、预充电线、第一薄膜晶体管的栅极、第二薄膜晶体管的栅极的衬底基板上，形成钝化层，通过一次构图工艺，形成包括贯穿钝化层和栅极绝缘层的第一过孔、第二过孔、第三过孔和贯穿钝化层的第四过孔。
[0119]其中，如图9所示，第一过孔91暴露第一薄膜晶体管3的漏极32，第二过孔92暴露第二薄膜晶体管5的漏极52，第三过孔93暴露第二薄膜晶体管5的源极51，第四过孔94暴露预充电线7。在形成包括第一过孔91、第二过孔92、第三过孔93的一次构图工艺中，可以先后对钝化层9和栅极绝缘层8进行刻蚀，从而使得第一过孔91、第二过孔92、第三过孔93贯穿钝化层9和栅极绝缘层8。
[0120]进一步地,如图8所示,形成像素电极,具体包括:
[0121]步骤S806、在形成有钝化层、第一过孔、第二过孔、第三过孔和第四过孔的衬底基板上形成像素电极材料层；通过一次构图工艺，形成包括像素电极和搭桥的图形。
[0122]其中，如图9所示，第η行第一薄膜晶体管3的漏极32通过第一过孔91与第η行像素电极4电连接，第η行的第二薄膜晶体管5的漏极52通过第二过孔92与第η行像素电极4电连接，第η行第二薄膜晶体管5的源极51通过填充于第三过孔93和第四过孔94内的搭桥41与预充电线7电连接。
[0123]以上所述，仅为本发明的【具体实施方式】，但本发明的保护范围并不局限于此，任何熟悉本【技术领域】的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。
【权利要求】
1.一种阵列基板，包括衬底基板、位于所述衬底基板上的栅线和像素，每个所述像素包括第一薄膜晶体管和像素电极，第η条所述栅线控制第η行所述第一薄膜晶体管对第η行所述像素电极进行充电，每个所述像素还包括第二薄膜晶体管，第η-1条所述栅线控制第η行所述第二薄膜晶体管对第η行所述像素电极进行预充电，其中，η为大于等于2的正整数。
2.根据权利要求1所述的阵列基板，其特征在于，所述阵列基板还包括数据线和预充电线，第η行所述第一薄膜晶体管的栅极连接第η条所述栅线，源极连接所述数据线，漏极连接第η行所述像素电极，第η行所述第二薄膜晶体管的栅极连接第η-1条所述栅线，源极连接所述预充电线，漏极连接第η行所述像素电极。
3.根据权利要求2所述的阵列基板，其特征在于，所述预充电线为公共电极线。
4.根据权利要求3所述的阵列基板，其特征在于，所述预充电线在所述衬底基板上的垂直投影，与所述第二薄膜晶体管的源极、漏极在所述衬底基板上的垂直投影无交叠。
5.根据权利要求2-4任一项所述的阵列基板，其特征在于，所述第一薄膜晶体管和所述第二薄膜晶体管的结构相同。
6.根据权利要求5所述的阵列基板，其特征在于，所述阵列基板包括依次设置于所述衬底基板上的栅极金属层、栅极绝缘层、半导体层、源漏极金属层、钝化层和所述像素电极； 所述栅极金属层包括所述栅线、所述预充电线、所述第一薄膜晶体管的栅极和所述第二薄膜晶体管的栅极的图形； 所述半导体层包括所述第一薄膜晶体管的有源层和所述第二薄膜晶体管的有源层的图形； 所述源漏极金属层包括所述数据线、所述第一薄膜晶体管的源极、漏极和所述第二薄膜晶体管的源极、漏极的图形； 所述阵列基板还包括贯穿所述钝化层的第一过孔、第二过孔、第三过孔和贯穿所述钝化层和所述栅极绝缘层的第四过孔； 其中，第η行所述第一薄膜晶体管的漏极通过所述第一过孔与第η行所述像素电极电连接；第11行所述第二薄膜晶体管的漏极通过所述第二过孔与第η行所述像素电极电连接；第η行所述第二薄膜晶体管的源极通过填充于所述第三过孔和所述第四过孔内的搭桥与所述预充电线电连接。
7.根据权利要求5所述的阵列基板，其特征在于，所述阵列基板包括依次设置于所述衬底基板上的源漏极金属层、半导体层、栅极绝缘层、栅极金属层、钝化层和所述像素电极； 所述源漏极金属层包括所述数据线、所述第一薄膜晶体管的源极、漏极和所述第二薄膜晶体管的源极、漏极的图形； 所述半导体层包括所述第一薄膜晶体管的有源层和所述第二薄膜晶体管的有源层的图形； 所述栅极金属层包括所述栅线、所述预充电线、所述第一薄膜晶体管的栅极和所述第二薄膜晶体管的栅极的图形； 所述阵列基板还包括贯穿所述钝化层和所述栅极绝缘层的第一过孔、第二过孔、第三过孔和贯穿所述钝化层的第四过孔； 其中，第η行所述第一薄膜晶体管的漏极通过所述第一过孔与第η行所述像素电极电连接；第11行所述第二薄膜晶体管的漏极通过所述第二过孔与第η行所述像素电极电连接；第η行所述第二薄膜晶体管的源极通过填充于所述第三过孔和所述第四过孔内的搭桥与所述预充电线电连接。
8.—种显示装置，其特征在于，包括权利要求1-7任一项所述的阵列基板。
9.一种阵列基板的制造方法，其特征在于，包括: 形成包括栅线的图形； 形成第一薄膜晶体管和第二薄膜晶体管； 形成像素电极，以形成包括所述第一薄膜晶体管、所述第二薄膜晶体管和所述像素电极的像素； 其中，第η条所述栅线控制第η行所述第一薄膜晶体管对第η行所述像素电极进行充电，第η-1条所述栅线控制第η行所述第二薄膜晶体管对第η行所述像素电极进行预充电，其中，η为大于等于2的正整数。
10.根据权利要求9所述的阵列基板的制造方法，其特征在于， 所述形成包括栅线的图形，形成第一薄膜晶体管和第二薄膜晶体管，包括: 在衬底基板上形成栅极金属层，通过一次构图工艺，形成包括所述栅线、预充电线、所述第一薄膜晶体管的栅极和所述第二薄膜晶体管的栅极的图形； 在形成有所述栅线、所述预充电线、所述第一薄膜晶体管的栅极、所述第二薄膜晶体管的栅极的所述衬底基板上，形成栅极绝缘层； 在形成有所述栅极绝缘层的所述衬底基板上形成半导体层和源漏极金属层，通过一次构图工艺，形成包括所述第一薄膜晶体管的有源层和所述第二薄膜晶体管的有源层、所述数据线、所述第一薄膜晶体管的源极、漏极及所述第二薄膜晶体管的源极、漏极的图形。
11.根据权利要求10所述的阵列基板的制造方法，其特征在于， 所述形成像素电极，之前包括: 在形成有所述第一薄膜晶体管的有源层和所述第二薄膜晶体管的有源层、所述数据线、所述第一薄膜晶体管的源极、漏极及所述第二薄膜晶体管的源极、漏极的所述衬底基板上，形成钝化层，通过一次构图工艺，形成包括贯穿所述钝化层的第一过孔、第二过孔、第三过孔和贯穿所述钝化层和所述栅极绝缘层的第四过孔； 所述形成像素电极，包括: 在形成有所述钝化层、所述第一过孔、所述第二过孔、所述第三过孔和所述第四过孔的所述衬底基板上形成像素电极材料层，通过一次构图工艺，形成包括所述像素电极和搭桥的图形； 其中，第η行所述像素电极通过所述第一过孔与第η行所述第一薄膜晶体管的漏极电连接，第η行所述第二薄膜晶体管的漏极通过所述第二过孔与第η行所述像素电极电连接，第η行所述第二薄膜晶体管的源极通过填充于所述第三过孔和所述第四过孔内的搭桥与所述预充电线电连接。
12.根据权利要求9所述的阵列基板的制造方法，其特征在于， 所述形成包括栅线的图形，形成第一薄膜晶体管和第二薄膜晶体管，包括: 在衬底基板上形成源漏极金属层，通过一次构图工艺，形成包括数据线、所述第一薄膜晶体管的源极、漏极及所述第二薄膜晶体管的源极、漏极的图形； 在形成有所述数据线、所述第一薄膜晶体管的源极、漏极及所述第二薄膜晶体管的源极、漏极的所述衬底基板上，形成半导体层，通过一次构图工艺，形成包括所述第一薄膜晶体管的有源层和所述第二薄膜晶体管的有源层的图形； 在形成有所述第一薄膜晶体管的有源层和所述第二薄膜晶体管的有源层的所述衬底基板上形成栅极绝缘层； 在形成有所述栅极绝缘层的所述衬底基板上形成栅极金属层，通过一次构图工艺，形成包括所述栅线、预充电线、所述第一薄膜晶体管的栅极、所述第二薄膜晶体管的栅极的图形。
13.根据权利要求12所述的阵列基板的制造方法，其特征在于， 所述形成像素电极，之前包括: 在形成有所述栅线、所述预充电线、所述第一薄膜晶体管的栅极、所述第二薄膜晶体管的栅极的所述衬底基板上，形成钝化层，通过一次构图工艺，形成包括贯穿所述钝化层和所述栅极绝缘层的第一过孔、第二过孔、第三过孔和贯穿所述钝化层的第四过孔； 所述形成像素电极，包括: 在形成有所述钝化层、所述第一过孔、所述第二过孔、所述第三过孔和所述第四过孔的所述衬底基板上形成像素电极材料层；通过一次构图工艺，形成包括所述像素电极和搭桥的图形； 其中，第η行所述第一薄膜晶体管的漏极通过所述第一过孔与第η行所述像素电极电连接，第η行所述第二薄膜晶体管的漏极通过所述第二过孔与第η行所述像素电极电连接，第η行所述第二薄膜晶体管的源极通过填充于所述第三过孔和所述第四过孔内的搭桥与所述预充电线电连接。
【文档编号】H01L21/77GK104409461SQ201410645947
【公开日】2015年3月11日 申请日期:2014年11月14日 优先权日:2014年11月14日
【发明者】姚之晓, 田明, 刘家荣 申请人:京东方科技集团股份有限公司, 北京京东方显示技术有限公司