具有互连结构的鳍式场效应晶体管（FinFET）器件结构的制作方法

本申请要求于2015年6月15日提交的标题为“Fin field effect transistor(FinFET)device structure with interconnect structure”的美国临时专利申请第62/175,849的优先权，其全部内容通过引用结合于此作为参考。本申请涉及以下共同代决和共同转让的专利申请：于2015年7月14日提交的标题为“Fin field effect transistor(FinFET)device structure with interconnect structure”的美国第14/799,258号，其全部内容通过引用结合于此作为参考。

技术领域

本发明实施例涉及具有互连结构的鳍式场效应晶体管(FinFET)器件结构。

背景技术：

半导体器件用于各种电子应用中，诸如个人电脑、手机、数码相机和其他电子设备。通常通过在半导体衬底上方依次沉积绝缘或介电层、导电层和半导体材料层，并且使用光刻图案化各个材料层以在半导体衬底上方形成电路组件和元件来制造半导体器件。通常在单个半导体晶圆上制造许多集成电路，并且通过沿着划线在集成电路之间锯切来分割晶圆上的单独的管芯。例如，通常以多芯片模式或以其他封装类型来单独地封装单独的管芯。

在半导体器件的制造过程中，半导体器件的尺寸已经不断减小以增加器件密度。因此，提供了多层互连结构。互连结构可以包括一条或多条导电线和通孔层。

虽然现有的互连结构和制造互连结构的方法通常已经满足它们的预期目的，但是它们并非在所有方面都尽如人意。

技术实现要素：

根据本发明的一些实施例，提供了一种半导体器件结构，包括：第一金属层，形成在衬底上方；介电层，形成在所述第一金属层上方；粘合层，形成在所述介电层中和所述第一金属层上方；以及第二金属层，形成在所述介电层中，其中，所述第二金属层电连接至所述第一金属层，所述粘合层的部分形成在所述第二金属层和所述介电层之间，并且其中，所述粘合层包括第一部分，所述第一部分作为所述第二金属层的顶部的衬垫，并且所述第一部分具有沿着垂直方向的延伸部分。

根据本发明的另一些实施例，还提供了一种半导体器件结构，包括：第一金属层，形成在衬底上方；介电层，形成在所述第一金属层上方；粘合层，形成在所述介电层中和所述第一金属层上方；以及第二金属层，形成在所述介电层中，其中，所述粘合层形成在所述第二金属层和所述介电层之间，并且所述第二金属层包括通孔部分和位于所述通孔部分之上的沟槽部分，并且其中所述粘合层包括邻近所述第二金属层的沟槽部分的第一部分，所述第一部分具有延伸尖端，并且所述延伸尖端位于低于所述第二金属层的通孔部分的最高点的位置处。

根据本发明的又一些实施例，还提供了一种用于形成半导体器件结构的方法，包括：在衬底上方形成第一金属层；在所述第一金属层上方形成蚀刻停止层；在所述蚀刻停止层上方形成介电层；在所述介电层中形成沟槽开口和通孔开口，其中，所述沟槽开口具有延伸部分；在所述沟槽开口和所述通孔开口的侧壁和底面上形成粘合层；去除所述蚀刻停止层的直接位于所述第一金属层之上的部分和去除所述粘合层的一部分以暴露所述介电层的一部分；以及在所述通孔开口和所述沟槽开口中填充第二金属层，其中，所述第二金属层电连接至所述第一金属层。

附图说明

当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的方面。应该强调的是，根据工业中的标准实践，各个部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意地增大或减 小。

图1示出了根据本发明的一些实施例的位于鳍式场效应晶体管(FinFET)器件结构上的互连结构的三维视图。

图2A至图2P示出了根据本发明的一些实施例的形成具有互连结构的半导体器件结构的各个阶段的截面图示。

图2P’示出了根据本发明的一些实施例的图2P的区域A的放大图示。

图3A至图3E示出了根据本发明的一些实施例的形成具有互连结构的半导体器件结构的各个阶段的截面图示。

图3C’示出了根据本发明的一些实施例的图3C的区域B的放大视图。

图3E’示出了根据本发明的一些实施例的图3E的区域C的放大视图。

图4A至图4E示出了根据本发明的一些实施例的形成具有互连结构的半导体器件的各个阶段的截面图示。

图4C’示出了根据本发明的一些实施例的图4C的区域D的放大图示。

图5示出了具有过凹进的沟槽开口的沟槽-通孔结构。

具体实施方式

以下公开内容提供了许多用于实现所提供主题的不同实施例或实例。以下将描述组件和布置的具体实例以简化本发明。当然，这些仅仅是实例并且不旨在限制。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。此外，本发明可以在各个实例中重复参考标号和字符。这种重复是为了简化和清楚的目的，并且其本身并不表示所论述多个实施例和/或配置之间的关系。

描述了实施例的一些变体。贯穿各个视图和示例性实施例，相同的参考标号用于代表相同的元件。应当理解，可以在该方法之前、期间和之后提供额外的操作，并且对于该方法的其他实施例，描述的一些操作可以替代或消除。

提供了一种用于形成具有互连结构的半导体结构的实施例。互连结构 包括形成在介电层中的多个金属层(诸如金属间电介质，IMD)。用于形成互连结构的一种工艺是双镶嵌工艺。

图1示出了根据本发明的一些实施例的鳍式场效应晶体管(FinFET)器件结构100上的互连结构的三维图。

FinFET器件结构100包括衬底102。该衬底102可以由硅或其他半导体材料制成。可选地或额外地，该衬底102可以包括其他元素半导体材料，诸如锗。在一些实施例中，衬底102是由诸如碳化硅、砷化镓、砷化铟或磷化铟的化合物半导体制成的。在一些实施例中，衬底102是由诸如硅锗、碳化硅锗、磷砷化镓、或磷铟化镓的合金半导体制成的。在一些实施例中，该衬底102包括外延层。例如，该衬底102具有位于块状半导体上面的外延层。

FinFET器件结构100还包括从衬底102延伸的一个或多个鳍结构20(例如，Si鳍)。鳍结构20可以任选地包括锗(Ge)。鳍结构20可以通过使用诸如光刻和蚀刻工艺的合适的工艺形成。在一些实施例中，使用干蚀刻或等离子体工艺从衬底102蚀刻鳍结构102。

形成诸如浅沟槽隔离(STI)结构的隔离结构22以围绕鳍结构20。如图1所示，在一些实施例中，通过隔离结构22围绕鳍结构20的下部，并且鳍结构20的上部从隔离结构22突出。也就是说，鳍结构20的一部分嵌入在隔离结构22中。隔离结构22防止电干扰或串扰。

FinFET器件结构110还包括栅极堆叠结构，栅极堆叠结构包括栅极介电层32和栅电极34。栅极堆叠结构形成在鳍结构20的中间部分上方。在一些其他实施例中，栅极堆叠结构是伪栅极堆叠件，并且在实施高热预算工艺之后被金属栅极(MG)所取代。

如图1所示，间隔件36形成在栅电极34的相对侧壁上。源极/漏极(S/D)结构24形成为邻近栅极堆叠结构。接触结构40形成在源极/漏极(S/D)结构24上方，并且第一金属层40形成在接触结构40上方。沟槽通孔结构50形成在第一金属层104上方。将在沟槽通孔结构50上形成第二金属层(未示出)。沟槽通孔结构50设置在第一金属层104和第二金属层之间，并配置为电连接到第一金属层104和第二金属层。

图1是包括位于鳍式场效应晶体管(FinFET)器件结构100上方的第一金属层和沟槽通孔结构50的互连结构的简化图。诸如层间介电(ILD)层和掺杂区域的一些部件未在图1中示出。

图2A至图2P示出了根据本发明的一些实施例的形成具有互连结构50a的半导体器件结构的各个阶段的截面图。图2A至图2P示出了用于形成双镶嵌结构的先沟槽工艺。

如图2A所示，半导体器件结构100包括衬底102。该衬底102包括第一区域12和第二区域11。在一些实施例中，第一区域11是密集区域，和第二区域12为隔离区域。该衬底102可以由硅或其他半导体材料制成。一些器件元件(未示出)形成在衬底102中。器件元件包括晶体管(例如，金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极结型晶体管(BJT)、高压晶体管、高频晶体管、p沟道和/或n沟道场效应晶体管(PFET和NFET)等)、二极管和/或其他适用的元件。实施诸如沉积、蚀刻、注入、光刻、退火和/或其他适用的工艺的各种工艺以形成器件元件。在一些实施例中，在前段制程(FEOL)工艺中在衬底102中形成器件元件。

该衬底102可以包括各种掺杂区域，诸如p型阱或n型阱。掺杂区可以掺杂p型掺杂剂，诸如硼或BF₂，和/或掺杂n型掺杂剂，诸如磷(P)或砷(As)。掺杂区域可以以p阱结构、以n阱结构或以双阱结构直接形成在衬底102上。

衬底102还可以包括隔离部件(未示出)，诸如浅沟槽隔离(STI)部件或硅的局部氧化(LOCOS)部件。隔离部件可以限定和隔离各个器件元件。

如图2A所示，在衬底102上形成第一介电层106(诸如金属间电介质，IMD)，并且第一金属层104a和第二金属层104b嵌入在第一介电层106中。第一金属层104a在第一区域11中和第二金属层104b在第二区域12中。在后段制程(BEOL)工艺中形成第一介电层106和第一金属层104a，第二金属层104b。

第一介电层106可以是单层或多层。第一介电层106是由氧化硅 (SiOx)、氮化硅(SixNy)、氮氧化硅(SiON)、具有低介电常数(低-k)的介电材料、或它们的组合制成的。在一些实施例中，第一介电层106是由具有小于约2.5的介电常数(k)的极低k(ELK)介电材料制成的。在一些实施例中，ELK介电材料包括碳掺杂的氧化硅、非晶氟化碳、聚对二甲苯、二苯并环丁烯(BCB)、聚四氟乙烯(PTFE)(铁氟龙)、或碳氧化硅聚合物(SiOC)。在一些实施例中，ELK介电材料包括多孔形式的现有的介电材料，诸如氢倍半硅氧烷(HSQ)、多孔甲基倍半硅氧烷(MSQ)、多孔聚芳醚(PAE)、多孔SiLK或多孔氧化硅(SiO₂)。在一些实施例中，通过等离子体增强化学汽相沉积(PECVD)工艺或通过旋涂工艺沉积介电层106。

在一些实施例中，第一金属层104a和第二金属层104b独立地由铜(Cu)、铜合金、铝(Al)、铝合金、钨(W)、钨合金、钛(Ti)、钛合金、钽(Ta)或钽合金制成。在一些实施例中，通过镀方法形成第一金属层104。

在第一介电层106上方形成蚀刻停止层110。蚀刻停止层110可以是单层或多层。蚀刻停止层110保护下面的层，诸如第一介电层106，并且也为随后形成的层提供改进的粘附。

蚀刻停止层110是由含金属的材料制成的，诸如含铝材料。在一些实施例中，含铝材料是氮化铝、氧化铝或氧氮化铝。含铝材料可提高半导体器件100的速度。

第二介电层112形成在蚀刻停止层110上方。第二介电层112可以是单层或多层。第二介电层112是由氧化硅(SiOx)，氮化硅(SixNy)，氮氧化硅(SiON)，具有低介电常数(低k)的介电材料，或它们的组合制成的。在一些实施例中，该第二介电层112是由具有小于约2.5的介电常数(k)的极低k(ELK)介电材料制成的。

抗反射层114和硬掩模层116依次形成在第二介电层112上方。在一些实施例中，抗反射层114是由不含氮的材料，诸如碳氧化硅(SiOC)制成的。在一些实施例中，该硬掩模层116是由金属材料制成的，诸如氮化钛(TiN)、氮化钽(TaN)或氮化钨(WN)。由金属材料制成的硬掩模 层116配置为在等离子体工艺期间提供相对于第二介电层112的高蚀刻选择性。

在硬掩模层116上形成三层光刻胶结构120。三层光刻胶结构120包括底层124层、中间层126和顶层128。在一些实施例中，底层124是用于减少光刻工艺期间的反射的底部抗反射涂(BARC)层。在一些实施例中，底层124是由无氮材料制成的，诸如富含硅的氧化物，或碳氧化硅(SiOC)。在一些实施例中，中间层126是由硅基材料制成的，诸如氮化硅、氮氧化硅或氧化硅。

顶层128可以是正性光刻胶层或负性光刻胶层。在一些实施例中，顶层128是由聚(甲基丙烯酸甲酯)(PMMA)、聚(甲基戊二酰亚胺)(PMGI)、酚醛树脂(DNQ/酚醛清漆)或SU-8制成的。在一些实施例中，底层124的厚度与中间层126的厚度的比率在从约4至约8的范围内。

之后，如图2B所示，根据本发明的一些实施例，图案化顶层128以形成图案化的顶层128。图案化的顶层128包括第一部分128a、第二部分128b和第三部分128c。

如图2C所示，根据本发明的一些实施例，在图案化顶层128之后，通过使用图案化的顶层128用作掩模来图案化中间层126。结果，顶层128的图案被转印至中间层126以形成图案化的中间层126。

如图2D所示，根据本发明的一些实施例，在图案化中间层126之后，通过使用图案化的中间层126作为掩模来图案化底层124。

之后，如图2E所示，根据本发明的一些实施例，通过使用图案化的底层124用作掩模来图案化硬掩模层116。之后，通过蚀刻工艺去除三层光刻胶结构120。因此，获得图案化的硬掩模层116，并且图案化的硬掩模层116包括第一部分116a、第二部分116b和第三部分116c。在第一部分116a和第二部分116b之间形成第一宽度W1。并且在第二部分116b和第三部分116c之间形成第二宽度W₂。在一些实施例中，第一宽度W₁基本等于第二宽度W₂。

在图案化硬掩模层116之后，如图2F所示，根据本发明的一些实施例，在图案化的硬掩模层116上方形成第二光刻胶结构220。第二光刻胶结构 220包括底层224，中间层226和顶层228。

如图2G所示，根据本发明的一些实施例，首先图案化第二光刻胶结构220的顶层128以形成图案化的顶层228。图案化的顶层228包括第一部分228a，第二部分228b和第三部分228c。在第一部分228a和第二部分228b之间形成第三宽度W₃。在第二部分228b和第三部分228c之间形成第四宽度W₄。第三宽度W₃基本等于第四宽度W₄。第一部分228a和第二部分228b之间的第三宽度W₃小于图案化的硬掩模层116的第一部分116a和第二部分116b之间的第一宽度W₁(如图2E所示)。

之后，如图2H所示，根据本发明的一些实施例，通过使用图案化的顶层228作为掩模来图案化中间层226。

如图2I所示，根据本发明的一些实施例，在图案化中间层226之后，去除底层224和抗反射层114的部分。通过第一蚀刻工艺310去除抗反射层114的部分以形成第一区11中的第一凹槽302a和第二区12中的第二凹槽302b。凹槽302a的侧壁垂直于抗反射层114。第一凹槽302a的宽度基本上等于第二凹槽302b的宽度。

第一等离子体工艺310包括使用第一蚀刻气体，第一蚀刻气体包括氧气(O₂)、二氧化碳(CO₂)或另一适用的气体。除了气体之外，可以利用诸如压力、功率、温度和/或其他合适的参数的各种参数对第一蚀刻工艺310进行微调。

如图2J所示，根据本发明的一些实施例，在形成第一凹槽302a和第二凹槽302b后，蚀刻穿抗反射层114并且通过第二蚀刻工艺330去除第二介电层112的一部分。

作为一个结果，凹槽302a被拉长以形成第一开口304a和第二开口304b。应该指出的是，第一开口304a和第二开口304b的侧壁是垂直于第二介电层112。换句话说，第一开口304a和第二开口304b均具有基本上垂直的轮廓。

通过使用包括含氟气体、氮气(N₂)、氧气(O₂)或它们的组合的第二蚀刻气体来实施第二蚀刻工艺330。含氟气体包括氮六氟乙烷(C₂F₆)、四氟甲烷(CF₄)、三氟甲烷(CHF₃)、二氟甲烷(CH₂F₂)、八氟丙烷(C₃F₈)、 八氟环丁烷(C₄F₈)、或它们的组合。

之后，如图2K所示，根据本发明的一些实施例，去除第二光刻胶结构220。因此，暴露出图案化的硬掩模层116。

如图2L所示，根据本发明的一些实施例，在去除第二光刻胶结构220之后，通过第三蚀刻工艺350蚀刻穿第二介电层112和蚀刻停止层110以暴露出第一金属层104。

因此，形成第一通孔开口306a和第一沟槽开口308a，并且它们共同组成用作双镶嵌腔的第一沟槽-通孔结构。第一通孔开口306a具有第一宽度D₁。在一些实施例中，第一宽度D₁在从约30nm到约60nm的范围内。第一沟槽开口308a具有第三宽度D₃。在一些实施例中，第三宽度D₃大于第一宽度D₁。

如果第一宽度D₁小于30nm，则尺寸太小而无法填充导电材料。如果第一宽度D₁大于60nm，则两个邻近的通孔开口之间的间距可小于预定值。

通过使用包括含氟气体、氮气(N₂)、氧气(O₂)或它们的组合的第三蚀刻气体来实施第三蚀刻工艺350。含氟气体包括氮六氟乙烷(C₂F₆)、四氟甲烷(CF₄)、三氟甲烷(CHF₃)、二氟甲烷(CH₂F₂)、八氟丙烷(C₃F₈)、八氟环丁烷(C₄F₈)或它们的组合。

在第三蚀刻工艺350中使用的第三蚀刻气体还包括稀释气体，诸如惰性气体，例如氩气(Ar)或氦气(He)。稀释气体是用于降低负载效应。

如图2M所示，根据本发明的一些实施例，在第三蚀刻工艺350后，在通孔开口306a、306b和沟槽开口308a、308b的侧壁和底面上形成粘合层130。此外，粘合层130也形成在硬掩模层116上。

粘合层130用于对随后形成的层提供改进的粘合性。在一些实施例中，粘合层130是由钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、或氮化铝(AlN)制成的。

如图2N所示，根据本发明的一些实施例，在形成粘合层130后，通过第四蚀刻工艺370去除蚀刻停止层110的部分以暴露第一金属层104a和第二金属层104b。

在一些实施例中，第四蚀刻工艺370是干蚀刻工艺，诸如等离子体工 艺。在第四蚀刻工艺370期间，电场集中在开口的拐角区域处。因此，拐角区域可能受到破坏。如图2N所示，也去除粘合层130的一部分，特别是在拐角区域。其结果是，粘合层130变成不连续层。

粘合层130包括第一部分130a和位于第一部分130a下面的第二部分130b。第一部分130a邻近沟槽开口308a，308b并且内衬于沟槽开口308a，308b，并且第二部分130b邻近通孔开口306a，306b并且内衬于通孔开口306a，306b。

在一些实施例中，粘合层130的第一部分在水平方向(平行于金属层104的顶面)上具有延伸的底面。延伸的底面大于粘合层130的第一部分的第一部分130a的顶面。

在一些实施例中，该粘合层130的第二部分130b具有倾斜的表面。在一些实施例中，该粘合层130的第二部分130b的顶面与第一金属层104a，104b的顶面不平行。

如图2O所示，根据本发明的一些实施例，在第四蚀刻工艺370后，在沟槽开口308a，308b和通孔开口306a，306b中和在硬掩模层116上形成导电部件142。

导电部件142电连接到第一金属层104。在一些实施例中，导电部件142被称为第二金属层。嵌入在第一介电层106中的第一金属层104和嵌入在第二介电层112中的导电部件142构成互连结构50a的一部分。在一些实施例中，导电部件142是由铜(Cu)、铜合金、铝(Al)、铝合金或它们的组合制成的。

应该指出的是，介电层112(尤其是低k材料)和导电部件142之间的粘合性较差。如果在介电层112和导电部件142之间没有形成粘合层130，则导电部件142可能通过在图2P之后实施的烘烤工艺收缩。因此，粘合层130配置为增大粘合性和防止导电部件142的收缩问题。

之后，如图2P所示，根据本发明的一些实施例，将位于沟槽开口308a，308b外部的抗反射层114，硬掩模层116和导电部件142去除。根据本发明一些实施例，图2P’示出了图2P的区域A的放大图示。在一些实施例中，通过化学机械抛光(CMP)工艺去除抗反射层114和硬掩模层116。

如图2P所示，导电部件142的一部分由粘合层130围绕，但是不是所有的导电部件142都由粘合层130围绕。导电部件142包括上部(或者称为沟槽部分)142a，下部142c(或称为通孔部分)，和位于上部142a和下部142c之间的中间部分142b(或者称为界面部分)。在上部142a和中间部分142b之间，以及中间部分142b(或者称为界面部分)和下部142c之间不存在明显的界面。在图2P中示出的虚线用于阐明本发明。

上部142a具有恒定宽度W₅，和下部142c具有恒定宽度W₆。然而，中间部分142b具有减小的宽度，其从上部142a至下部142c逐渐减小。换句话说，中间部分142b具有一对弯曲的侧壁。宽度W₅大于宽度W₆，并且该逐渐减小的宽度小于宽度W₅而大于宽度W₆。

应该指出的是，粘合层130形成在导电部件142和第二介电层112之间，并且导电部件142的上部142a和下部142c的一部分未形成在粘合层130上。但是，导电部件142的中间部分142b的一部分没有形成在粘合层130上。因为粘合层130层是非连续层，导电部件142的中间部分142b与第二介电层112直接接触而不是与粘合层130接触。

如上所述，粘合层130包括第一部分130a和第二部分130b。如图2P和2P’所示，第一部分130a作为导电部件142的上部142a的衬垫，并且第二部分130b作为导电部件142的下部142c的衬垫。互连结构的一部分被蚀刻停止层围绕。更具体地说，导电部件142的一部分被蚀刻停止层110围绕。

在执行第四蚀刻工艺370(如图2N所示)时，第一金属层104a，104b暴露并且一些副产物(诸如含金属材料)可以形成在通孔开口306a，306b上。然而，如果不需要的副产物沉积在通孔开口306a，306b的侧壁上，则通孔开口306a，306b的宽度可以变得更小，并且导电部件142难以填充到通孔开口306a，306b内。此外，一些含有金属的材料可能再溅射至通孔开口306a，306b的侧壁上。结果，导电部件142和第二介电层之间的粘附性降低。当在如图2P中示出的去除工艺之后实施烘烤工艺时，可以容易地剥离导电部件142。因此，如图2M所示，在暴露金属层104a、104b之前，形成粘合层130。粘合层130保护通孔开口306a，306b的侧壁免受污染并 且增加导电部件142和第二介电层112之间的粘附性。此外，还防止了导电部件142的剥离问题。

图3A至图3E示出了根据本发明的一些实施例的形成具有互连结构50b的半导体器件结构的各个阶段的截面图示。互连结构50b与图2P中示出的互连结构50a相似或相同，除了沟槽开口308a，308b的形状不同之外。用于形成互连结构50b的工艺和材料可以与那些用于形成互连结构50a的工艺和材料相似或相同，并且本文中不再重复。

如图3A所示，对第二介电层112实施第三蚀刻工艺350，并且在第一区域11中形成第一沟槽开口308a和第一通孔开口306a，并且在第二区域12中形成第二沟槽开口308b和第二通孔开口306b。第一沟槽开口308a和第一通孔开口306a共同构成第一沟槽-通孔结构以用作双镶嵌腔。第二沟槽开口308b和第二通孔开口306b共同构成第二沟槽-通孔结构以用作双镶嵌腔。

如图3A所示，沟槽开口308a，308b具有延伸部分。沟槽开口308a包括具有垂直侧壁的上部和具有弯曲的底部的延伸部分。垂直侧壁和弯曲的底部之间的交叉点称为尖端P₁。在一些实施例中，尖端P₁位于低于通孔开口306a的最高点Q₁的位置处。

沟槽通孔结构具有深度H₁。沟槽开口308a具有宽度D₃。纵横比(H₁/D₃)是深度H₁与宽度D₃的比率。沟槽开口308a的上部具有深度H₂，和延伸部分具有深度H₃。在一些实施例中，深度H₃和深度H₂的比率(H₃/H₂)在从约0.5至约100的范围内。

开口的纵横比限定为开口的深度比开口的宽度。应该指出的是，相比于图2L中的沟槽-通孔结构，第一沟槽通孔结构的纵横比具有更高的纵横比。如果蚀刻高纵横比的第一沟槽通孔结构，则需要更多的蚀刻时间以获得期望的轮廓。

图5示出了具有过凹进的沟槽开口506的沟槽通孔结构。沟槽开口508形成在通孔开口506之上。如上所述，沟槽开口的拐角区域可以通过第三蚀刻工艺350被容易地附加。如果蚀刻时间增加，则沟槽开口508的拐角区域被过凹进。结果，在通孔开口506和沟槽开口508中形成的导电结构 随后可以与其他区域接触。过凹进的沟槽开口508是不期望的轮廓。此外，如果大量的沟槽通孔结构位于隔离区和密集区，则由于负载效应可能产生过蚀刻的沟槽结构。

因此，为了防止沟槽开口被过蚀刻，在形成沟槽开口时，应当通过控制第三蚀刻工艺350的蚀刻参数将沟槽开口的延伸部分控制在一定范围内。例如，当深度H₃与深度H₂的比率(H₃/H₂)控制在从约0.5至约100的范围内时，停止第三蚀刻工艺350。在沟槽开口308a，308b被过蚀刻之前，粘合层130用于保护沟槽开口308a，308b的侧壁。

如图3B所示，根据本发明的一些实施例，在第三蚀刻工艺350后，粘合层130形成在通孔开口306a、306b和沟槽开口308a、308b的侧壁和底面上。粘合层130共形地形成在具有第一沟槽开口308a和第一通孔开口306a的第一沟槽-通孔结构和具有第二沟槽开口308b和第二通孔开口306b的第二沟槽通孔结构上。

粘合层130用于为随后形成的层提供改进的粘合性。此外，由于将对沟槽通孔结构实施一些蚀刻工艺，形成在沟槽开口308a、308b和通孔开口306a、306b上的粘合层130配置为保护沟槽通孔结构免受过蚀刻。

如图3C所示，根据本发明的一些实施例，在形成粘合层130之后，通过第四蚀刻工艺370去除蚀刻停止层110的部分以暴露第一金属层104a和第二金属层104b。

如上所述，通过第四蚀刻工艺370附加拐角区域。结果，粘合层130变为不连续层。粘合层130包括第一部分130a和位于第一部分130a下面的第二部分130b。第一部分130a不连接至第二部分130b。第一部分130a邻近沟槽开口308a，308b，并且第二部分130b邻近通孔开口306a，306b。第一部分130a具有沿着垂直于金属层104a、104b的顶面的垂直方向的延伸部分。

在一些实施例中，粘合层130的第一部分130a在水平方向上(平行于金属层104的顶面)上具有延伸的底面。延伸的底面大于第一部分130的顶面。

在一些实施例中，该粘合层130的第二部分130b具有倾斜的顶面。在 一些实施例中，该粘合层130的第二部分130b的顶面与第一金属层104a，104b的顶面不平行。

当去除粘合层130的部分时，沟槽开口138a提供用于形成导电部件142的更多的区域。结果，与没有去除粘合层的130的该部分相比，更大体积的导电部件142沉积在沟槽通孔结构上，并且降低了互连结构50b的电阻。

图3C’示出了根据本发明的一些实施例的图3C的区域B的放大的图示。粘合层130的第一部分130a具有与第二介电层112直接接触的第一表面131。第一表面131垂直于第一金属层104a，104b的顶面。最低点t₁位于第一表面131处。此外，最低点t₁位于高于粘合层130的第二部分130b的最高点R₁的位置处。换句话说，延伸部分的尖端t₁位于低于粘合层130的第二部分130b的最高点R₁的位置处。

如图3D所示，根据本发明的一些实施例，在第四蚀刻工艺370后，在沟槽开口308a，308b、通孔开口306a，306b和硬掩模层116上形成导电部件142。

之后，如图3E所示，根据本发明的一些实施例，去除位于沟槽开口308a，308b外侧的抗反射层114，硬掩模层116和一些导电部件142。在一些实施例中，通过化学机械抛光(CMP)工艺去除抗反射层114和硬掩模层116。

导电部件142包括沟槽部分142a、界面部分142b和通孔部分142c。界面部分142b位于沟槽部分142a和通孔部分142c之间。界面部分142b具有一对弯曲的侧壁。

图3E’示出了根据本发明的一些实施例的图3E的区域C的放大的图示。界面部分142b的一部分与第二介电层112直接接触。导电部件142的界面部分的一部分具有逐渐减小的宽度，该逐渐减小的宽度从沟槽部分142a向通孔部分142c逐渐减小。

图4A至图4E示出了根据本发明的一些实施例的形成具有互连结构50c的半导体器件结构的各个阶段的截面图。互连结构50c与图2L中示出的互连结构50a相似，或相同，除了沟槽开口308a，308b的形状不同之外。用于形成互连结构50c的工艺和材料与用于形成互连结构50a的工艺和材 料相似，或相同的，并且本文中不再重复。

如图4A，对第二介电层112实施第三蚀刻工艺350，并且在第一区11中形成沟槽开口308a和通孔开口306a，并且在第二区12中形成沟槽开口308b和通孔开口306b。沟槽开口308a，308b的底部具有平滑的V形形状。

如图4B所示，根据本发明的一些实施例，在第三蚀刻工艺350之后，在通孔开口306a，306b和沟槽开口308，308b的侧壁和底面上形成粘合层130。

粘合层130包括第一部分130a和位于第一部分130a下方的第二部分130b。粘合层130是非连续层，并且第一部分130a不连接到第二部分130b。第一部分130a邻近沟槽开口308，308b，并且第二部分130b邻近通孔开口306a，306b。由于第一沟槽开口308，308b的底部具有平滑的V形形状，所以粘合层130的第一部分130a的底部也具有平滑的V形形状。

如图4C所示，根据本发明的一些实施例，在形成粘合层130之后，通过第四蚀刻工艺370去除蚀刻停止层110的部分以暴露第一金属层104a和第二金属层104b。根据本发明的一些实施例，图4C’示出了图4C的区域D的放大视图。

如上所述，通过第四蚀刻工艺370附加拐角区域。结果，粘合层130变为不连续层。粘合层130包括第一部分130a和位于第一部分130a下面的第二部分130b。第一部分130a邻近沟槽开口308a，308b，并且第二部分130b邻近通孔开口306a，306b。

粘合层130的第一部分130a的底部具有平滑的V形形状。延伸尖端t₁位于平滑的V形形状的最低位置。粘合层130的第一部分133a的底部具有连接至延伸尖端t₁的第一圆形侧壁133a和连接至延伸尖端t₁的第二圆形侧壁133b，并且第一圆形侧壁133a和第二圆形侧壁133b相对于延伸尖端t₁是对称的。

如图4D所示，根据本发明的一些实施例，在第四蚀刻工艺370后，导电部件142形成在沟槽开口308a，308b、通孔开口306a，306b中和硬掩模层116上。

之后，如图4E所示，根据本发明的一些实施例，去除位于沟槽开口 308a，308b外侧的抗反射层114，硬掩模层116和一些导电部件142。在一些实施例中，通过化学机械抛光(CMP)工艺去除抗反射层114和硬掩模层116。

粘合层130的第一部分130a具有延伸尖端t₁，并且延伸尖端t₁位于低于导电部件142的通孔部分142b的最高点的位置处。

提供了形成半导体器件结构的实施例及其形成方法。半导体器件结构包括形成在衬底上方的FinFET结构，和形成在FinFET结构上方的互连结构。互连结构包括具有沟槽通孔结构的双镶嵌结构。在介电层中形成沟槽开口和通孔开口，并且将导电部件填充至沟槽开口和通孔开口内以形成沟槽通孔结构。

在暴露第一金属层之前，在沟槽通孔结构上形成粘合层。粘合层是不连续层，并具有延伸部分。粘合层被配置为改进介电层和导电部件之间的粘合，并且防止沟槽被过蚀刻。因此，防止了导电部件的剥离问题和收缩问题。此外，改进了半导体器件结构的性能。

在一些实施例中，提供一种半导体器件结构。半导体器件结构包括：形成在衬底上方的第一金属层和形成在第一金属层上方的介电层。半导体器件结构还包括：形成在介电层中和第一金属层上方的粘合层和形成在介电层中的第二金属层。第二金属层电连接至第一金属层，并且粘合层的部分形成在第二金属层和介电层之间。粘合层包括第一部分，第一部分内衬有第二金属层的顶部，并且第一部分具有沿着垂直方向的延伸部分。

在一些实施例中，提供了一种半导体器件结构。该半导体器件结构包括形成在衬底上方的第一金属层和形成在第一金属层上方的介电层。该半导体器件结构包括形成在介电层中和第一金属层上方的粘合层和形成在介电层中的第二金属层。粘合层形成在第二金属层和介电层之间，并且第二金属层包括通孔部分和位于通孔部分之上的沟槽部分。粘合层包括邻近第二金属层的沟槽部分的第一部分，第一部分具有延伸尖端，并且延伸尖端位于低于第二金属层的通孔部分的最高点的位置处。

在一些实施例中，提供了一种用于形成半导体器件结构的方法。该方法包括：在衬底上方形成第一金属层和在第一金属层上方形成蚀刻停止层。 该方法包括在蚀刻停止层上方形成介电层和在介电层中形成沟槽开口和通孔开口。沟槽开口具有延伸部分。该方法包括在沟槽开口和通孔开口的侧壁和底面上形成粘合层和去除蚀刻停止层的直接位于第一金属层之上的部分和去除粘合层的一部分以暴露介电层的一部分。该方法包括在通孔开口和沟槽开口中填充第二金属层，和第二金属层电连接至第一金属层。

根据本发明的一些实施例，提供了一种半导体器件结构，包括：第一金属层，形成在衬底上方；介电层，形成在所述第一金属层上方；粘合层，形成在所述介电层中和所述第一金属层上方；以及第二金属层，形成在所述介电层中，其中，所述第二金属层电连接至所述第一金属层，所述粘合层的部分形成在所述第二金属层和所述介电层之间，并且其中，所述粘合层包括第一部分，所述第一部分作为所述第二金属层的顶部的衬垫，并且所述第一部分具有沿着垂直方向的延伸部分。

在上述半导体器件结构中，所述粘合层还包括位于所述第一部分下方的第二部分，并且所述第一部分不连接至所述第二部分。

在上述半导体器件结构中，所述粘合层的第二部分具有倾斜的顶面。

在上述半导体器件结构中，所述延伸部分具有位于低于所述第二部分的最高位置的位置处的尖端。

在上述半导体器件结构中，所述粘合层的第一部分具有与所述介电层直接接触并且垂直于所述第一金属层的顶面的第一表面，所述粘合层的第一部分的最低位置在所述第一表面处。

在上述半导体器件结构中，所述粘合层的第一部分的底部具有平滑的V形形状。

在上述半导体器件结构中，所述第二金属层包括通孔部分、界面部分和位于所述通孔部分上方的沟槽部分，并且所述界面部分形成在所述通孔部分和所述沟槽部分之间，并且所述界面部分具有一对弯曲的侧壁。

在上述半导体器件结构中，所述第二金属层的界面部分的一部分具有从所述沟槽部分向着所述通孔部分逐渐减小的减小的宽度。

在上述半导体器件结构中，所述第二金属层的界面部分的一部分与所述介电层直接接触。

根据本发明的另一些实施例，还提供了一种半导体器件结构，包括：第一金属层，形成在衬底上方；介电层，形成在所述第一金属层上方；粘合层，形成在所述介电层中和所述第一金属层上方；以及第二金属层，形成在所述介电层中，其中，所述粘合层形成在所述第二金属层和所述介电层之间，并且所述第二金属层包括通孔部分和位于所述通孔部分之上的沟槽部分，并且其中所述粘合层包括邻近所述第二金属层的沟槽部分的第一部分，所述第一部分具有延伸尖端，并且所述延伸尖端位于低于所述第二金属层的通孔部分的最高点的位置处。

在上述半导体器件结构中，所述第二金属层还包括位于所述通孔部分和所述沟槽部分之间的界面部分，所述通孔部分和所述沟槽部分分别具有恒定的宽度，所述界面部分具有从所述沟槽部分至所述通孔部分逐渐减小的逐渐减小的宽度。

在上述半导体器件结构中，所述粘合层是非连续层。

在上述半导体器件结构中，所述粘合层还包括邻近所述第二金属层的沟槽部分的第二部分。

在上述半导体器件结构中，所述粘合层的第二部分具有倾斜的顶面。

在上述半导体器件结构中，所述粘合层的第一部分的底部具有平滑的V形形状。

在上述半导体器件结构中，所述延伸尖端位于所述平滑的V形形状的最低位置处。

在上述半导体器件结构中，所述粘合层的第一部分的底部具有连接至所述延伸尖端的第一圆形侧壁和连接至所述延伸尖端的第二圆形侧壁，并且所述第一圆形侧壁和所述第二圆形侧壁相对于所述延伸尖端是对称的。

根据本发明的又一些实施例，还提供了一种用于形成半导体器件结构的方法，包括：在衬底上方形成第一金属层；在所述第一金属层上方形成蚀刻停止层；在所述蚀刻停止层上方形成介电层；在所述介电层中形成沟槽开口和通孔开口，其中，所述沟槽开口具有延伸部分；在所述沟槽开口和所述通孔开口的侧壁和底面上形成粘合层；去除所述蚀刻停止层的直接位于所述第一金属层之上的部分和去除所述粘合层的一部分以暴露所述介 电层的一部分；以及在所述通孔开口和所述沟槽开口中填充第二金属层，其中，所述第二金属层电连接至所述第一金属层。

在上述用于形成半导体器件结构的方法中，还包括：在所述介电层上方形成图案化的硬掩模层；通过所述图案化的硬掩模层图案化所述介电层，从而使得所述沟槽开口位于所述通孔开口上方，并且所述沟槽开口的宽度大于所述通孔开口的宽度。

在上述用于形成半导体器件结构的方法中，还包括：在所述衬底上方形成鳍式场效应晶体管(FinFET)器件；以及在所述FinFET结构上方形成接触结构，其中，所述接触结构电连接至所述第一金属层。

上面概述了若干实施例的部件、使得本领域技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解、他们可以容易地使用本发明作为基础来设计或修改用于实现与在此所介绍实施例相同的目的和/或实现相同优点的其他处理和结构。本领域技术人员也应该意识到、这种等效构造并不背离本发明的精神和范围、并且在不背离本发明的精神和范围的情况下、可以进行多种变化、替换以及改变。