半导体装置及其制造方法与流程

本发明是有关于半导体装置及其制造方法，且特别是有关于一种具有静电放电保护元件的半导体装置及其制造方法。

背景技术：

一般而言，静电放电的电压(或电流)较正常操作所需的电源电压(或电流)大出甚多。于实际使用环境中，各种来源的静电放电(electrostatic discharge，ESD)可能会冲击电子产品。当静电放电发生时，此突如其来的静电放电电流很可能会在瞬间将元件烧毁。

为克服上述问题，一般需在电路中安排一些静电放电保护机制，以有效隔离静电放电电流而避免元件损毁。一般而言，静电放电保护元件会配置在核心电路(Core Circuit)与焊垫(PAD)之间，以保护核心电路。而静电放电保护元件较佳具有较低的电容及较小的面积。然而，目前的静电放电保护元件并非各方面皆令人满意。

因此，业界仍需一种具有更低的电容及更小的面积的静电放电保护元件。

技术实现要素：

本发明提供一种半导体装置，包括：基板，基板重掺杂有第一导电型；第二导电型外延层，设于基板上，其中第二导电型外延层具有第二导电型，且第一导电型与第二导电型不同；第一导电型外延层，设于第二导电型外延层上，其中第一导电型外延层具有第一导电型；第二导电型埋藏层，设于第二导电型外延层中，其中第二导电型埋藏层重掺杂有第二导电型；第一隔离沟槽、第二隔离沟槽及第三隔离沟槽，自第一导电型外延层的顶面延伸穿过第二导电型外延层至基板中，且第一隔离沟槽与第三隔离沟槽分别设于第二隔离沟槽的相反侧，其中第一隔离沟槽与第二隔离沟槽之间的区域为第一隔离区，第二隔离沟槽与第三隔离沟槽之间的区域为第二隔离区；第一导电型第一重掺杂区，设于第一隔离区中的第二导电型外延层中，且位于第二导电型埋藏 层之下，其中第一导电型第一重掺杂区具有第一导电型，且位于第一隔离区中的第一导电型第一重掺杂区与第二导电型埋藏层是作为齐纳二极管(Zener diode)；以及第二导电型第一重掺杂区，设于第二隔离区中的第一导电型外延层中，第二导电型第一重掺杂区具有第二导电型，其中位于第二隔离区中的第一导电型外延层与第二导电型第一重掺杂区是作为高侧二极管(high-side diode)，而位于第二隔离区中的基板与第二导电型外延层是作为低侧二极管(low-side diode)。

本发明更提供一种半导体装置的制造方法，包括：提供基板，基板重掺杂有第一导电型，且基板包括：第一沟槽预定区；第二沟槽预定区；第三沟槽预定区，其中第一沟槽预定区与第三沟槽预定区分别设于第二沟槽预定区的相反侧，其中第一沟槽预定区与第二沟槽预定区之间的区域为第一隔离区，第二沟槽预定区与第三沟槽预定区之间的区域为第二隔离区；形成第二导电型外延层于基板上，第二导电型外延层具有第二导电型，且第一导电型与第二导电型不同；形成第一导电型第一重掺杂区于第一隔离区中的第二导电型外延层中，且第一导电型第一重掺杂区具有第一导电型；形成第二导电型埋藏层于第二导电型外延层中，第二导电型埋藏层重掺杂有第二导电型且设于第一导电型第一重掺杂区上，其中位于第一隔离区中的第一导电型第一重掺杂区与第二导电型埋藏层是作为齐纳二极管(Zener diode)；形成第一导电型外延层于第二导电型外延层上，第一导电型外延层具有第一导电型；于第一沟槽预定区、第二沟槽预定区及第三沟槽预定区分别形成第一隔离沟槽、第二隔离沟槽及第三隔离沟槽，其中第一隔离沟槽、第二隔离沟槽及第三隔离沟槽自第一导电型外延层的顶面延伸穿过第二导电型外延层至基板中；以及形成第二导电型第一重掺杂区于第二隔离区中的第一导电型外延层中，第二导电型第一重掺杂区具有第二导电型，其中位于第二隔离区中的第一导电型外延层与第二导电型第一重掺杂区是作为高侧二极管(high-side diode)，而位于第二隔离区中的基板与第二导电型外延层是作为低侧二极管(low-side diode)。

为让本发明的特征、和优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下。

附图说明

图1-图6是本发明实施例的半导体装置在其制造方法中各阶段的剖面图。

附图标号

100基板；

102A第一沟槽预定区；

102B第二沟槽预定区；

102C第三沟槽预定区；

104A第一隔离区；

104AS1侧边；

104AS2侧边；

104B第二隔离区；

104BS侧边；

106第二导电型外延层；

106A上表面；

108第一导电型第一重掺杂区；

108S1侧边；

108S2侧边；

108A上表面；

108B底面；

110第二导电型埋藏层；

110A上表面；

110S1侧边；

110S2侧边；

112第一导电型外延层；

112A上表面；

114第二导电型第二重掺杂区；

114S1侧边；

114S2侧边；

116第二导电型第三重掺杂区；

116S1侧边；

116S2侧边；

118第一隔离沟槽；

118B底面；

120第二隔离沟槽；

120S1侧边；

120S2侧边；

122第三隔离沟槽；

124第二导电型第一重掺杂区；

124S1侧边；

124S2侧边；

126第一导电型第二重掺杂区；

126S1侧边；

126S2侧边；

128层间介电层；

130接触插塞；

132接触插塞；

134接触插塞；

136导电层；

200半导体装置；

W1宽度；

W2宽度。

具体实施方式

以下针对本发明的半导体装置及其制造方法作详细说明。应了解的是，以下的叙述提供许多不同的实施例或例子，用以实施本发明的不同样态。以下所述特定的元件及排列方式仅为简单描述本发明。当然，这些仅用以举例而非本发明的限定。此外，在不同实施例中可能使用重复的标号或标示。这些重复仅为了简单清楚地叙述本发明，不代表所讨论的不同实施例及/或结构之间具有任何关联性。再者，当述及一第一材料层位于一第二材料层上或之上时，包括第一材料层与第二材料层直接接触的情形。或者，亦可能间隔有一或更多其它材料层的情形，在此情形中，第一材料层与第 二材料层之间可能不直接接触。

必须了解的是，为特别描述或图示的元件可以此技术人士所熟知的各种形式存在。此外，当某层在其它层或基板“上”时，有可能是指“直接”在其它层或基板上，或指某层在其它层或基板上，或指其它层或基板之间夹设其它层。

此外，实施例中可能使用相对性的用语，例如“较低”或“底部”及“较高”或“顶部”，以描述图示的一个元件对于另一元件的相对关系。能理解的是，如果将图示的装置翻转使其上下颠倒，则所叙述在“较低”侧的元件将会成为在“较高”侧的元件。

在此，“约”、“大约”的用语通常表示在一给定值或范围的20％之内，较佳是10％之内，且更佳是5％之内。在此给定的数量为大约的数量，意即在没有特定说明的情况下，仍可隐含“约”、“大约”的含义。

本发明实施例是将装置中的高侧二极管(high-side diode)与低侧二极管(low-side diode)设于同一隔离区，并将齐纳二极管(Zener diode)设于另一隔离区，以更进一步降低装置的电容并缩小装置的面积。

图1-图6是本发明实施例的半导体装置在其制造方法中各阶段的剖面图。首先，参见图1，提供基板100，此基板100重掺杂有第一导电型。例如，当此第一导电型为P型时，此基板100可为重掺杂P型基板。此外，在一实施例中，基板100的掺杂浓度可为约10¹⁷/cm³-10¹⁸/cm³。

此基板100可包括：单晶结构、多晶结构或非晶结构的硅或锗的元素半导体；氮化镓(GaN)、碳化硅(silicon carbide)、砷化镓(gallium arsenic)、磷化镓(gallium phosphide)、磷化铟(indium phosphide)、砷化铟(indium arsenide)或锑化铟(indium antimonide)等化合物半导体；SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP或GaInAsP等合金半导体或其它适合的材料及/或上述组合。

此外，基板100包括第一沟槽预定区102A、第二沟槽预定区102B及第三沟槽预定区102C。此第一沟槽预定区102A与第三沟槽预定区102C是分别设于第二沟槽预定区102B的相反侧。此外，此第一沟槽预定区102A与第二沟槽预定区102B之间的区域为第一隔离区104A，而此第二沟槽预定区102B与第三沟槽预定区102C之间的区域为第二隔离区104B。

在一些实施例中，后续的齐纳二极管(Zener diode)是设于上述第一隔离区104A， 而后续的高侧二极管(high-side diode)与低侧二极管(low-side diode)是设于上述第二隔离区104B。而由于齐纳二极管相较于高侧二极管或低侧二极管需承受较高的电压与电流，故设有后续齐纳二极管的第一隔离区104A的宽度W1大于设有后续高侧二极管及低侧二极管的第二隔离区104B的宽度W2。

接着，形成第二导电型外延层106于基板100上，此第二导电型外延层106具有第二导电型，且第一导电型与第二导电型不同。此外，在一些实施例中，第二导电型外延层106的掺杂浓度可为约10¹⁴/cm³-10¹⁶/cm³，例如为约10¹⁵/cm³。而在一些实施例中，此第二导电型外延层106的厚度可为约1μm至约5μm，例如为约3μm。

此第二导电型外延层106可包括硅、锗、硅与锗、III-V族化合物或上述的组合。此第二导电型外延层106可通过外延成长(epitaxial growth)工艺形成，例如金属有机物化学气相沉积法(MOCVD)、金属有机物化学气相外延法(MOVPE)、等离子体增强型化学气相沉积法(plasma-enhanced CVD)、遥控等离子体化学气相沉积法(RP-CVD)、分子束外延法(MBE)、氢化物气相外延法(HVPE)、液相外延法(LPE)、氯化物气相外延法(Cl-VPE)或类似的方法形成。在一些实施例中，当第二导电型为N型时，第二导电型外延层106为N型掺杂缓冲层。其可通过在沉积第二导电型外延层106时，于反应气体中加入磷化氢(phosphine)或砷化三氢(arsine)进行原位(in-situ)掺杂，或者，亦可先沉积未掺杂的外延层106后，再以磷离子或砷离子进行离子注入。

如图1所示，位于第二隔离区104B中的基板100与第二导电型外延层106接触的交界会形成一个PN结(PN junction)，且其是作为装置的低侧二极管(low-side diode)。此低侧二极管是于图1中以基板100与第二导电型外延层106的交会处的二极管标示表示。

接着，参见图2，形成第一导电型第一重掺杂区108于第一隔离区104A中的第二导电型外延层106中，且此第一导电型第一重掺杂区108具有第一导电型。此外，在一些实施例中，第一导电型第一重掺杂区108的掺杂浓度可为约10¹⁷/cm³-10¹⁸/cm³。此外，此第一导电型第一重掺杂区108的底面是直接接触基板100。

在图2所示的实施例中，此第一导电型第一重掺杂区108具有相对的侧边108S1与侧边108S2，而第一隔离区104A亦具有相对的侧边104AS1与侧边104AS2。且此第一导电型第一重掺杂区108的侧边108S1是对准第一隔离区104A的侧边104AS1，而此第一导电型第一重掺杂区108的侧边108S2是对准第一隔离区104A的侧边 104AS2。

然而，需注意的是，在其它实施例中，第一导电型第一重掺杂区108的侧边108S1亦可位于第一沟槽预定区102A中，而侧边108S2亦可位于第二沟槽预定区102B中(未绘示)。或者，在另一实施例中，第一导电型第一重掺杂区108的侧边108S1与侧边108S2可皆不接触第一隔离区104A的侧边104AS1与侧边104AS2(未绘示)。因此，本发明的范围并不以图2所示的实施例为限。

此外，需注意的是，图2中用以绘示第一沟槽预定区102A、第二沟槽预定区102B、第三沟槽预定区102C、第一隔离区104A及第二隔离区104B的虚线是向上延伸，以清楚描述本发明的特征。

接着，形成第二导电型埋藏层110于第二导电型外延层106中，此第二导电型埋藏层110重掺杂有第二导电型，此外，在一些实施例中，第二导电型埋藏层110的掺杂浓度可为约10¹⁷/cm³-10¹⁸/cm³。且此第二导电型埋藏层110是设于第一导电型第一重掺杂区108上。换言之，第一导电型第一重掺杂区108是设于此第二导电型埋藏层110下。此外，此第二导电型埋藏层110是自第二导电型外延层106的上表面106A向下延伸并直接接触第一导电型第一重掺杂区108的上表面108A，且位于第一隔离区104A中的第一导电型第一重掺杂区108与第二导电型埋藏层110接触的交界会形成一个PN结(PN junction)，且其是作为齐纳二极管(Zener diode)，此齐纳二极管是于图2中以第一导电型第一重掺杂区108与第二导电型埋藏层110的交会处的二极管标示表示。

此外，在图2所示的实施例中，第二导电型埋藏层110是依序横跨第一沟槽预定区102A、第一隔离区104A、第二沟槽预定区102B、第二隔离区104B及第三沟槽预定区102C，且此第二导电型埋藏层110可延伸超过第一沟槽预定区102A及第三沟槽预定区102C。

然而，需注意的是，此第二导电型埋藏层110亦可不延伸超过第一沟槽预定区102A及第三沟槽预定区102C。换言之，在其它实施例中，此第二导电型埋藏层110的相对的侧边110S1及侧边110S2可分别设于第一沟槽预定区102A及第三沟槽预定区102C中，此时第二导电型埋藏层110是依序横跨部分第一沟槽预定区102A、第一隔离区104A、第二沟槽预定区102B、第二隔离区104B及部分第三沟槽预定区102C(未绘示)。

或者，在另一实施例中，此时第二导电型埋藏层110可仅依序横跨部分第一沟槽预定区102A、第一隔离区104A及部分第二沟槽预定区102B。此时其侧边110S1及侧边110S2是分别设于第一沟槽预定区102A及第二沟槽预定区102B中(未绘示)。

接着，参见图3，形成第一导电型外延层112于第二导电型外延层106上，此第一导电型外延层112具有第一导电型。此外，在一些实施例中，第一导电型外延层112的掺杂浓度可为约10¹⁴/cm³-10¹⁶/cm³，例如为约10¹⁵/cm³。而在一些实施例中，此第一导电型外延层112的厚度可为约0.5μm至约4.5μm，例如为约2.5μm。此外，在一些实施例中，此第一导电型外延层112的掺杂浓度可小于第二导电型外延层106的掺杂浓度，且此第一导电型外延层112的厚度亦可小于第二导电型外延层106的厚度。

此第一导电型外延层112可包括硅、锗、硅与锗、III-V族化合物或上述的组合。此第一导电型外延层112可通过外延成长(epitaxial growth)工艺形成，例如金属有机物化学气相沉积法(MOCVD)、金属有机物化学气相外延法(MOVPE)、等离子体增强型化学气相沉积法(plasma-enhanced CVD)、遥控等离子体化学气相沉积法(RP-CVD)、分子束外延法(MBE)、氢化物气相外延法(HVPE)、液相外延法(LPE)、氯化物气相外延法(Cl-VPE)或类似的方法形成。在一实施例中，当此第一导电型为P型时，第一导电型外延层112为P型外延层，其可通过在沉积第一导电型外延层112时，于反应气体中加入硼烷(BH₃)或三溴化硼(BBr₃)进行原位(in-situ)掺杂，或者，亦可先沉积未掺杂的外延层112后，再以硼离子或铟离子进行离子注入。

此外，需注意的是，在一些实施例中，如图3所示，第二导电型埋藏层110可部分延伸进入此第一导电型外延层112中。

此外，需注意的是，图3中用以绘示第一沟槽预定区102A、第二沟槽预定区102B、第三沟槽预定区102C、第一隔离区104A及第二隔离区104B的虚线是更进一步向上延伸，以清楚描述本发明的特征。

接着，参见图4，于第一隔离区104A中的第一导电型外延层112中形成第二导电型第二重掺杂区114，并于第二隔离区104B中的第一导电型外延层112中形成第二导电型第三重掺杂区116。此第二导电型第二重掺杂区114及第二导电型第三重掺杂区116具有第二导电型。此外，在一些实施例中，此第二导电型第二重掺杂区114及第二导电型第三重掺杂区116的掺杂浓度可各自独立地为约10¹⁹/cm³-10²⁰/cm³。第 二导电型第二重掺杂区114电连接齐纳二极管，且可将齐纳二极管电连接至后续的接触插塞。第二导电型第三重掺杂区116电连接低侧二极管，且可将低侧二极管电连接至后续的另一个接触插塞。

此第二导电型第二重掺杂区114及第二导电型第三重掺杂区116可通过离子注入步骤形成。例如，当此第二导电型为N型时，可于预定形成第二导电型第二重掺杂区114及第二导电型第三重掺杂区116的区域注入磷离子或砷离子以形成第二导电型第二重掺杂区114及第二导电型第三重掺杂区116。在一些实施例中，此第二导电型第二重掺杂区114及第二导电型第三重掺杂区116可于同一道离子注入步骤形成。然而，在其它实施例中，此第二导电型第二重掺杂区114及第二导电型第三重掺杂区116亦可由不同的离子注入步骤形成。

如图4的实施例所示，此第二导电型第二重掺杂区114具有相对的侧边114S1与侧边114S2，而第一隔离区104A亦具有相对的侧边104AS1与侧边104AS2。且此第二导电型第二重掺杂区114的侧边114S1是对准第一隔离区104A的侧边104AS1，而此第二导电型第二重掺杂区114的侧边114S2是对准第一隔离区104A的侧边104AS2。

然而，需注意的是，在其它实施例中，第二导电型第二重掺杂区114的侧边114S1亦可位于第一沟槽预定区102A中，而侧边114S2亦可位于第二沟槽预定区102B中(未绘示)。或者，在另一实施例中，第二导电型第二重掺杂区114的侧边114S1与侧边114S2可皆不接触第一隔离区104A的侧边104AS1与侧边104AS2(未绘示)。因此，本发明的范围并不以图4所示的实施例为限。

此外，在图4所示的实施例中，第二导电型第二重掺杂区114是自第一导电型外延层112的上表面112A向下延伸并直接接触第二导电型埋藏层110的上表面110A。

此外，如图4的实施例所示，此第二导电型第三重掺杂区116具有相对的侧边116S1与侧边116S2，而第二隔离区104B具有邻近第二导电型第三重掺杂区116的侧边104BS。此第二导电型第三重掺杂区116的侧边116S1是设于第二隔离区104B中，而第二导电型第三重掺杂区116的另一侧边116S2是对准第二隔离区104B的侧边104BS。

然而，需注意的是，在其它实施例中，第二导电型第三重掺杂区116的侧边116S2亦可位于第三沟槽预定区102C中(未绘示)。或者，在另一实施例中，第二导电型第 三重掺杂区116的侧边116S2可皆不接触第二隔离区104B的侧边104BS(未绘示)。因此，本发明的范围并不以图4所示的实施例为限。

此外，在图4所示的实施例中，第二导电型第三重掺杂区116是自第一导电型外延层112的上表面112A向下延伸并直接接触第二导电型埋藏层110的上表面110A。

接着，参见图5，于第一沟槽预定区102A、第二沟槽预定区102B及第三沟槽预定区102C分别形成第一隔离沟槽118、第二隔离沟槽120及第三隔离沟槽122。此第一隔离沟槽118、第二隔离沟槽120及第三隔离沟槽122自第一导电型外延层112的顶面112A延伸穿过第一导电型外延层112、第二导电型外延层106至基板100中。且此第一隔离沟槽118、第二隔离沟槽120及第三隔离沟槽122的底面(例如底面118B)是位于齐纳二极管之下，亦即位于第一导电型第一重掺杂区108的底面108B之下。

在一些实施例中，此第一隔离沟槽118、第二隔离沟槽120及第三隔离沟槽122可通过刻蚀步骤形成。此刻蚀步骤包括干刻蚀、湿刻蚀或上述的组合。此湿刻蚀可包括浸洗刻蚀(immersion etching)、喷洗刻蚀(spray etching)、上述的组合或其它适合的干刻蚀。此干刻蚀步骤包括电容耦合等离子体刻蚀、感应耦合型等离子体刻蚀、螺旋等离子体刻蚀、电子回旋共振等离子体刻蚀、上述的组合或其它适合的干刻蚀。此干刻蚀步骤使用的气体可包括惰性气体、含氟气体、含氯气体、含溴气体、含碘气体、上述气体的组合或其它任何适合的气体。在某些实施例中，此干刻蚀步骤使用的气体包括Ar、CF₄、SF₆、CH₂F₂、CHF₃、C₂F₆、Cl₂、CHCl₃、CCl₄、HBr、CHBr₃、BF₃、BCl₃、上述气体的组合或其它任何适合的气体。在其它实施例中，干刻蚀步骤使用的气体可更包括或其组合。

此外，此第一隔离沟槽118、第二隔离沟槽120及第三隔离沟槽122中可填有绝缘材料。在一实施例中，此绝缘材料可填满第一隔离沟槽118、第二隔离沟槽120及第三隔离沟槽122。此绝缘材料可为使用化学气相沉积(CVD)法形成的氧化硅、氮化硅、氮氧化硅、其它任何适合的绝缘材料或上述的组合。此化学气相沉积法例如可为低压化学气相沉积法(low pressure chemical vapor deposition，LPCVD)、低温化学气相沉积法(low temperature chemical vapor deposition，LTCVD)、快速升温化学气相沉积法(rapid thermal chemical vapor deposition，RTCVD)、等离子体辅助化学气相沉积法(plasma enhanced chemical vapor deposition，PECVD)、原子层化学气相沉积法的原子层沉积法(atomic layer deposition，ALD)或其它常用的方法。

接着，形成第二导电型第一重掺杂区124于第二隔离区104B中的第一导电型外延层112中，并于第二隔离区104B中的第一导电型外延层112中形成第一导电型第二重掺杂区126。

此第二导电型第一重掺杂区124及第一导电型第二重掺杂区126可分别通过两道离子注入步骤形成。例如，当此第一导电型为P型而第二导电型为N型时，可于预定形成此第二导电型第一重掺杂区124的区域注入磷离子或砷离子以形成第二导电型第一重掺杂区124，并于预定形成第一导电型第二重掺杂区126的区域注入硼离子或铟离子以形成第一导电型第二重掺杂区126。此外，形成此第二导电型第一重掺杂区124及第一导电型第二重掺杂区126的顺序并无固定，例如，可先形成第二导电型第一重掺杂区124后，再形成第一导电型第二重掺杂区126。或者，亦可先形成第一导电型第二重掺杂区126后，再形成第二导电型第一重掺杂区124。

此外，在一些实施例中，此第二导电型第一重掺杂区124及第一导电型第二重掺杂区126的掺杂浓度可各自独立地为约10¹⁹/cm³-10²⁰/cm³。

此第二导电型第一重掺杂区124具有第二导电型，且此位于第二隔离区104B中的第一导电型外延层112与第二导电型第一重掺杂区124接触的交界会形成一个PN结(PN junction)，且其是作为高侧二极管(high-side diode)。此高侧二极管是于图5中以第一导电型外延层112与第二导电型第一重掺杂区124的交会处的二极管标示表示。

此外，如前文所述，位于第二隔离区104B中的基板100与第二导电型外延层106是作为低侧二极管。换言之，本发明的高侧二极管与低侧二极管是位于同一隔离区(亦即第二隔离区104B)，而齐纳二极管是位于另一隔离区(亦即第一隔离区104A)。此外，如图5的实施例所示，高侧二极管是位于低侧二极管之上。

在另一发明人已知的一种半导体装置中，高侧二极管是与齐纳二极管位于同一隔离区。然而，由于齐纳二极管所在的隔离区需具有较大的宽度，故会使得此实施例中与齐纳二极管设于同一隔离区的高侧二极管具有较大的面积，并因此使装置具有较大的电容。相较之下，在本发明图5的实施例中，高侧二极管与低侧二极管是位于同一隔离区，而非与齐纳二极管位于同一隔离区，故与低侧二极管位于同一隔离区的高侧二极管可具有较小的面积，并因此具有较小的电容。因此，本发明图5的实施例可更进一步降低装置的电容，并因此提升装置的性能。

此外，如图5的实施例所示，此第二导电型第一重掺杂区124具有相对的侧边124S1与侧边124S2，而第二隔离沟槽120亦具有相对的侧边120S1与侧边120S2，且其中侧边120S2邻近第二导电型第一重掺杂区124的侧边124S1。在图5所示的实施例中，此第二导电型第一重掺杂区124的侧边124S1是直接接触第二隔离沟槽120的侧边120S2，而第二导电型第一重掺杂区124的另一侧边124S2是设于第二隔离区104B中。

然而，需注意的是，在其它实施例中，第二导电型第一重掺杂区124的侧边124S1亦可不接触第二隔离沟槽120的侧边120S2，而是仅位于第二隔离区104B中(未绘示)。因此，本发明的范围并不以图5所示的实施例为限。

此外，在一些实施例中，第二导电型第一重掺杂区124是自第一导电型外延层112的上表面112A向下延伸至部分第一导电型外延层112中，且未直接接触第二导电型埋藏层110。

继续参见图5，第一导电型第二重掺杂区126具有第一导电型，且电连接高侧二极管。此第一导电型第二重掺杂区126是用以将高侧二极管电连接至后续的接触插塞。

此外，如图5的实施例所示，此第一导电型第二重掺杂区126具有相对的侧边126S1与侧边126S2，而第二导电型第三重掺杂区116亦具有相对的侧边116S1与侧边116S2，其中侧边116S1邻近第一导电型第二重掺杂区126的侧边126S2。在图5所示的实施例中，此第一导电型第二重掺杂区126的侧边126S2是直接接触第二导电型第三重掺杂区116的侧边116S1，而第一导电型第二重掺杂区126的另一侧边126S1是设于第二隔离区104B中。亦即，此第一导电型第二重掺杂区126可直接接触第二导电型第三重掺杂区116。

然而，需注意的是，在其它实施例中，第一导电型第二重掺杂区126的侧边126S2亦可不接触第二导电型第三重掺杂区116的侧边116S1，而是仅位于第二隔离区104B中(未绘示)。因此，本发明的范围并不以图5所示的实施例为限。

此外，在一些实施例中，第一导电型第二重掺杂区126是自第一导电型外延层112的上表面112A向下延伸至部分第一导电型外延层112中，且未直接接触第二导电型埋藏层110。

再者，在一些实施例中，如图5所示，上述第二导电型第三重掺杂区116的侧边 116S2是直接接触第三隔离沟槽122。然而，本技术领域中技术人员应可理解，在其它实施例中，第二导电型第三重掺杂区116的侧边116S2亦可不直接接触第三隔离沟槽122。

此外，在一些实施例中，如图5所示，上述第二导电型第二重掺杂区114的侧边114S1是直接接触第一隔离沟槽118，而另一侧边114S2是直接接触第二隔离沟槽120。然而，本技术领域中技术人员应可理解，在其它实施例中，第二导电型第二重掺杂区114S1可不直接接触第一隔离沟槽118，而另一侧边114S2亦可不直接接触第二隔离沟槽120。因此，本发明的范围并不以图5所示的实施例为限。

再者，在一些实施例中，如图5所示，上述第一导电型第一重掺杂区108的侧边108S1是直接接触第一隔离沟槽118，而另一侧边108S2是直接接触第二隔离沟槽120。然而，本技术领域中技术人员应可理解，在其它实施例中，第一导电型第一重掺杂区108S1可不直接接触第一隔离沟槽118，而另一侧边108S2亦可不直接接触第二隔离沟槽120。因此，本发明的范围并不以图5所示的实施例为限。

接着，参见图6，于第一导电型外延层112上毯覆性形成层间介电层128，并于层间介电层128之中形成接触插塞130、132及134。接着可于层间介电层128之上形成导电层136。

在一些实施例中，此层间介电层128的组成可为氧化硅或低介电常数的介电材料。此低介电常数的介电材料可以是磷硅玻璃(phosphosilicate glass；PSG)、硼磷硅玻璃(borophosphosilicate glass；BPSG)、氟硅玻璃(fluorinated silicate glass；FSG)、碳氧化硅(SiO_xC_y)、旋涂式玻璃(Spin-On-Glass)、旋涂式高分子(Spin-On-Polymers)、碳化硅材料、前述的化合物、前述的复合材料或前述的组合。在一较佳实施例中，此层间介电层128具有平坦的上表面。层间介电层128可使用化学气相沉积(CVD)法形。此化学气相沉积法例如可为低压化学气相沉积法(low pressure chemical vapor deposition，LPCVD)、低温化学气相沉积法(low temperature chemical vapor deposition，LTCVD)、快速升温化学气相沉积法(rapid thermal chemical vapor deposition，RTCVD)、等离子体辅助化学气相沉积法(plasma enhanced chemical vapor deposition，PECVD)、原子层化学气相沉积法的原子层沉积法(atomic layer deposition，ALD)或其它常用的方法。

上述接触插塞130、132及134可通过以下步骤形成。首先，以光刻刻蚀步骤于 层间介电层128中预定形成接触插塞130、132及134的区域形成开口，接着再于此开口中填入导电材料以形成接触插塞130、132及134。

上述光刻刻蚀步骤可包括光刻与刻蚀工艺，此光刻工艺包括光刻胶图案化，而此光刻胶图案化更包括光刻胶涂布、软烤、光掩膜对准、曝光图案、后曝烤、光刻胶显影及硬烤等工艺步骤。此刻蚀步骤可包括反应离子刻蚀、等离子体刻蚀或其它合适的刻蚀步骤。

上述导电材料可为铜、铝、钨、金、铬、镍、铂、钛、铱、铑、上述的合金、上述的组合或其它导电性佳的金属材料。于其它实施例中，导电材料可为一非金属材料，只要使用的材料具有导电性即可。此导电材料可通过前述的化学气相沉积法(CVD)、溅射法、电阻加热蒸发法、电子束蒸发法或其它任何适合的沉积方式形成。在一些实施例中，上述接触插塞130、132及134的材料可相同，且可通过同一道沉积步骤形成。然而，在其它实施例中，上述接触插塞130、132及134的材料可彼此不同。

上述导电层136可为一金属层，且其材料可为单层或多层的铜、铝、钨、金、铬、镍、铂、钛、铱、铑、上述的合金、上述的组合或其它导电性佳的金属材料。于其它实施例中，导电层136可为一非金属材料，只要使用的材料具有导电性即可。此导电层136亦可通过前述的化学气相沉积法(CVD)、溅射法、电阻加热蒸发法、电子束蒸发法或其它任何适合的沉积方式形成。

继续参见图6，在该图所示的实施例中，接触插塞130是同时电连接第一导电型第二重掺杂区126及第二导电型第三重掺杂区116。详细而言，接触插塞130通过第一导电型第二重掺杂区126电连接至高侧二极管，并同时通过第二导电型第三重掺杂区116电连接至低侧二极管。换句话说，此低侧二极管依序通过第二导电型埋藏层110设于第二隔离区104B中的部分及第二导电型第三重掺杂区116电连接至接触插塞130。

相较于需使用两个接触插塞分别电连接高侧二极管与低侧二极管的半导体装置，由于本发明图6的实施例中高侧二极管与低侧二极管是位于同一隔离区，故本发明图6的实施例仅用一个接触插塞即可同时电连接高侧二极管与低侧二极管，故可减少装置横向使用的面积，并可进一步将半导体装置微小化。

此外，接触插塞132是电连接至第二导电型第一重掺杂区124。换言之，此接触插塞132是电连接至包括第二导电型第一重掺杂区124的高侧二极管。而接触插塞 134是电连接至第二导电型第二重掺杂区114，并藉此电连接至齐纳二极管。而导电层136是将接触插塞132与接触插塞134电连接。由此可知，高侧二极管可依序通过接触插塞132、导电层136、接触插塞134与第二导电型第二重掺杂区114电连接至齐纳二极管。

在一实施例中，基板100接地。而当半导体装置受到较正常操作所需的电源电压(或电流)大出甚多的静电放电的电压(或电流)时，此电压(或电流)可经由上述高侧二极管及齐纳二极管或通过低侧二极管释放，并藉此保护半导体装置中的元件不被破坏。详细而言，当此静电放电的电压为正偏压时，此电流可经由高侧二极管及齐纳二极管传导至接地的基板释放。而当此静电放电的电压为负偏压时，电流可经由接地的基板及低侧二极管流入装置，并藉此中和为负偏压的电压。因此，本发明的半导体装置可作为一静电放电保护元件。

继续参见图6的实施例，本发明提供一种半导体装置200，包括基板100，此基板100重掺杂有第一导电型。此半导体装置200更包括设于基板100上的第二导电型外延层106，此第二导电型外延层106具有第二导电型，且第一导电型与第二导电型不同。此半导体装置200更包括设于第二导电型外延层106上的第一导电型外延层112，此第一导电型外延层112具有第一导电型。此半导体装置200更包括设于第二导电型外延层106中的第二导电型埋藏层110，此第二导电型埋藏层110重掺杂有第二导电型。此半导体装置200更包括第一隔离沟槽118、第二隔离沟槽120及第三隔离沟槽122，此第一隔离沟槽118、第二隔离沟槽120及第三隔离沟槽122自第一导电型外延层112的顶面延伸穿过第二导电型外延层106至基板100中，且第一隔离沟槽118与第三隔离沟槽122分别设于第二隔离沟槽120的相反侧。第一隔离沟槽118与第二隔离沟槽120之间的区域为第一隔离区104A，而第二隔离沟槽120与第三隔离沟槽122之间的区域为第二隔离区104B。此半导体装置200更包括设于第一隔离区104A中的第二导电型外延层106中且位于第二导电型埋藏层110之下的第一导电型第一重掺杂区108，此第一导电型第一重掺杂区108具有第一导电型，且位于第一隔离区104A中的第一导电型第一重掺杂区108与第二导电型埋藏层110是作为齐纳二极管(Zener diode)。此半导体装置200更包括设于第二隔离区104B中的第一导电型外延层112中的第二导电型第一重掺杂区124，此第二导电型第一重掺杂区124具有第二导电型。位于第二隔离区104B中的第一导电型外延层112与第二导电型第一 重掺杂区124是作为高侧二极管(high-side diode)，而位于第二隔离区104B中的基板100与第二导电型外延层106是作为低侧二极管(low-side diode)。

此外，此半导体装置200更包括设于第一隔离区104A中的第一导电型外延层112中的第二导电型第二重掺杂区114，此第二导电型第二重掺杂区114具有第二导电型，且电连接齐纳二极管。此半导体装置200更包括设于第二隔离区104B中的第一导电型外延层112中的第二导电型第三重掺杂区116，此第二导电型第三重掺杂区116具有第二导电型，且电连接低侧二极管。

此半导体装置200更包括设于第二隔离区104B中的第一导电型外延层112中的第一导电型第二重掺杂区126，此第一导电型第二重掺杂区126具有第一导电型，且电连接高侧二极管。此外，此半导体装置200更包括同时电连接第一导电型第二重掺杂区126及第二导电型第三重掺杂区116的接触插塞130。

此外，应注意的是，虽然在以上的实施例中，皆以第一导电型为P型，第二导电型为N型说明，然而，此技术领域中技术人员当可理解第一导电型亦可为N型，而此时第二导电型则为P型。

综上所述，本发明实施例通过将高侧二极管与低侧二极管是位于同一隔离区，而非与齐纳二极管位于同一隔离区，可更进一步降低装置的电容并提升装置的性能。此外，由于本发明实施例中高侧二极管与低侧二极管是位于同一隔离区，故本发明实施例可仅用一个接触插塞即同时电连接高侧二极管与低侧二极管，因此可减少装置横向使用的面积，并可进一步将半导体装置微小化。

虽然本发明的实施例及其优点已揭露如上，但应该了解的是，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作更动、替代与润饰。此外，本发明的保护范围并未局限于说明书内所述特定实施例中的工艺、机器、制造、物质组成、装置、方法及步骤，任何所属技术领域中技术人员可从本发明揭示内容中理解现行或未来所发展出的工艺、机器、制造、物质组成、装置、方法及步骤，只要可以在此处所述实施例中实施大抵相同功能或获得大抵相同结果皆可根据本发明使用。因此，本发明的保护范围包括上述工艺、机器、制造、物质组成、装置、方法及步骤。另外，每一权利要求构成个别的实施例，且本发明的保护范围也包括各个权利要求及实施例的组合。