晶圆及其形成方法与流程

本发明涉及一种晶圆，特别是涉及一种晶圆及其形成方法。

背景技术：

为了确保晶圆的品质与稳定，晶圆的晶圆接受测试(waferacceptancetest，wat)是必要的。wat测试用于完成制造程序后的晶圆，其对晶圆上的测试结构进行一种电性测试。通过对wat数据的分析，可有效地侦测半导体工艺技术的问题，以促进半导体工艺技术的调整及最佳化。

在wat测试后，会在晶圆上进行切晶(dicing)步骤，现今切晶的技术已有高程度的开发，切晶步骤的其中一个限制在于，其所产生的裂缝(crack)会自切割道侧向延伸至半导体及绝缘材料中。水气与污染物可沿着这些裂缝渗入主动电路区，并使电子装置的效能开始劣化。直至今日，裂缝的产生对于晶片的微型化，依旧是最重大的限制。此外，裂缝也代表了显著的可靠性风险，由于裂缝在热与机械应力下易成长及扩散，因而最终将危害积体电路的功能性。

据此，如何改善晶圆在切晶步骤后所产生裂缝问题，是目前极需解决的问题。

技术实现要素：

本发明的目的在于提供一种晶圆及其形成方法，可解决在切晶步骤期间所产生的裂缝问题，并维持电子装置效能。

本发明提供一种具有晶粒区域及切割道区域的晶圆，其中切割道区域邻 近晶粒区域。此晶圆包含导电接合垫于晶圆的晶粒区域中，以及晶圆接受测试(waferacceptancetest，wat)垫于晶圆的切割道中，且wat垫的顶面低于导电接合垫的顶面。

在本发明一些实施方式中，wat垫具有底部及围绕底部的侧部，且wat垫的顶面为wat垫的底部的上表面。

在本发明一些实施方式中，侧部具有顶面，且与导电接合垫的顶面位于同一横向水平面。

在本发明一些实施方式中，wat垫的侧部包含上部及下部，且上部的宽度大于下部的宽度。

在本发明一些实施方式中，侧部的上部具有一个高度，且与导电接合垫的高度相同。

在本发明一些实施方式中，导电接合垫的高度介于3微米至10微米的范围。

在本发明一些实施方式中，晶圆的切割道具有一个测试区(testkey)位于切割道中，且wat垫位于晶圆的切割道中的测试区。

在本发明一些实施方式中，晶圆还包含互连层，其位于晶粒区域中的导电接合垫的下方。

在本发明一些实施方式中，互连层包含金属层、金属间介电(intermetaldielectric，imd)层以及导孔(via)。

在本发明一些实施方式中，晶粒区域中的互连层具有的高度介于5微米至10微米的范围。

在本发明一些实施方式中，晶圆还包含第一阻障层，其介于互连层与导电接合垫之间。

在本发明一些实施方式中，晶圆还包含第二阻障层围绕wat垫。

本发明也提供一种形成晶圆的方法，且所述方法包含下列步骤：在半导体基板的上方形成互连层，且半导体基板具有晶粒区域及邻近晶粒区域的切割道区域；蚀刻切割道区域中的互连层，以在切割道区域的互连层中形成凹槽；在晶粒区域中的互连层的上方形成导电接合垫；以及在切割道区域的凹槽中形成晶圆接受测试(waferacceptancetest，wat)垫，且wat垫的顶面低于导电接合垫的顶面。

在本发明一些实施方式中，在晶粒区域中的互连层的上方形成导电接合垫的步骤，包含下列步骤：在晶粒区域中的互连层的上方形成金属层；以及移除晶粒区域中的金属层的一部分，以形成导电接合垫。

在本发明一些实施方式中，在切割道区域的凹槽中形成wat垫的步骤，包含下列步骤：在切割道区域的凹槽中形成金属层；以及移除切割道区域的凹槽中的金属层的一部分，以在凹槽中形成wat垫。

在本发明一些实施方式中，所述方法在形成导电接合垫于晶粒区域中之前，还包含：在互连层的上方形成第一阻障层。

在本发明一些实施方式中，所述方法在形成wat垫于切割道区域的凹槽中之前，还包含：在凹槽中形成第二阻障层。

在本发明一些实施方式中，互连层包含金属层、金属间介电(intermetaldielectric，imd)层以及导孔(via)。

本发明另提供一种形成晶圆的方法，且所述方法包含下列步骤：在半导体基板的上方形成互连层，且半导体基板具有晶粒区域及邻近晶粒区域的切割道区域；蚀刻切割道区域中的互连层，以在切割道区域的互连层中形成凹槽；保形地形成金属层，在晶粒区域的互连层的上方及切割道区域的凹槽中，且凹槽中的金属层作为晶圆接受测试(waferacceptancetest，wat)垫；以及移除晶粒区域中的金属层的一部分，以形成导电接合垫。

在本发明一些实施方式中，所述方法在保形地形成金属层于晶粒区域的互连层的上方及切割道区域的凹槽中之后，还包含移除切割道的凹槽中的 wat垫的一部分。

与现有技术相比，本发明具有如下有益效果：本发明的晶圆及其形成方法，可解决在切晶步骤期间所产生的裂缝问题，并维持电子装置效能。

参照以下的说明以及权利要求，可更加理解本发明的特征、实施例以及优点。

应当理解的是，以上的一般叙述以及以下的详细叙述是实例，并旨在对所要求保护发明提供进一步的解释。

附图说明

本发明内容的实施方式可从下面的详细描述并结合参阅附图得到最佳的理解。要强调的是，按照在业界的标准实务做法，各种特征不一定是按比例绘制。事实上，为了清楚的讨论各种特征的尺寸可任意放大或缩小。

图1是根据本发明多个实施方式绘示出具有晶粒区域及邻近晶粒区域的切割道区域的晶圆俯视图；

图2a是根据本发明多个实施方式绘示出晶圆的剖面图；

图2b是根据本发明多个实施方式绘示出晶圆的剖面图；

图3a是根据本发明多个实施方式绘示出晶圆的剖面图；

图3b是根据本发明多个实施方式绘示出晶圆的剖面图；以及

图4至图7是根据本发明多个实施方式绘示出形成晶圆的中间阶段剖面图。

具体实施方式

之后将以示例图式以详细描述本发明的各种实施方式，且在图式和说明书中使用相同的元件符号以指代相同或相似的部分。

以下将以图式公开本发明的多个实施方式，为明确说明起见，许多实务上的细节将在以下叙述中一并说明。然而，应了解到，这些实务上的细节不应用以限制本发明。也就是说，在本发明部分实施方式中，这些实务上的细节是非必要的。此外，为简化图式起见，一些现有惯用的结构与元件在图式中将以简单示意的方式绘示。

经由前述的问题，可得知在切晶步骤期间所产生的裂缝，已成为一个影响积体电路(integratedcircuit，ic)良率的关键性问题，据此，极需一种改善的晶圆结构及其形成方法。

本发明提供一种晶圆及其形成方法。请参照图1，图1是根据本发明多个实施方式绘示出晶圆的俯视图，本发明的晶圆1000具有晶粒区域1100及邻近晶粒区域1100的切割道区域1200。详细而言，晶圆1000具有多个重复的晶粒区域1100位于其上，且借由切割道区域1200分隔每两个晶粒区域。切割步骤是在切割道1200上进行，以将晶圆(wafer)平均分离为多个具有积体电路的单晶粒(singledie)。

请参照图2a。图2a是根据本发明多个实施方式绘示出晶圆的剖面图。具体而言，图2a绘示出部分晶圆的剖面图，其具有晶粒区域1100在虚线的左边、切割道区域1200在虚线的右边。所述晶圆包含导电接合垫310于晶粒区域1100中，以及晶圆接受测试(waferacceptancetest，wat)垫320于切割道区域1200中，且wat垫的顶面低于导电接合垫的顶面。

同时参照图1及图2a，晶圆1000具有测试区(testkey)1210于切割道区域1200中，且wat垫320位于晶圆1000的切割道区域1200中的测试区1210内。其中，晶圆1000的切割道区域1200中的测试区1210的配置仅为示例，并非用于限制本发明。

继续参照图2a。在一些实施方式中，晶圆包含半导体基板100、互连层200、至少一个导电接合垫310以及至少一个wat垫320。具体而言，互连层200位于半导体基板100的上方，且在切割道区域1200中的互连层200具有 凹槽210。导电接合垫310位于晶粒区域1100的互连层200的上方，而wat垫320则位于切割道区域1200的互连层200的凹槽210内。值得注意的是，一些结构因为简易与清楚的目的而被省略。此外，在晶粒区域1100中的导电接合垫310的高度可为自3微米至10微米的范围间，尤其可为自4.5微米至5.5微米的范围间。在晶粒区域1100中的互连层200的高度可为自5微米至10微米的范围间，特别可为6微米。

在一些实施方式中，互连层包含至少一个金属层、至少一个金属间介电(intermetaldielectric，imd)层以及至少一个导孔(via)。此外，金属层、imd层以及导孔的配置可根据其实际需求。

根据一些实施方式，半导体基板100可包含被动元件与主动元件，其中被动元件例如：电阻器(resistors)、电容器(capacitors)及电感器(inductors)，而主动元件例如：p通道场效电晶体(p-channelfieldeffecttransistors，pfets)、n通道场效电晶体(n-channelfieldeffecttransistors，nfets)、金氧半场效电晶体(metal-oxide-semiconductorfieldeffecttransistors，mosfets)、互补式金氧半电晶体(complementarymetal-oxide-semiconductortransistors，cmoss)、高电压电晶体(highvoltagetransistors)及/或高频电晶体(highfrequencytransistors)、其他合适的元件，及/或其组合(未显示)。进一步了解的是，在其他的实施方式中可添加额外的特征于半导体基板100中。

请参照图2b。图2b是根据本发明多个实施方式绘示出部分晶圆的剖面图。图2b中的晶圆还包含第一阻障层410及第二阻障层420。具体而言，在晶粒区域1100中，第一阻障层410位于互连层200与导电接合垫310之间；而在切割道区域1200中，第二阻障层420围绕wat垫320。举例而言，在切割道区域1200中，第二阻障层420可位于互连层200与wat垫320之间。

详细而言，第一阻障层410及第二阻障层420可由任何适合的材料制成。举例而言，所述材料包含，但不限于tin、tan、aln、tic、tac、alc或其组合。其他图2b的细节可参照图2a对应部分的叙述，因此在此便不再赘述。

请参照图3a。图3a是根据本发明多个实施方式绘示出晶圆的剖面图。具体而言，图3a绘示出部分晶圆的剖面图，其具有晶粒区域1100在虚线的左边、切割道区域1200在虚线的右边。

在一些实施方式中，晶圆包含半导体基板100、互连层200、至少一个导电接合垫310以及至少一个wat垫320。具体而言，互连层200位于半导体基板100的上方，且在切割道区域1200中具有凹槽210。导电接合垫310位于晶粒区域1100的互连层200的上方，而wat垫320则位于切割道区域1200的互连层200的凹槽210内。值得注意的是，一些结构因为简易与清楚的目的而被省略。

详细而言，wat垫320具有底部323及围绕底部323的侧部325，且wat垫320的顶面321为wat垫320的底部323的上表面。更特别的是，wat垫320的底部323的上表面低于导电接合垫310的顶面311。

在一些实施方式中，wat垫320的侧部325具有一个顶面与导电接合垫310的顶面311位于同一横向水平面。再者，wat垫320的侧部325包含上部325a及下部325b，且上部325a的宽度w1大于下部325b的宽度w2。

此外，根据一些实施方式，侧部325的上部325a具有高度h2与导电接合垫310的高度h1相同。侧部325的上部325a的高度h2与导电接合垫310的高度h1皆是介于自3微米至10微米的范围间，特别是介于自4.5微米至5.5微米的范围间。其他图3a的细节可参照图2a对应部分的叙述，因此在此便不再赘述。

继续参照图3b。图3b是根据本发明多个实施方式绘示出部分晶圆的剖面图。图3b中的晶圆还包含第一阻障层410及第二阻障层420。具体而言，在晶粒区域1100中，第一阻障层410位于互连层200与导电接合垫310之间；而在切割道区域1200中，第二阻障层420围绕wat垫320。举例而言，在切割道区域1200中，第二阻障层420可位于互连层200与wat垫320之间。其他图3b的细节可参照图2a至图3a对应部分的叙述，因此在此便不再赘 述。

如图2a至图3b所示，由于切割道区域1200中的wat垫320的顶面321低于晶粒区域1100中的导电接合垫310的顶面311，可降低在切割道区域的wat垫上因切晶步骤所导致的裂缝产生的可能性，且因此可降低裂缝自切割道区域的切割道侧向延伸至晶粒区域，进而避免水气与污染物渗入晶粒区域中的积体电路。因此，本发明中晶圆的改善结构可解决在切晶步骤期间所产生的裂缝问题，并维持电子装置效能。此外，本发明的导电接合垫可直接接线(directlywired)，因此可减少晶粒的尺寸。

本发明提供一种形成晶圆的方法，且根据一些实施方式，所述方法包含下列步骤，如图4至图7所示。

图4至图7是根据本发明多个实施方式绘示出形成晶圆的中间阶段剖面图。

首先，参照图4。如图4所示，在半导体基板100的上方形成互连层200，且半导体基板100具有晶粒区域1100及邻近晶粒区域1100的切割道区域1200。详细而言，如图4所示，晶粒区域1100位于虚线的左边，而切割道区域1200位于虚线的右边。

而后，参照图5。如图5所示，蚀刻切割道区域1200中的互连层200，以在切割道区域1200的互连层200中形成凹槽210。

继续参照图6a、图6b。图6a、图6b绘示出在互连层200上方形成金属层300的两个方式。如图6a所示，金属层300形成于晶粒区域1100与切割道区域1200的互连层200的上方，且填满切割道区域1200的互连层200的凹槽210。具体而言，晶粒区域1100的金属层300与切割道区域1200的金属层300具有相同水平的上表面。

如图6b所示，金属层300保形地形成于晶粒区域1100与切割道区域1200的互连层200的上方。在一些实施方式中，金属层300保形地覆盖切割道区域1200的互连层200的凹槽210(标示于图5)。

参照图6a、图7，移除晶粒区域1100中的金属层300的一部分，以暴露出在金属层300下方的互连层200的一部分表面，且金属层300的剩余部分是作为导电接合垫310，如图7所示。此外，移除切割道区域1200的凹槽210(标示于图5)中的金属层300的一部分，以形成wat垫320保形地覆盖切割道区域1200的凹槽210(标示于图5)。

具体而言，wat垫320可具有底部323与围绕于底部323的侧部325，如图7所示。此外，wat垫320的侧部325可包含上部325a及下部325b。根据一些实施方式，底部323与侧部325的下部325b的厚度小于侧部325的上部325a的厚度，如图7所示。值得注意的是，wat垫320的底部323的顶面321低于导电接合垫310的顶面311，如图7所示。

请参照图6b、图7。如图6b所示，保形地形成于切割道区域1200的凹槽210(标示于图5)上方的金属层300是作为wat垫。此外，在图6b中，可移除晶粒区域1100中的金属层300的一部分，以暴露出在金属层300下方的互连层200的一部分表面，且金属层300的剩余部分是作为导电接合垫310，如图7所示。值得注意的是，wat垫320的底部323的顶面321低于导电接合垫310的顶面311，如图7所示。

在一些实施方式中，形成wat垫320的方法还包含移除切割道区域的凹槽中的wat垫的一部分，使其底部323与其侧部325的下部325b的厚度小于其侧部325的上部325a，如图7所示。

在一些实施方式中，在形成金属层300(如图6a、图6b所示)之前，形成晶圆的方法还包含在晶粒区域与切割道区域中的互连层的上方形成阻障层(未显示)。

前述的移除的方法可包含蚀刻或其他合适的工艺，其中蚀刻工艺包含干蚀刻及湿蚀刻。此外，形成互连层、金属层及组障层的方法可包含化学气相沉积(chemicalvapordeposition，cvd)、物理气象沉积(physicalvapordeposition，pvd)、电镀(plating)、原子层沉积(atomiclayerdeposition，ald) 或其他合适的方法。所属领域中具有通常知识者可根据其实际需求选择合适的方法。

本发明前述的实施方式优于现存的晶圆及其形成方法，并总结此些优点如下。如图2a至图3b所示，由于切割道区域1200中的wat垫320的顶面321低于晶粒区域1100中的导电接合垫310的顶面311，可降低在切割道区域的wat垫上因切晶步骤所导致的裂缝产生的可能性，且因此可降低裂缝自切割道区域的切割道侧向延伸至晶粒区域，进而避免水气与污染物渗入晶粒区域中的积体电路。因此，本发明中晶圆的改善结构可解决在切晶步骤期间所产生的裂缝问题，并维持电子装置效能。此外，本发明的导电接合垫可直接接线(directlywired)，因此可减少晶粒的尺寸。总结以上各点，本发明的晶圆可避免损害在晶粒区域中的积体电路的功能，且最小化晶粒的尺寸。

本发明已经相当详细地描述某些实施方式，但其他的实施方式也为可能的。因此，权利要求的精神和范筹不应限于本文所描述的实施方式。

虽然本发明已经以实施方式公开如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作各种变动与润饰，因此本发明的保护范围当视权利要求所界定者为准。