半导体装置的制作方法

本发明实施例涉及一种半导体装置。

背景技术：

诸如压控振荡器(voltagecontrolledoscillator，vco)、低噪声放大器(lownoiseamplifier，lna)以及锁相环(phaselockedloop，pll)等射频(radiofrequency，rf)电路被广泛用于无线通信系统中。在诸如千兆赫(ghz)频率范围的高频率下操作的各种射频电路与其他装置整合为系统。在一些实例中，射频电路被应用至微波或毫米波(millimeter-wave，mmw)设备中，其中微波或毫米波设备通常是指能够在约10ghz至300ghz频率下发送信号的装置。

在一些方法中，通过使栅极介电层变薄或使源极/漏极区变浅来实现该频率。在一些实施例中，为了获得较低的电阻电容(resistance-capacitance，rc)时间常数，降低栅极的片电阻。在一些方法中，装置被形成为包括非对称的浅掺杂漏极区(lightly-dopeddrain(ldd)region)。

技术实现要素：

根据本发明的一些实施例，一种半导体装置包括由衬底延伸的鳍片、第一源极/漏极特征、第二源极/漏极特征以及在鳍片上的栅极结构。栅极结构以及第一源极/漏极特征之间的距离不同于栅极结构以及第二源极/漏极特征之间的距离。

附图说明

图1a为根据一个或多个实施例的半导体装置的上视图；

图1b为沿图1a的线b-b’的根据一个或多个实施例的半导体装置的剖面图；

图2a为包括根据一个或多个实施例的半导体装置的环式震荡器的示意图；

图2b为图2a的根据一个或多个实施例的环式震荡器的布局示意图；

图3为制造根据一个或多个实施例的半导体装置的方法流程图。

具体实施方式

以下揭露内容提供用于实施所提供的目标的各种特征的许多各种实施例或实例。以下所描述的构件及配置的具体实例是为了以简化的方式传达本揭露为目的。当然，这些仅仅为实例而非用以限制。举例来说，于以下描述中，在第一特征上方或在第一特征上形成第二特征可包括第二特征与第一特征形成为直接接触的实施例，且也可包括第二特征与第一特征之间可形成有额外特征使得第二特征与第一特征可不直接接触的实施例。此外，本揭露在各种实例中可使用相同的组件符号及/或字母来指代相同或类似的部件。组件符号的重复使用是为了简单及清楚起见，且并不表示所欲讨论的各个实施例及/或配置本身之间的关系。

另外，为了易于描述附图中所示出的一个构件或特征与另一组件或特征的关系，本文中可使用例如「在…下」、「在…下方」、「下部」、「在…上」、「在…上方」、「上部」及类似术语的空间相对术语。除了附图中所示出的定向之外，所述空间相对术语意欲涵盖组件在使用或操作时的各种定向。设备可被另外定向(旋转90度或在其他定向)，而本文所用的空间相对术语相应地作出解释。

互补式金属氧化物半导体(cmos)技术的进步使得装置特征尺寸得以缩减、高集成电路密度得以增加以及在ghz范围内实现具有高处理速度的装置应用。然而，随着工艺几何空间的缩减，诸如栅极-接触件电容(cco)或栅极-源极/漏极边缘电容(cf)(甚至栅极-金属电容)等寄生电容变得越来越重要。cmos装置对于布局环境变得更加敏感且对于电路性能有显著影响。举例来说，由于局部互连件的密勒效应以及形成布线槽接触件，cco的强度相较于先前技术至少增加两倍，在一些情况下，导致时间延迟成比例增加以及电路速度降级。这些增大寄生电容的不匹配性能会影响所产生的信号的准确度。减少寄生电容有助于cmos装置在操作参数/容限(operatingparameter/tolerance)范围内发挥功能。

寄生电容在经设计集成电路中产生诸如不适当时间延迟等各种不利影响。因此，降低这些寄生电容对经设计集成电路的性能影响，将有助于维持高密度互连件在电路性能方面具有较小延迟变化。在一些方法中，通过缩减栅极结构，能增加导电度，因而减少时间延迟。在一些方法中，对沟道区进行掺杂以移置为远离(displacedawayfrom)鳍片表面，进而减少表面缺陷，因此最小化不适当的噪声。在一些方法中，通过延伸栅极结构以及源极/漏极特征中的至少一个之间的距离，可以降低cf、cco以及cm的强度，相较于不具有延伸距离的装置，其具有较短的信号延迟。将源极/漏极特征保持在最小设计规则(designrule)内，以维持非对称布置的面积越小越好，进而减少经设计集成电路的整体尺寸。

图1a为根据一个或多个实施例的半导体装置100的上视图。半导体装置100包括半导体带110、位于半导体带110中的内埋式沟道区120、栅极结构130、第一边缘结构132、第二边缘结构134、第一源极/漏极特征140、第二源极/漏极特征150以及接触结构160、162、164、166、168。内埋式沟道区120与半导体带110的侧壁表面分隔第一距离d1。第一源极/漏极特征140形成于栅极结构130以及第一边缘结构132之间，以及第二源极/漏极特征150形成于栅极结构130以及第二边缘结构134之间。栅极结构130具有第一长度l1。第一边缘结构132以及第二边缘结构134的各者具有第二长度l2。第一间距s1定义于栅极结构130以及第一源极/漏极特征140之间。第二间距s2定义于栅极结构130以及第二源极/漏极特征150之间。第三间距s3定义于第一源极/漏极特征140以及第一边缘结构132之间。第四间距s4定义于第二源极/漏极特征150以及第二边缘结构134之间。第五间距s5定义于栅极结构130以及第一边缘结构132之间。第六间距s6定义于栅极结构130以及第二边缘结构134之间。在一些实施例中，使用诸如相邻构件之间的最小间距规则及/或各构件的最小长度规则等设计规则形成半导体装置100。举例来说，第二间距s2、第三间距s3以及第四间距s4遵循设计规则中的最小间距规则。在一些实施例中，第五间距s5不同于第六间距s6。在一些实施例中，第一间距s1与第二间距s2的比例为约2：1至约4：1。在一些实施例中，第一间距s1与第二间距s2的比例为约2.5：1至约3.5：1。在一些实施例中，第一间距s1与第二间距s2的比例为3：1。在一些实例中，若第一间距s1与第二间距s2的比例过大，则半导体装置100将会占据过多面积以及增加半导体装置100的尺寸。在一些实例中，若第一间距s1与第二间距s2的比例过小，则半导体装置100将会具有低操作时间(slowoperationtime)。

图1b为沿图1a的线b-b’的根据本发明一个或多个实施例的半导体装置100的剖面图。半导体装置100还包括隔离特征112、井区122、氧化物界定区(oxidedefinition，od)124、接触结构160、162、164、166、168以及第一金属导线层170、172、174、176、178。接触结构160位于栅极结构130上。接触结构162以及接触结构164分别位于第一边缘结构132以及第二边缘结构134上。接触结构166以及接触结构168分别位于第一源极/漏极特征140以及第二源极/漏极特征150上。第一金属导线层170、172、174、176、178分别对应接触结构160、162、164、166、168。在一些实施例中，接触结构160、162、164、166、168为接触插塞。在一些实施例中，接触结构160、162、164、166、168为槽状接触件。在一些实施例中，栅极结构130、第一边缘结构132或第二边缘结构134中至少一个不是接触结构。

在一些实施例中，半导体装置100包括衬底(未示出)以及半导体带110。在一些实施例中，半导体带110又称为鳍片以及为鳍状场效晶体管(finfieldeffecttransistor，finfet)的一部分。半导体带110延伸于衬底上方。在一些实施例中，衬底以及半导体带110由相同材料制成。举例来说，衬底为硅衬底。在一些实例中，衬底包括诸如锗或金刚石等适当元素半导体、诸如碳化硅、氮化镓、砷化镓或磷化铟等适当化合物半导体或诸如硅化锗、硅化铟、砷化铝镓或磷砷化镓等适当合金半导体。在一些实例中，衬底为绝缘层上硅(soi)层衬底或蓝宝石上硅(sos)衬底。在一些实施例中，衬底以及半导体带110由不同材料制成。在一些实施例中，半导体装置100不具有半导体带110，因而各构件形成于衬底的平坦上表面上。隔离特征112围绕半导体带110，其又称为绝缘特征。隔离特征112电性隔离半导体装置100的氧化物界定区124与其他氧化物界定区。隔离特征112为浅沟槽隔离结构(sti)、场氧化物(fox)或其他适当电性绝缘结构。在一些实例中，隔离特征112的形成包括光刻工艺、通过蚀刻工艺于半导体带110或衬底中形成沟槽以及通过沉积工艺将一种或多种介电材料填入沟槽中。在一些实施例中，隔离特征112的形成包括另一种sti程序或硅局部氧化(lcos)。

在一些实施例中，于半导体带110上方形成顶氧化层(未示出)。在一些实例中，顶氧化层的形成包括热氧化工艺。在一些实例中，顶氧化层的形成包括沉积工艺。井区122形成于半导体带110中。在一些实施例中，井区122延伸至隔离特征112下方的衬底中。通过隔离特征112将井区122与相邻半导体装置的另一井区分开。对于n型晶体管来说，井区122为具有诸如硼、铟或其他适当受体掺质等p型掺质的p-井区。对于p型晶体管来说，井区122为具有诸如磷、砷、锑或其他适当供体掺质等n型掺质的n-井区。井区122的形成包括注入工艺。在一些实施例中，在注入工艺之后进行退火工艺。在各种实施例中，当栅极结构130作为晶体管的栅极端，则半导体装置100不具有井区122。

通过非均式注入工艺(inhomogeneousimplantationprocess)于半导体带110中形成内埋式沟道区120。对于n型晶体管来说，内埋式沟道区120掺杂有诸如硼、铟或其他适当受体掺质等p型掺质。对于p型晶体管来说，内埋式沟道区120掺杂有诸如磷、砷或其他适当供体掺质等n型掺质。内埋式沟道区120形成于栅极结构130下方以及第一源极/漏极特征140以及第二源极/漏极特征150之间。在一些实施例中，内埋式沟道区120的中间部分的掺质浓度高于内埋式沟道区120的末端部分的掺质浓度。内埋式沟道区120的掺质浓度沿着垂直于半导体带110的长度轴的方向呈高斯分布。在至少一实施例中，内埋式沟道区120的最高掺质浓度位于栅极结构130下方的部分内埋式沟道区120中。在至少一实施例中，内埋式沟道区120的最高掺质浓度为约1.7e18cm^-3至约2.0e20cm^-3。当掺质浓度过高或过低，将会使临界电压(vt)变化以及导致工艺变化/边界(processvariations/corners)有较大变异，而导致工艺难以预测。内埋式沟道区120形成于半导体带110中远离半导体带110表面的内部。在一些实施例中，内埋式沟道区120与半导体带110的上表面分隔第二距离d2。在一些实施例中，第一距离d1以及第二距离d2独立地为约2nm至约7nm。若第一距离d1以及第二距离d2过短，则将会导致闪烁噪声增加。在一些实例中，若第一距离d1以及第二距离d2过长，则将会增加短沟道效应。以栅极电压(vg)介于约vt至约vt+0.2伏特(v)之间为例，在半导体带110的中间部分处具有最大的电流密度，以及电流持续流经半导体带110的中间部分附近以及远离半导体带110的表面。在此方案中，半导体装置100展现低闪烁噪声程度。在一些实施例中，半导体装置100具有核心电压(corevoltage)或i/o电压。举例来说，在一些实施例中，核心电压约为0.8v至1.05v。举例来说，在一些实施例中，i/o电压为1.6v、2.5v或3.3v。在一些实施例中，内埋式沟道区120包括硅化锗或iii-v半导体材料。内埋式沟道区120的形成包括光刻工艺、注入工艺以及退火工艺。

栅极结构130、第一边缘结构132以及第二边缘结构134形成于半导体带110上。在至少一个实施例中，当衬底不具有半导体带110，栅极结构130、第一边缘结构132以及第二边缘结构134形成于衬底的上表面上。栅极结构130完全地在半导体带110上以及在第一边缘结构132以及第二边缘结构134之间。第一边缘结构132以及第二边缘结构134部分地在半导体带110上以及部分地在隔离特征(隔离区域)112上。第一边缘结构132以及第二边缘结构134不作为晶体管的栅极端，而是用以保护半导体装置100的边缘。在一些实施例中，多个栅极结构130位于第一边缘结构132以及第二边缘结构134之间。在一些实施例中，第一边缘结构132以及第二边缘结构134独立地包括虚设结构。在一些实施例中，第一边缘结构132以及第二边缘结构134完全地位于隔离特征(隔离区域)112上。栅极结构130位于井区122上方。在一些实施例中，当井区122延伸至隔离特征112下方的衬底中，第一边缘结构132以及第二边缘结构134也位于井区122上方；以及栅极结构130、第一源极/漏极特征(第一源极/漏极区域)140以及第二源极/漏极特征(第二源极/漏极区域)150共享井区122。在一些实施例中，通过先栅极法(gate-firstmethodology)形成栅极结构130、第一边缘结构132以及第二边缘结构134。在一些实施例中，为了增加1/gm频率，使栅极结构130的第一长度l1比设计规则中的最小长度规则缩减约1％至3％。举例来说，通过使用光学邻近修正(opticalproximitycorrection，opc)工艺形成的掩膜层缩减栅极结构130的第一长度l1。在一些实例中，若第一长度l1缩减过多，则将导致制造过程难以控制。在一些实例中，若第一长度l1缩减不足，则将无法达到所需功能性。在一些实例中，缩减第一长度l1，同时第一边缘结构132以及第二边缘结构134的第二长度l2遵循设计规则中的最小长度规则。在一些实施例中，通过后栅极法或后栅极法与先栅极法的合并工艺形成虚设结构。

在一些实施例中，在也称为栅极置换法的后栅极法中，栅极结构130、第一边缘结构132以及第二边缘结构134中的各者置换虚设多晶硅结构(dummypolystructures(未示出))。也称为牺牲多晶硅结构的虚设多晶硅结构首先形成于与后续所形成栅极结构130、第一边缘结构132以及第二边缘结构134的相同位置上且接着被移除并被一种或多种材料置换。

在一些实施例中，虚设多晶硅结构包括闸介电质及/或栅极。举例来说，闸介电质为氧化硅。在一些实施例中，氧化硅为热成长氧化物。在一些实施例中，闸介电质为高介电常数(高k)介电材料。高k介电材料的介电常数大于氧化硅的介电常数。在一些实施例中，栅极包括多晶硅(poly-si)、多晶硅化锗(poly-sige)、金属氮化物、金属硅化物、金属氧化物、金属及/或其他适当层。栅极的形成包括沉积工艺以及后续蚀刻工艺。在一些实施例中，虚设多晶硅结构还包括位于栅极上方的硬掩膜层。间隔件(未示出)沿着虚设多晶硅结构的侧壁。间隔件包括诸如氧化硅、氮化硅、氮氧化硅、碳化硅或其组合等介电材料。间隔件的形成包括含沉积与回蚀刻工艺的程序。在一些实施例中，间隔件包括氧化物-氮化物-氧化物(ono)结构。在各种实施例中，通过进行等向性或非等向性蚀刻工艺来图案化间隔件以形成d形、i形或l形间隔件。

第一源极/漏极特征140以及第二源极/漏极特征150形成于栅极结构130的相对侧上。第一源极/漏极特征140位于栅极结构130以及第一边缘结构132之间；以及第二源极/漏极特征150位于栅极结构130以及第二边缘结构134之间。在至少一个实施例中，第一源极/漏极特征140以及第二源极/漏极特征150位于井区122中以及内埋式沟道区120位于第一源极/漏极特征140以及第二源极/漏极特征150之间。在一些实施例中，第二间距s2、第三间距s3以及第四间距s4遵循设计规则中的最小间距规则。第一间距s1大于第二间距s2以形成非对称结构。在一些实施例中，第一源极/漏极特征140为晶体管的源极端以及第二源极/漏极特征150为晶体管的漏极端。在一些实施例中，第一源极/漏极特征140为晶体管的漏极端以及第二源极/漏极特征150为晶体管的源极端。由于栅极结构130以及第一源极/漏极特征140之间的距离(诸如第一间距s1)大于栅极结构130以及第二源极/漏极特征150之间的距离(诸如第二间距s2)，将降低寄生电容cf。举例来说，在一些实施例中，第一间距s1约为第二间距s2的三倍。第五间距s5大于第六间距s6，因此栅极结构130以及第一边缘结构132之间的多晶硅节距(polypitch)大于栅极结构130以及第二边缘结构134之间的多晶硅节距。在一个或多个实施例中，第一间距s1与第二间距s2的比例为约1.5至约4.5。若比例过大，则半导体装置100将会占据过多面积以及增加半导体装置100的尺寸。在一些实例中，若比例过小，则将无法达成半导体装置100的功能性。在一些实施例中，第二间距s2略长于最小间距规则，而第三间距s3以及第四间距s4仍遵循最小间距规则。在一些实施例中，通过大于350ghz的截止频率操作半导体装置100。

移除部分半导体带110以形成邻近虚设多晶硅结构的凹槽(未示出)。整个凹槽位于半导体带110中。在一些实施例中，当衬底不具有半导体带110，通过移除部分衬底形成凹槽。接着通过使用一种或多种半导体材料填入凹槽来进行填入工艺。凹槽的形成包括诸如湿蚀刻工艺或干蚀刻工艺等蚀刻工艺。在一些实施例中，通过外延工艺进行填入工艺。在一些实施例中，使用注入工艺独立地形成第一源极/漏极特征140以及第二源极/漏极特征150。在一些实施例中，通过外延工艺与注入工艺的合并程序来形成第一源极/漏极特征140以及第二源极/漏极特征150。举例来说，通过外延工艺来成长第一源极/漏极特征140以及第二源极/漏极特征150。p型晶体管包括使用p+离子掺质的注入工艺形成第一源极/漏极特征140以及第二源极/漏极特征150。n型晶体管不包括使用n+离子掺质的注入工艺。半导体装置100不具有浅掺杂漏极区。

在包括后栅极工艺的一些实施例中，在形成第一源极/漏极特征140以及第二源极/漏极特征150之后，由虚设多晶硅结构移除闸介电质与栅极以形成开口。在一些实施例中，移除栅极，而将闸介电质保留于半导体带110的上表面上。栅极结构130包括位于半导体带110上方的第一介电部分。在一些实例中，第一介电部分也称为接口层。栅极结构130还包括位于第一介电部分上方的第二介电部分。在一些实例中，第二介电部分也称为闸介电层。第二介电部分为u形或矩形。于第二介电部分上方形成导电材料。在一些实施例中，导电材料为钨。在一些实施例中，导电材料包括诸如钛、镍或钽等不同材料且具有适于p型晶体管或n型晶体管的功函数。当第二介电部分为矩形，导电材料接触间隔件。当第二介电部分为u形，第二介电部分将导电材料与间隔件隔开。在一些实施例中，顶层位于导电材料上方。

接触结构160、162、164、166、168分别耦合栅极结构130、第一边缘结构132、第二边缘结构134、第一源极/漏极特征140以及第二源极/漏极特征150。在一些实施例中，接触结构160、162、164、166、168为接触插塞。在一些实施例中，接触结构160、162、164、166、168为作为半导体装置100的内连件的槽状接触件。在一些实例中，当接触结构160、162、164、166、168为槽状接触件，通孔位于第一源极/漏极特征140以及接触结构166之间。当第一间距s1为第二间距s2的三倍，栅极结构130以及接触结构166之间的距离也为栅极结构130以及接触结构168之间的距离的三倍，因而降低寄生电容cco。在一些实例中，若比例过大，则半导体装置100将会占据过多面积以及增加半导体装置100的尺寸。在一些实例中，若比例过小，则将无法达到半导体装置100的功能性。接触结构160、162、164、166、168包括导电部分以及导线部分。导线部分侧向围绕导电部。第一金属导线层170、172、174、176、178分别耦合接触结构160、162、164、166、168。当接触结构160、162、164、166、168为槽状接触件，半导体装置100不具有第一金属导线层170、172、174、176、178；以及位于每个接触结构160、162、164、166、168上的通孔插塞为槽状接触件。当第一间距s1为第二间距s2的三倍，栅极结构130以及第一金属导线层176之间的距离也为栅极结构130以及第一金属导线层178之间的距离的三倍，因而降低寄生电容cm。在此非对称布置中，降低寄生电容cf、cco以及cm以及提升半导体装置100的速度。在一些实例中，若比例过大，则半导体装置100将会占据过多面积以及增加半导体装置100的尺寸。在一些实例中，若比例过小，则将无法达到半导体装置100的功能性。在一些实例中，半导体装置例如为高速半导体装置。

图2a为包括根据一个或多个实施例的半导体装置的环式震荡器200的示意图。在一些实施例中，半导体装置为半导体装置100(图1a)。环式震荡器200包括第一变频器210、第二变频器220以及第三变频器230。在一些实施例中，环式震荡器200包括三个以上的变频器，但环式震荡器200只要是包括奇数个变频器即可，变频器例如是非门(notgate)。在数字逻辑中，非栅极实现逻辑否定(logicalnegation)。第一变频器210包括第一p型晶体管211(也称为下拉晶体管)以及第一n型晶体管212(也称为上拉晶体管)。第二变频器220包括第二p型晶体管221以及第二n型晶体管222。第三变频器230包括第三p型晶体管231以及第三n型晶体管232。第一p型晶体管211包括栅极端213、漏极端214以及源极端215。第一n型晶体管212包括栅极端216、漏极端217以及源极端218。栅极端213耦合栅极端216，以及漏极端214耦合漏极端217。第二p型晶体管221包括栅极端223、漏极端224以及源极端225。第二n型晶体管222包括栅极端226、漏极端227以及源极端228。栅极端223耦合栅极端226，以及漏极端224耦合漏极端227。第三p型晶体管231包括栅极端233、漏极端234以及源极端235。第三n型晶体管232包括栅极端236、漏极端237以及源极端238。栅极端233耦合栅极端236，以及漏极端234耦合漏极端237。

图2b为根据本发明一个或多个实施例的环式震荡器200的布局示意图。环式震荡器200包括两个鳍片有源区240以及242。举例来说，鳍片有源区240位于n井区中以及鳍片有源区242位于p井区中。第一变频器210包括栅极特征213’、216’、漏极特征214’以及源极特征215’、218’。第二变频器220包括栅极特征223’、226’、漏极特征224’以及源极特征225’、228’。第三变频器230包括栅极特征233’、236’、漏极特征234’以及源极特征235’、238’。栅极特征213’通过连接特征270电性耦合漏极特征224’，以及栅极特征223’通过连接特征272电性耦合漏极特征234’。在一些实施例中，漏极特征224’以及234’对应槽状接触层以及连接特征270以及272对应第一金属层。在一些实施例中，漏极特征224’以及234’对应第一金属层以及连接特征270以及272对应第二金属层。栅极特征233’电性耦合漏极特征214’以形成环式震荡器。在一些实施例中，栅极特征233’连接第一金属层中的漏极特征214’。在一些实施例中，栅极特征233’通过通孔280以及282连接第二金属层中的漏极特征224’。

在一些实施例中，为了增加环式震荡器200的操作速度，栅极特征与漏极特征之间的间距大于栅极特征与源极特征之间的间距。在一些实施例中，环式震荡器200包括栅极特征与源极特征之间的间距，其大于栅极特征与漏极特征之间的间距。举例来说，间距s11、s13、s21、s23、s31以及s33分别大于间距s12、s14、s22、s24、s32以及s34。在一些实施例中，间距s12-s34遵循设计规则中的最小间距规则以及间距s11-s33约为最小间距规则的三倍。在一些实施例中，间距s11-s33与间距s12-s34之间的比例分别为约1.5至约4.5。若比例过大，则环式震荡器200将会占据过多面积。在一些实例中，若比例过小，则将无法达成环式震荡器200的功能性。在一些实施例中，仅间距s11、s21以及s31相对于最小间距规则延伸，而其他间距仍遵循最小间距规则。在一些实施例中，仅间距s12、s22以及s32相对于最小间距规则延伸，而其他间距仍遵循最小间距规则。在一些实施例中，第一变频器210、第二变频器220以及第三变频器230中的各者的延迟时间约小于76皮秒。

图3为制造根据本发明一个或多个实施例的半导体装置的方法300的流程图。方法300包括操作310，其中于半导体带上形成栅极结构。在一些实施例中，通过使用光学邻近修正工艺形成的掩膜层缩短栅极结构长度。在一些实施例中，栅极结构形成于衬底上以形成平面(planar)半导体装置。

在操作320处，将非均质掺质掺杂至半导体带中以形成内埋式沟道。在一些实施例中，内埋式沟道与半导体带的上表面与侧表面分隔约2nm至约7nm的距离。

在操作330处，于半导体带中形成第一源极/漏极特征以及第二源极/漏极特征，以及栅极结构以及第一源极/漏极特征之间的距离约为栅极结构以及第二源极/漏极特征之间的距离的1.5至4.5倍。在一些实施例中，第一源极/漏极特征为晶体管的源极端以及第二源极/漏极特征为晶体管的漏极端。在一些实施例中，第一源极/漏极特征为晶体管的漏极端以及第二源极/漏极特征为晶体管的源极端。在一些实施例中，栅极结构以及第二源极/漏极特征之间的距离仍维持在设计规则的最小间距中。

在操作340处，于第一源极/漏极特征以及第二源极/漏极特征上形成接触结构。在一些实施例中，接触结构为接触插塞。在一些实施例中，接触结构为槽状接触件。

在操作350处，于接触结构上形成第一金属导线层。举例来说，第一金属层176以及178耦合接触结构166以及168。当接触结构166以及168为槽状接触件，半导体装置不具有第一金属层175以及178。

可进一步对半导体装置100以及环式震荡器200进行处理以完成其制造。举例来说，在一些实施例中，第一保护层形成于金属间介电层上以及第二保护层形成于第一保护层上。在一些实施例中，第一保护层以及第二保护层独立地包括氧化物、氮化物以及其组合。半导体装置100以及环式震荡器200还包括位于最上层金属层上且与最上层金属层实体连接的铝环(另可称为铝垫或垫环)。铝环可包括位于第一保护层上方的部分以及穿过第一保护层的部分。铝环与暴露于半导体装置100以及环式震荡器200的表面上的接合垫(未示出)同时形成。

本发明的一实施例有关于半导体装置。半导体装置包括由衬底延伸的鳍片、第一源极/漏极特征、第二源极/漏极特征以及在所述鳍片上的栅极结构。所述栅极结构以及所述第一源极/漏极特征之间的距离不同于所述栅极结构以及所述第二源极/漏极特征之间的距离。

本发明的另一实施例有关于半导体装置。半导体装置包括具有第一栅极结构、第一源极特征、第一漏极特征以及第一对接触结构的第一晶体管以及具有第二栅极结构、第二源极特征、第二漏极特征以及第二对接触结构的第二晶体管。所述第一源极特征以及所述第一漏极特征位于第一井区中，以及所述第一栅极结构以及所述第一对接触结构中的一接触结构之间的距离大于所述第一栅极结构以及所述第一对接触结构中的另一接触结构之间的距离。所述第二源极特征以及所述第二漏极特征位于第二井区中，以及所述第二栅极结构以及所述第二对接触结构中的一接触结构之间的距离大于所述第二栅极结构以及所述第二对接触结构中的另一接触结构之间的距离。

本发明的又一实施例有关于制造半导体装置的方法。所述方法包括于半导体带上形成栅极结构、第一边缘结构以及第二边缘结构、于所述栅极结构以及所述第一边缘结构之间形成第一源极/漏极特征以及于所述栅极结构以及所述第二边缘结构之间形成第二源极/漏极特征。所述栅极结构以及所述第一源极/漏极特征之间的距离约为所述栅极结构以及所述第二源极/漏极特征之间的距离的1.5至4.5倍。

在一实施例中，其中所述栅极结构以及所述第一源极/漏极特征之间的距离与所述栅极结构以及所述第二源极/漏极特征之间的距离的比例为约1.5至约4.5。

在一实施例中，还包括：所述第一源极/漏极特征以及所述第二源极/漏极特征之间的内埋式沟道区，其中最高掺质浓度位于所述栅极结构下方。

在一实施例中，其中所述内埋式沟道区的末端部分接触所述第一源极/漏极特征以及所述第二源极/漏极特征，以及所述内埋式沟道区的中间部分的掺质浓度高于所述内埋式沟道区的末端部分的掺质浓度。

在一实施例中，还包括：位于所述栅极结构的相对侧上的第一边缘结构以及第二边缘结构，其中所述第一源极/漏极特征位于所述第一边缘结构以及所述栅极结构之间以及所述第二源极/漏极特征位于所述第二边缘结构以及所述栅极结构之间，以及所述第一边缘结构以及所述第一源极/漏极特征之间的距离实质上等于所述第二边缘结构以及所述第二源极/漏极特征之间的距离。

在一实施例中，其中所述栅极结构的长度约比所述第一边缘结构的长度或所述第二边缘结构的长度短1％至3％。

在一实施例中，还包括：耦合所述第一源极/漏极特征的第一接触结构以及耦合所述第二源极/漏极特征的第二接触结构，其中所述第一接触结构以及所述栅极结构之间的电容小于所述第二接触结构以及所述栅极结构之间的电容。

在一实施例中，其中所述半导体装置不具有浅掺杂漏极区。

在一实施例中，其中所述半导体装置的截止频率大于350ghz。

在一实施例中，其中所述第一晶体管为n型晶体管以及所述第二晶体管为p型晶体管。

在一实施例中，其中所述第一栅极结构耦合所述第二栅极结构以及所述第一漏极特征耦合所述第二漏极特征以形成变频器，其中所述变频器的延迟时间小于76皮秒。

在一实施例中，其中所述第一栅极结构与所述第一对接触结构中的一接触结构之间的距离以及所述第一栅极结构与所述第一对接触结构中的另一接触结构之间的距离的至少一比例为约4.5至约1.5，或所述第二栅极结构与所述第二对接触结构中的一接触结构之间的距离以及所述第二栅极结构与所述第二对接触结构中的另一接触结构之间的距离的至少一比例为约4.5至约1.5。

在一实施例中，其中所述第一晶体管具有第一内埋式沟道区以及所述第二晶体管具有第二内埋式沟道区。

在一实施例中，还包括：位于所述第一栅极结构的相对侧上的第一对边缘结构，其中所述第一源极特征位于所述第一栅极结构以及所述第一对边缘结构中的一边缘结构之间以及所述第一漏极特征位于所述第一栅极结构以及所述第一对边缘结构中的另一边缘结构之间；以及位于所述第二栅极结构的相对侧上的第二对边缘结构，其中所述第二源极特征位于所述第二栅极结构以及所述第二对边缘结构中的一边缘结构之间以及所述第二漏极特征位于所述第二栅极结构以及所述第二对边缘结构中的另一边缘结构之间。

在一实施例中，其中所述第一栅极结构的长度相较于所述第一对边缘结构的长度短约1％至3％，以及所述第二栅极结构的长度相较于所述第二对边缘结构的长度短约1％至3％。

在一实施例中，其中所述第一源极特征以及所述第一对边缘结构中的一边缘结构之间的距离实质上等于所述第一漏极特征以及所述第一对边缘结构中的另一边缘结构之间的距离。

在一实施例中，其中所述第一源极特征以及所述第一漏极特征不具有n型掺质。

在一实施例中，其中所述第一晶体管或所述第二晶体管具有0.08伏特的临界电压或1.8伏特的临界电压。

以上概述了数个实施例的特征，使本领域具有通常知识者可更佳了解本揭露的态样。本领域具有通常知识者应理解，其可轻易地使用本揭露作为设计或修改其他工艺与结构的依据，以实行本文所介绍的实施例的相同目的及/或达到相同优点。本领域具有通常知识者还应理解，这种等效的配置并不悖离本揭露的精神与范畴，且本领域具有通常知识者在不悖离本揭露的精神与范畴的情况下可对本文做出各种改变、置换以及变更。