半导体器件的制作方法

本申请要求由Francis J.CARNEY和Michael J.SEDDON发明的、提交于2015年9月17日的名称为“SEMICONDUCTOR PACKAGES AND METHODS”(半导体封装件及制造方法)的美国临时申请No.62/219,666的权益，该申请以引用方式并入本文，并且据此要求该申请的共同主题的优先权。

技术领域

本实用新型总体涉及半导体器件，更具体地讲涉及半导体器件以及在半导体管芯上形成悬突的方法。

背景技术：

半导体器件在现代电子产品中很常见。电子部件中半导体器件的数量和密度各不相同。半导体器件可执行多种多样的功能，诸如模数信号处理、传感器、电磁信号的发送和接收、电子器件控制、功率管理以及音频/视频信号处理。分立半导体器件通常包含一种类型的电子部件，例如，发光二极管(LED)、小信号晶体管、电阻器、电容器、电感器、二极管、整流器、晶闸管以及功率金属氧化物半导体场效应晶体管(MOSFET)。集成半导体器件通常包括数百至数百万的电子部件。集成半导体器件的例子包括微控制器、专用集成电路(ASIC)、功率转换、标准逻辑、放大器、时钟管理、存储器、接口电路以及其他信号处理电路。

在半导体行业中，需要让封装尺寸更小更薄，以使最终产品诸如手机、计算机和手表的尺寸和重量能够减小。半导体管芯通常安装在引线框或衬底上，例如图1所示。半导体管芯50具有有源表面52和背表面54。金属层56形成在背表面54上方。用焊锡圆角或导电环氧树脂62在半导体管芯50上将金属层56设置在引线框架60上。焊锡圆角或导电环氧树脂62通常向上流到半导体管芯50的侧面58以形成良好的接合。由于半导体管芯50变得更薄、更小，焊锡圆角或导电环氧树脂62可以过度向上芯吸至侧表面58，并且可能迁移到有源表面52上。有源表面52上的焊锡圆角或导电环氧树脂62可能带来制造问题，例如短路和漏电。

使焊锡圆角或导电环氧树脂62在侧表面58上过度芯吸以及芯吸到有源表面52上的可能性限制了制备半导体管芯50的薄度并同时可以避免上述情况的可能。由于有源区域更靠近焊锡圆角或导电环氧树脂62的芯吸，因此越薄的半导体管芯50越容易受到影响。另一方面，使焊锡圆角或导电环氧树脂62更薄以适应更薄的半导体管芯50会降低互连的强度。此外，越小的半导体管芯越难操控，因此更易于旋转偏离水平接触，并且更易于使焊锡或环氧树脂更靠近有源表面52。

在图2中，倒装芯片型半导体管芯70具有有源表面72和背表面76，所述有源表面具有互连焊盘74。半导体管芯70定位在衬底80上方，其中互连焊盘74朝向该衬底取向。在衬底80上互连焊盘74与导电迹线84之间形成焊锡82，以提供电互连。焊锡圆角82可以向上芯吸到半导体管芯70的侧面86，并侵占有源表面72。如果焊锡圆角82在侧表面76上过度芯吸或芯吸到有源表面72上，可能会带来制造问题，例如短路和漏电。

技术实现要素：

本实用新型的一个方面的目的在于提供一种能够减少制造问题(例如短路和漏电)的半导体器件。

本实用新型的一个方面涉及一种半导体器件，其特征在于，包括：第一半导体管芯，所述第一半导体管芯包括基极材料；以及覆盖层，所述覆盖层在所述基极材料的表面上方形成，其中所述第一半导体管芯包括在所述基极材料的侧表面上的悬突。

优选地，所述覆盖层由绝缘材料或金属构成。

优选地，所述半导体器件还包括在所述基极材料的表面中形成的沟槽，其中所述覆盖层延伸到所述沟槽中以形成所述覆盖层的所述悬突。

优选地，所述悬突在所述基极材料内形成。

优选地，所述悬突延伸出所述基极材料的边缘。

优选地，所述半导体器件还包括部分地设置在所述悬突下方的第二半导体管芯。

优选地，所述半导体器件还包括衬底，其中所述第一半导体管芯设置在所述衬底上方，并且所述悬突阻止材料从所述衬底迁移至所述基极材料的表面。

本实用新型的一个方面涉及一种半导体器件，其特征在于，包括：半导体管芯；和悬挑覆盖层，所述悬挑覆盖层在所述半导体管芯上方形成。

优选地，所述悬挑覆盖层与所述半导体管芯的侧表面重叠。

优选地，所述悬挑覆盖层的宽度大于所述半导体管芯的宽度。

本实用新型的一个方面的技术效果在于所提供的半导体器件能够减少制造问题(例如短路和漏电)。

附图说明

图1示出半导体管芯与引线框之间的常见安装构造；

图2示出倒装芯片型半导体管芯与衬底之间的另一常见安装构造；

图3a至图3c示出具有多个由划片街区(saw street)隔开的半导体管芯的半导体晶片；

图4a至图4e示出一种在半导体管芯上形成悬突的方法；

图5示出设置有悬突的半导体管芯，其中有源表面朝向引线框取向；

图6示出设置有悬突的半导体管芯，其中背表面朝向引线框取向；

图7示出设置有悬突的并排半导体管芯，其中背表面朝向引线框取向；

图8a至图8c示出另一种在半导体管芯上形成悬突的方法；

图9示出根据图8a至图8c、其中悬突设置在引线框上的半导体管芯；

图10a至图10c示出另一种在半导体管芯上形成悬突的方法；

图11示出根据图10a至图10c、其中悬突设置在引线框上的半导体管芯；

图12a至图12c示出另一种在半导体管芯上形成悬突的方法；

图13示出根据图12a至图12c、其中悬突设置在引线框上的半导体管芯；

图14示出在悬突内部分堆叠的半导体管芯；

图15示出在悬突内部分堆叠的半导体管芯以及用于电互连的焊丝的另一个实施方案；以及

图16示出在悬突内部分堆叠的半导体管芯以及沿循悬突的侧表面并用于电互连的导电迹线的一个实施方案。

具体实施方式

下文参照附图描述了一个或多个实施方案，其中类似的数字表示相同或相似的元件。虽然按照实现某些目标的最佳模式描述了附图，但描述旨在涵盖可包括在本公开的实质和范围内的替代形式、修改形式和等同形式。如本文使用的术语“半导体管芯”兼指该词语的单数形式和复数形式，并且相应地，可同时涉及单个半导体器件和多个半导体器件。半导体器件一般采用两种复杂的制造工艺制造：前端制造和后端制造。前端制造涉及在半导体晶圆的表面上形成多个管芯。晶圆上的每个管芯可包含有源电子部件、无源电子部件以及光学器件，它们电连接以形成功能电路。有源电子部件诸如晶体管和二极管具有控制电流流动的能力。无源电子部件诸如电容器、电感器和电阻器形成执行电路功能所必需的电压电流关系。光学器件通过将光波或电磁辐射的可变衰减转换成电信号来检测和记录图像。

后端制造是指将成品晶圆切割或切割成单独的半导体管芯，并封装半导体管芯以实现结构支撑、电互连和环境隔离。使用等离子蚀刻、激光切割工具或锯片沿晶圆的非功能区(称为划片街区(saw street)或划道)对晶圆进行切割。在切割后，单独半导体管芯被安装至封装衬底，该封装衬底包括用于与其他系统部件互连的引脚或互连焊盘。在半导体管芯上方形成的互连焊盘随后连接到封装内的互连焊盘。电连接可通过导电层、凸块、螺柱凸块、导电胶或焊丝形成。密封剂或其他模制材料沉积在封装件上方，以提供物理支撑和电绝缘隔离。然后，将成品封装件插入到电系统中，半导体器件的功能便可提供给其他系统部件使用。

图3a示出具有基极衬底材料102诸如硅、锗、磷化铝、砷化铝、砷化镓、氮化镓、磷化铟、碳化硅或其他基体半导体材料的半导体晶圆100。多个半导体管芯104形成在晶圆100上，通过无源划片街区106分开，如上所述。划片街区106提供用以将半导体晶圆100切割成单独半导体管芯104的切割区域。在一个实施方案中，半导体晶圆100的宽度或直径为100-450毫米(mm)，厚度为15-100微米(μm)。

图3b示出半导体晶圆100的一部分的剖面图。每个半导体管芯104具有背表面108以及有源表面或区域110，该有源表面或区域包含模拟或数字电路，该模拟或数字电路实施为形成在管芯内并根据管芯的电学设计和功能电互连的有源器件、无源器件、导电层和介电层。例如，电路可包括一个或多个晶体管、二极管以及其他电路元件，这些元件形成在有源表面或区域110内以实现模拟电路或数字电路，诸如数字信号处理器(DSP)、微控制器、ASIC、功率转换、标准逻辑、放大器、时钟管理、存储器、接口电路以及其他信号处理电路。半导体管芯104还可包含用于射频信号处理的集成无源器件(IPD)，诸如电感器、电容器和电阻器。有源表面110可包含图像传感器区域，该图像传感器区域实施为互补金属氧化物半导体(CMOS)或N型金属氧化物半导体(NMOS)技术中的半导体电荷耦合器件(CCD)和有效像素传感器。半导体管芯104可为光学透镜、检测器、垂直腔面发射激光器(VCSEL)、波导、堆叠管芯、电磁(EM)滤波器或多芯片模块。在一个实施方案中，半导体管芯104是倒装芯片型半导体管芯。

使用PVD、CVD、电解电镀、化学镀层工艺、蒸镀或其他合适的金属沉积工艺在有源表面110上方形成导电层112。导电层112包括一层或多层铝(Al)、铜(Cu)、锡(Sn)、镍(Ni)、金(Au)、银(Ag)、钛(Ti)、钛钨(TiW)或其他合适的导电材料。导电层112用作与有源表面110上的电路电连接的互连焊盘。

作为质量控制流程的一部分，半导体晶圆100经过电测试和检查。使用人工目视检查和自动光学系统对半导体晶圆100进行检查。可使用软件对半导体晶圆100进行自动光学分析。目视检查方法可采用诸如扫描电子显微镜、高强度光或紫外线、金相显微镜或具有10x-500x放大率的显微镜等设备。检查半导体晶圆100的结构特性，包括翘曲、厚度变化、表面颗粒、不规则性、开裂、分层、污染和变色。

半导体管芯104内的有源部件和无源部件经受晶圆级的电性能和电路功能测试。使用包括多个探针或测试引线118的测试探针116或者其他测试设备测试每个半导体管芯104的功能和电参数，如图3c所示。探针118用于与每个半导体管芯104上的节点或导电层112形成电接触，并且向互连焊盘112提供电刺激。半导体管芯104响应电刺激，该响应由计算机测试系统120测量并与预期响应进行比较，以测试半导体管芯的功能。电测试内容可包括电路功能、引线完整性、电阻率、连续性、可靠性、结深、ESD、射频性能、驱动电流、阈值电流、泄漏电流以及特定于部件类型的工作参数。对半导体晶圆100的检查和电测试使检测合格的半导体管芯104能够被指定为用于半导体封装的已知合格管芯。

图4a至图4e示出一种在半导体管芯104上形成延伸出有源表面110的悬突的方法；在图4a中，在每个半导体管芯104的有源表面或区域110和导电层112上方同时以图3a的晶圆形式形成掩模层124。掩模层124可以用具有开口126的光刻胶或图案化的氧化物层制成。

在图4b中，穿过掩模层124中的开口126实施等离子蚀刻工艺，以去除每个半导体管芯104的基极衬底材料102的一部分，并形成部分延伸进入基极衬底材料102但不完全贯穿基极衬底材料的沟槽128。在一个实施方案中，沟槽128进入基极衬底材料102的宽度为2-5μm，深度为5-10μm。等离子蚀刻的优点在于将基极衬底102去除以形成精密表面，同时保持该基极衬底材料的结构和完整性。或者，沟槽128可通过激光直接烧蚀(LDA)或其他湿法或干法化学蚀刻工艺来形成。

在图4c中，移除掩模层124，并使用PVD、CVD、印刷、层压、旋涂、喷涂、狭缝涂布或其他涂布工艺在半导体管芯104的有源表面110和导电层112上方及沟槽128中形成绝缘或钝化层130。绝缘层130包含一个或多个无机材料层，例如二氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)、五氧化二钽(Ta2O5)、氧化铝(Al2O3)或具有类似绝缘和结构特性的其他材料。作为另外一种选择，绝缘层130包含一层或多层有机材料，例如聚酰亚胺、苯并环丁烯(BCB)、聚苯并恶唑(PBO)或具有类似绝缘和结构特性的其他材料。绝缘层130的厚度为约2.0μm，起到覆盖层的作用。作为另外一种选择，覆盖层130可为金属。

在图4d中，掩模层134形成在绝缘层130上方。掩模层134可以用具有开口136的光刻胶或图案化的氧化物层制成。穿过掩模层134中的开口136实施等离子蚀刻工艺，去除绝缘层130延伸到导电层112和划片街区106的部分。等离子蚀刻的优点在于在半导体管芯104上形成精密表面。或者，可通过LDA或其他湿法或干法化学蚀刻工艺去除绝缘层130延伸到导电层112和划片街区106的部分。

在图4e中，半导体晶圆100被安装到膜框架或背带142上。通过各向同性蚀刻去除绝缘层130下方的部分基极衬底材料102并将半导体管芯104进行切割。使用绝缘层130作为掩模，通过各向同性蚀刻对绝缘层进行底切，形成从半导体管芯104的侧表面141延伸出的悬缘或悬突140。基极衬底材料102向上移至绝缘层130，使得在基极衬底材料与绝缘层之间的边界处形成悬突140。悬突140延伸出基极衬底材料102的边缘5-10μm。

图5示出安装到引线框或衬底144上的半导体管芯104。例如，将半导体管芯104安装到引线框144的管芯焊盘上，其中绝缘层130朝向引线框取向。导电材料146将引线框144上的互连点连接至导电层112。悬突140防止导电材料146迁移到侧表面141上并导致有源表面110与侧表面141之间发生漏电或短路，这可在不同的电位操作。

图6示出安装到引线框或衬底144上的半导体管芯104的另一个实施方案。在这种情况下，以背表面108朝向衬底144取向的方式安装半导体管芯104。在半导体管芯104周围形成诸如焊锡或导电环氧树脂的导电材料148。绝缘层130的悬突140防止导电材料148被芯吸通过悬突到达有源表面110上并造成漏电或短路缺陷。也就是说，悬突140阻止导电材料148迁移到有源表面110上。通过在切割工艺过程中对绝缘层130进行底切来形成悬突140，半导体管芯104可被制成更薄的管芯和/或更小间距的管芯，而不会有半导体封装的芯吸缺陷和强度损失。悬突140起到阻止芯吸导电材料148迁移到有源表面110上的屏障的作用。

图7示出安装到引线框或衬底150上的半导体管芯104a-104b的另一个实施方案。以背表面108朝向衬底150取向的方式分别安装半导体管芯104a-104b。半导体管芯104a的悬突140与半导体管芯104b的悬突140直接物理接触。半导体管芯104a-104b可并排定位以减小半导体封装的尺寸。诸如导电层的互连结构152可以在半导体管芯104a的导电层112与半导体管芯104b的导电层112之间、在桥接悬突140上方形成。互连结构152提供了半导体管芯104a-104b之间的有效电连接，即较高的速度、较低的电感、较低的电阻等。

在半导体管芯104a-104b周围形成诸如焊锡或导电环氧树脂的导电材料154。绝缘层130的悬突140防止导电材料154被芯吸通过悬突到达半导体管芯104a-104b的有源表面110上并造成漏电或短路缺陷。也就是说，悬突140阻止导电材料154迁移到有源表面110上。通过在切割工艺过程中对绝缘层130进行底切来形成悬突140，半导体管芯104a-104b可被制成更薄的管芯和/或更小间距的管芯，而不会有半导体封装的芯吸缺陷和强度损失。悬突140起到阻止芯吸导电材料154迁移到半导体管芯104a-104b的有源表面110上的屏障的作用。

图8a至图8c示出另一种在半导体管芯104上形成延伸出有源表面110的悬突的方法；从图3c继续，使用PVD、CVD、印刷、层压、旋涂、喷涂、狭缝涂布或其他涂布工艺在半导体管芯104的有源表面110和导电层112上方形成晶圆级的绝缘或钝化层160。绝缘层160包含一层或多层绝缘材料，例如SiO2、Si3N4、SiON、Ta2O5、Al2O3、聚酰亚胺、苯并环丁烯基聚合物或具有类似绝缘和结构特性的其他材料。作为另外一种选择，绝缘层160包含一层或多层有机材料，例如聚酰亚胺、BCB、PBO或具有类似绝缘和结构特性的其他材料。绝缘层160的厚度为约2.0μm，起到覆盖层的作用。作为另外一种选择，覆盖层160可为金属。

在图8b中，掩模层162形成在绝缘层160上方。掩模层162可以用具有开口164的光刻胶或图案化的氧化物层制成。穿过掩模层162中的开口164实施等离子蚀刻工艺，去除绝缘层160延伸到导电层112和划片街区106的部分。等离子蚀刻的优点在于在半导体管芯104上形成精密表面。或者，可通过LDA或其他湿法或干法化学蚀刻工艺去除绝缘层160延伸到导电层112和划片街区106的部分。

在图8c中，半导体晶圆100被安装到膜框架或背带166上。通过各向同性蚀刻去除绝缘层160下方的部分基极衬底材料102并将半导体管芯104进行切割。使用绝缘层160作为掩模，通过各向同性蚀刻对绝缘层进行底切，形成从半导体管芯104的侧表面171延伸出的悬缘或悬突170。基极衬底材料102向上移至绝缘层160，使得在基极衬底材料与绝缘层之间的边界处形成悬突170。悬突170延伸出基极衬底材料102的边缘5-10μm。

图9示出安装到引线框或衬底172上的半导体管芯104。例如，以背表面108朝向衬底172取向的方式安装半导体管芯104。在半导体管芯104周围形成诸如焊锡或导电环氧树脂的导电材料176。绝缘层160的悬突170防止导电材料176被芯吸通过悬突到达有源表面110上并造成漏电或短路缺陷。也就是说，悬突170阻止导电材料176迁移到有源表面110上。通过在切割工艺过程中对绝缘层160进行底切来形成悬突170，半导体管芯104可被制成更薄的管芯和/或更小间距的管芯，而不会有半导体封装的芯吸缺陷和强度损失。悬突170起到阻止芯吸导电材料176迁移到有源表面110上的屏障的作用。

图10a至图10c示出另一种在半导体管芯104上形成延伸出有源表面110的悬突的方法；从图3c继续，使用PVD、CVD、印刷、层压、旋涂、喷涂、狭缝涂布或其他涂布工艺在半导体管芯104的有源表面110和导电层112上方形成晶圆级的绝缘或钝化层182。绝缘层182包含一层或多层无机材料，例如SiO2、Si3N4、SiON、Ta2O5、Al2O3或具有类似绝缘和结构特性的其他材料。作为另外一种选择，绝缘层182包含一层或多层有机材料，例如聚酰亚胺、BCB、PBO或具有类似绝缘和结构特性的其他材料。绝缘层182的厚度为约2.0μm，起到覆盖层的作用。作为另外一种选择，覆盖层182可为金属。

在图10b中，采用等离子蚀刻工艺去除延伸到导电层112和划片街区106的部分绝缘层182。等离子蚀刻的优点在于在半导体管芯104上形成精密表面。或者，可通过LDA或其他湿法或干法化学蚀刻工艺去除绝缘层160延伸到导电层112和划片街区106的部分。

在图10c中，半导体晶圆100被安装到膜框架或背带186上。通过各向同性蚀刻去除绝缘层182下方的部分基极衬底材料102并将半导体管芯104进行切割。使用绝缘层182作为掩模，通过各向同性蚀刻对绝缘层进行底切，形成从半导体管芯104的侧表面191延伸出的悬缘或悬突190。基极衬底材料102向上移至绝缘层182，使得在基极衬底材料与绝缘层之间的边界处形成悬突190。悬突190延伸出基极衬底材料102的边缘5-10μm。

图11示出安装到引线框或衬底192上的半导体管芯104。例如，以绝缘层182朝向衬底192取向的方式安装半导体管芯104。在半导体管芯104周围形成诸如焊锡或导电环氧树脂的导电材料196。悬突190防止导电材料196迁移到侧表面191上并导致有源表面110与侧表面191之间发生漏电或短路缺陷，这可在不同的电位操作。

图12a至图12c示出另一种在半导体管芯104上形成延伸出有源表面110的悬突的方法；从图3c继续，使用PVD、CVD、印刷、层压、旋涂、喷涂、狭缝涂布或其他涂布工艺在半导体管芯104的有源表面110和导电层112上方形成晶圆级的绝缘或钝化层202。绝缘层202包含一层或多层无机材料，例如SiO2、Si3N4、SiON、Ta2O5、Al2O3或具有类似绝缘和结构特性的其他材料。作为另外一种选择，绝缘层202包含一层或多层有机材料，例如聚酰亚胺、BCB、PBO或具有类似绝缘和结构特性的其他材料。绝缘层202的厚度为约2.0μm，起到覆盖层的作用。作为另外一种选择，覆盖层202可为金属。

在图12b中，掩模层204形成在绝缘层202上方。掩模层204可以用具有开口206的光刻胶或图案化的氧化物层制成。穿过掩模层204中的开口206实施等离子蚀刻工艺，去除绝缘层202延伸到导电层112和划片街区106的部分。等离子蚀刻的优点在于在半导体管芯104上形成精密表面。或者，可通过LDA或其他湿法或干法化学蚀刻工艺去除绝缘层202延伸到导电层112和划片街区106的部分。

在图12c中，半导体晶圆100被安装到膜框架或背带208上。使用各种蚀刻去除绝缘层202下方的部分基极衬底材料102并对半导体管芯104进行切割。在这种情况下，移除绝缘层202下方的部分基极衬底材料102可在基极衬底材料的侧表面211中形成悬缘或悬突210。更具体地讲，通过将等离子蚀刻从较慢的工艺(产生直的侧壁)转换为较快的各向同性蚀刻，可对先前的结构进行底切以形成悬突210。基极衬底材料102的一部分保留在悬突210与绝缘层202之间。等离子蚀刻的优点在于将基极衬底材料102去除以形成精密表面，同时保持该基极衬底材料的结构和完整性。

图13示出安装到引线框或衬底220上的半导体管芯104。例如，以背表面108朝向衬底220取向的方式安装半导体管芯104。在半导体管芯104周围形成诸如焊锡或导电环氧树脂的导电材料226。基极衬底材料102中的悬突210防止导电材料226被芯吸通过悬突到达有源表面110上并造成漏电或短路缺陷。也就是说，悬突210阻止导电材料226迁移到有源表面110上。通过在切割过程中形成基极衬底材料102中的悬突210，半导体管芯104可被制成更薄的管芯和/或更小间距的管芯，而不会有半导体封装的芯吸缺陷和强度损失。悬突210起到阻止芯吸导电材料226迁移到有源表面110上的屏障的作用。

图14示出安装到引线框或衬底230上的半导体管芯104，与图12c类似。例如，以背表面108朝向衬底230取向的方式安装半导体管芯104。在这种情况下，基极衬底材料102中的悬突232的横向深度为50-150μm。半导体管芯236的高度小于半导体管芯104的高度。半导体管芯236设置在引线框230的第二管芯焊盘上方，部分位于悬突232内。半导体管芯236的侧表面238可以与半导体管芯104的侧表面240直接物理接触。导电通孔244从半导体管芯104的导电层112垂直延伸穿过基极衬底材料102。凸块252可设置在导电通孔244(或导电层112的底部)与半导体管芯236的导电层248之间，其被连接至有源表面250上的电路，实现半导体管芯104与236之间的电连接。半导体管芯104和236提供了部分堆叠的管芯构造，以减小半导体封装尺寸。

图15示出安装到引线框或衬底260上的半导体管芯104，与图12c类似。衬底260可以是无源器件、板互连件或光纤器件。例如，以背表面108朝向衬底260取向的方式安装半导体管芯104。衬底260可以是无源器件、板互连件或光纤器件。在这种情况下，基极衬底材料102中的悬突262的横向深度为50-150μm。半导体管芯266的高度小于半导体管芯104的高度。半导体管芯266设置在引线框260的第二管芯焊盘上方，部分位于悬突262内。半导体管芯236的侧表面268可以与半导体管芯104的侧表面270直接物理接触或靠近该侧表面。焊丝272从半导体管芯104的导电层112延伸到半导体管芯266的导电层274，其被连接至有源表面276上的电路。半导体管芯104和266提供了部分堆叠的管芯构造，以减小半导体封装尺寸。

图16示出安装到引线框或衬底260上的半导体管芯104，与图15类似。衬底260可以是无源器件、板互连件或光纤器件。在这种情况下，在悬突262的侧表面上方和周围形成导电层280以电连接至有源表面276上的电路。半导体管芯104和266提供了部分堆叠的管芯构造，以减小半导体封装尺寸。

虽然已详细示出并描述了一个或多个实施方案，但技术人员将认识到，在不脱离本公开的范围的情况下，可对这些实施方案作出修改和变更。下面列出了多个示例性实施方案，但是其他实施方案也落在本公开的范围之内。

在第一实施方案中，一种制造半导体器件的方法包括以下步骤：提供包括基极材料的第一半导体管芯，在基极材料的表面上方形成覆盖层，并去除基极材料的一部分以在覆盖层上形成延伸出基极材料边缘的悬突。

在第二实施方案中，第一实施方案的覆盖层由绝缘材料或金属构成。

在第三实施方案中，第一实施方案的方法还包括以下步骤：在基极材料的表面中形成沟槽，并在沟槽内形成覆盖层以提供覆盖层的悬突。

在第四实施方案中，第一实施方案的方法还包括利用等离子蚀刻去除部分基极材料。

在第五实施方案中，第一实施方案的方法还包括以下步骤：将第二半导体管芯部分地设置在悬突下方，并在悬突与第二半导体管芯之间形成互连结构。

在第六实施方案中，第一实施方案的方法还包括以下步骤：提供衬底，并将半导体管芯设置在衬底上方。覆盖层的悬突阻止材料从衬底迁移至基极材料的表面。

在第七实施方案中，一种制造半导体器件的方法包括以下步骤：提供包括基极材料的第一半导体管芯，在基极材料的表面上方形成覆盖层，并去除基极材料的一部分以形成第一半导体管芯的悬突。

在第八实施方案中，第七实施方案的覆盖层由绝缘材料或金属构成。

在第九实施方案中，第七实施方案的悬突延伸出基极材料的边缘。

在第十实施方案中，第七实施方案的方法还包括以下步骤：在基极材料的表面中形成沟槽，并在沟槽内形成覆盖层以提供覆盖层的悬突。

在第十一实施方案中，第七实施方案的方法还包括以下步骤：利用等离子蚀刻去除部分基极材料。

在第十二实施方案中，第七实施方案的方法还包括以下步骤：在基极材料内形成悬突。

在第十三实施方案中，第七实施方案的方法还包括以下步骤：将第二半导体管芯部分地设置在悬突下方。