本发明涉及集成电路存储器领域，更确切地说，涉及三维存储器（3d-m）。
背景技术：
三维存储器（3d-m）是一种单体（monolithic）半导体存储器，它含有多个相互堆叠的存储元（也被称为存储器件）。3d-m包括三维只读存储器（3d-rom）和三维随机读取存储器（3d-ram）。3d-rom可以进一步划分为三维掩膜编程只读存储器（3d-mprom）和三维电编程只读存储器（3d-eprom）。基于其编程机制，3d-m可以含有memristor、resistiverandom-accessmemory（rram或reram）、phase-changememory（pcm）、programmablemetallizationmemory（pmm）、或conductive-bridgingrandom-accessmemory（cbram）等。
美国专利5,835,396披露了一种3d-m（3d-rom）（图1a）。它含有一半导体衬底0以及位于其上的衬底电路0k。一层平面化的绝缘介质0d覆盖衬底电路0k。在绝缘介质层0d之上形成第一存储层10，接着在第一存储层10之上形成第二存储层20。第一和第二存储层10、20通过接触通道孔13a、23a与衬底电路0k耦合。每个存储层（如10、20）含有多条顶地址线（即y地址线，如12a-12d、22a-22d）、多条底地址线（即x地址线，如11a、21a）和多个位于顶地址线和底地址线交叉处的存储器件（如1aa-1ad、2aa-2ad）。
每个存储层（如20）含有至少一存储阵列（如200a）。存储阵列200a是在存储层20中至少共享一条地址线的所有存储器件2aa-2ad的集合。在一个存储阵列200a中，所有地址线21a、22a-22d均是连续的；在相邻存储阵列中，地址线不连续。另一方面，一个3d-m芯片含有多个存储块100。图1a中的结构就是存储块100的一部分。存储块100最上面的存储层仅含有一个存储阵列200a。换句话说，在存储块100的最顶存储层20中，所有地址线21a、22a-22d均是连续的，其边缘均在存储块100的边缘附近。
每个存储器件是一种含有至少两种状态的二端口器件。常用的存储器件包括二极管或类二极管器件。具体说来，存储器件1aa含有一可编程膜和一二极管膜（图1a）。可编程膜的状态可以在制造过程中或制造完成后改变；二极管膜的电气特征与二极管类似。注意到，可编程膜和二极管可以合并成一层膜（参见美国专利8,071,972）。存储器件1aa的符号在图1b中用二极管和电容来表示。由于存储器件1aa形成在地址线11a、12a的交叉处，存储阵列100a是一个交叉点阵列。
在本说明书中，二极管泛指任何具有如下特征的二端口器件：当其外加电压的数值小于读电压或外加电压的方向与读电压相反时，其电阻远大于其在读电压下的电阻。二极管在美国专利5,835,396中又被称为准导通膜。二极管的例子包括半导体二极管（如p-i-n硅二极管等，参见crowley等著《512mbpromwith8layersofantifuse/diodecells》，2003年国际固态电路会议，图16.4.1）和金属氧化物二极管（如氧化钛二极管、氧化镍二极管等，参见chevallier等著《a0.13um64mbmulti-layeredconductivemetal-oxidememory》，2010年国际固态电路会议，图14.3.1）等。虽然chevallier中的金属氧化物膜具有几乎对称的i-v特性（金属氧化物膜在正反两个方向都可以导电），由于其i-v特性是指数型的，该金属氧化物仍被认为是二极管。
衬底电路0k含有分别为第一和第二存储层10、20服务的第一和第二解码器14、24。每个解码器14、24含有多个解码器件。解码器件是解码器14、24的基本构件，它为存储阵列实现至少部分解码功能。解码器件含有一导通模式和一阻断模式：在导通模式下，与解码器件关联的地址线能导通电流；在阻断模式，该地址线不能导通电流。常用的解码器件包括晶体管或类晶体管器件，它们一般都是三端口器件。解码器件在另外的专利申请中也被称为开关器件。
熟悉本专业的人士均知道，二极管的制造流程比晶体管简单很多。为了降低传统3d-m的制造成本，每个存储层10中仅形成了存储器件（二极管或类二极管器件），而没有形成解码器件（晶体管或类晶体管器件）。由于在存储层10、20不能实现解码，所有解码功能都形成在衬底电路0k中，每条地址线11a必须通过自己单独使用接触通道孔13a与衬底电路0k耦合。换句话说，接触通道孔13a不能在地址线之间共享。在这种情况下，接触通道孔13a、13c的周期（pitch）pc最多能放宽到地址线周期p的两倍（pc=2p）。这需要对接触通道孔进行交错布置（图1c）：x地址线11a、11c的接触通道孔13a、13c形成在右边（+x方向），而它们相邻x地址线11b、11d的接触通道孔13b、13d则形成在左边（-x方向）（未画出）。这里，周期是指两个相邻接触通道孔（或两条地址线）中心之间的距离。在多数情况下，地址线周期p是地址线线宽f的两倍（p=2f）。很明显，接触通道孔的尺寸dc和间距gc是x地址线线宽f的两倍（dc=2f、gc=2f）（图1d）。即使这样，由于现有技术可以将地址线线宽f做到最小光刻尺寸f的一半（f=f/2）或更低，接触通道孔的尺寸及间隔仍等于最小光刻尺寸f（dc=f、gc=f）。由于接触通道孔需要高分辨率（f节点）掩膜版，这将导致较高的制造工艺成本。
在本说明书中，一个存储层的所有接触通道孔组成一组接触通道孔（图1e）。例如，存储层10的所有接触通道孔（如13a-13z）组成第一接触通道孔组13，存储层20的所有接触通道孔（如23a-23z）组成第二接触通道孔组23。由于每个存储层都需要有它自己的接触通道孔组（图1a），一个含有多个存储层的3d-m需要多组接触通道孔，这会进一步增加制造工艺成本。
由于接触通道孔的间距很小（gc=2f），接触通道孔（如13a、13c、13e）为密集通道孔。它们组成了一道难以穿越的栅栏，使衬底电路0k的互连线不能穿过其间隔04g（图1d）。这对衬底电路0k的布线造成诸多限制。由于密集通道孔将第一和第二解码器14、24完全隔离，第二解码器24不能与第一解码器14共享任何组件，它必须是一个完整的解码器（图1e）。这要求存储层20的x地址线21a延伸很长距离lpx以达到接触通道孔23a（图1a）。长lpx将减少阵列效率、降低存储密度。有关lpx的细节在下面段落中进一步披露。
x地址线的延伸距离lpx又被称为x周边长度lpx，它定义为x地址线21a从存储阵列200a的最后一个存储器件2ad到接触通道孔23a（或者x地址线21a边缘）的长度（图1a）。由于最高存储层20具有最长的地址线并决定了存储块100的尺寸（footprint），lpx仅需在最高存储层20中定义。y周边长度lpy也能类似定义。对于一个含有n*n的存储阵列200a来说，x地址线21a的有效长度lm（即用于存储的地址线长度）是n*p，而其总长度是lt=n*p+2lpx。相应地，x效率ex（即x地址线21a总长度中用于存储的百分比）为：ex=lm/lt=(1+2lpx/n/p)-1。阵列效率ea（即整个存储阵列200a中用于存储的百分比）为：ea=ex*ey=(1+2lpx/n/p)-1(1+2lpy/n/p)-1。
为了在接触通道孔13a和23a之间容纳整个解码器24，存储层20中的x地址线21a必须在x方向上延伸至少解码器24的宽度wd，即lpx>wd（图1a和图1e）。y地址线22a也需要类似的延伸。长lpx和长lpy将极大地增加存储阵列的尺寸，减少阵列效率并降低存储密度。
除了导致上述缺陷以外，密集通道孔还给三维集成电路（3d-ic）的实现带来很多困难。当晶体管的线宽接近其物理极限时，3d-ic是常规二维集成电路（2d-ic）的自然延伸。由于3d-m的存储层不占用衬底面积、其衬底可以用来形成诸如处理器之类的电路组件，3d-m最适合实现3d-ic，如基于3d-m的微系统芯片（soc）。但是，由于密集通道孔将衬底割离成多个隔离区域，衬底电路的布线变得非常困难。
技术实现要素：
本发明的主要目的是降低三维存储器（3d-m）的成本。
本发明的另一目的是增加3d-m衬底电路的设计灵活性。
本发明的另一目的是帮助实现三维集成电路（3d-ic）。
本发明的另一目的是帮助实现基于3d-m的微系统芯片（soc）。
本发明的另一目的是简化3d-m解码器的设计。
本发明的另一目的是提高3d-m的阵列效率。
本发明的另一目的是提高3d-m的存储密度。
为了实现这些以及别的目的，本发明提出一种紧凑型三维存储器（3d-mc）。该3d-mc含有一个堆叠在半导体衬底上的存储层。该存储层含有至少一存储阵列和至少一高于衬底解码级。存储阵列含有多个存储器件，每个存储器件含有一二极管或类二极管器件，它通常是一形成在一x地址线和一y地址线交叉点处的两端口器件。高于衬底解码级含有多个解码器件，每个解码器件含有一晶体管或类晶体管器件，它通常是一形成在一x地址线和一控制线（一种特殊的y地址线，用于解码）交叉点处的三端口器件。解码器件为存储阵列提供至少部分解码功能。解码器件的例子包括mosfet晶体管或jfet。解码器件有导通模式和阻断模式：在导通模式，解码器件接通并允许电流在x地址线中流动；在阻断模式，解码器件断开并阻断电流在x地址线中流动。
虽然存储器件和解码器件都位于两条地址线交叉处，它们具有不同的电气特性。在存储器件中，x地址线与y地址线的重叠部分和非重叠部分具有相同的电气特性：它们均为良导体。另一方面，在解码器件中，x地址线与控制线的重叠部分和非重叠部分具有不同的电气特性：虽然非重叠部分仍为良导体，重叠部分仅为半导体。
高于衬底解码级可以是层内解码级、层间解码级或它们的结合。层内解码级对同一存储层中的地址线进行解码，这样同一存储层中的地址线可以共享同一接触通道孔。层间解码级对不同存储层中的地址线进行解码，这样不同存储层中的地址线可以共享同一接触通道孔。共享可以增加接触通道孔的尺寸和间距，这时的接触通道孔为稀疏通道孔（相对于现有技术）。稀疏通道孔能减少接触通道孔的组数（作为一个极端例子，八个存储层可共享一组接触通道孔），降低制造工艺成本。此外，由于稀疏通道孔允许互连线通过，不同存储层的解码器可以实现共享。这能缩短周边长度lpx、lpy，提高阵列效率（可高达~95%）,并增加存储密度。更重要的是，稀疏通道孔使3d-m与衬底电路组件（如处理器）之间的集成成为可能，这对三维集成电路（3d-ic）—例如说，基于3d-m的微系统芯片（soc）—的实现有极其重要的意义。
为了避免引入多余的工艺步骤，解码器件最好具有非常简单的结构，其关键是在x地址线与控制线的重叠部分中形成一段半导体。在第一实施例中，x地址线含有重掺杂的半导体材料。通过反向掺杂使x地址线与控制线的重叠部分变成半导体材料。在第二实施例中，地址线含有一低层半导体薄膜和一个高层导体薄膜。在x地址线与控制线的重叠部分，刻蚀掉高层导体薄膜，只留下了低层半导体薄膜。在第三实施例中，地址线含有金属材料。在x地址线与控制线的重叠部分，刻蚀掉金属材料，并填以半导体材料。
附图说明
图1a是一种现有技术中三维存储器（3d-m）的截面图；图1b是存储层10的电路图；图1c是存储层10的顶视图；图1d是图1c中结构沿aa’的截面图；图1e是衬底电路0k的电路框图，它包括存储层10、20的解码器14、24。
图2a是第一种紧凑型三维存储器（3d-mc）中存储层10的电路图，它包括一层内解码级；图2b是其衬底电路0k的电路框图；图2c是该3d-mc的截面图；图2d是存储层10的顶视图；图2e是图2d中结构沿bb’的截面图。
图3a是第二种3d-mc的截面图，它包括一层间解码级；图3b是存储层10的顶视图；图3c是其存储层10的电路图；图3d是其存储层20的电路图。
图4a是第三种3d-mc的截面图，它包括一高于衬底共享解码级；图4b是其存储层10、20的电路图。
图5是第一种mosfet型解码器件3aa和一存储器件1aa的截面图。
图6a和图6b描述两种形成第一种mosfet型解码器件3aa的方法。
图7是第二种mosfet型解码器件3aa和一存储器件1aa的截面图。
图8a-图8d描述形成第二种mosfet型解码器件3aa的四个步骤。
图9是第三种mosfet型解码器件3aa和一存储器件1aa的截面图。
图10a-图10c描述形成第三种mosfet型解码器件3aa的三个步骤。
图11a是第一种jfet型解码器件3aa的截面图；图11b描述形成该种jfet型解码器件的方法。
图12a是第二种jfet型解码器件3aa的截面图；图12b描述形成该种jfet型解码器件的方法。
图13a是第三种jfet型解码器件3aa的截面图；图13b描述形成该种jfet型解码器件的方法。
图14a-图14c是三种mosfet型解码器件和4个3d-mprom存储器件的截面图。
图15是一种3d-mc存储层的截面图，它包括一存储器件、一解码器件和一无效器件。
注意到，这些附图仅是概要图，它们不按比例绘图。为了显眼和方便起见，图中的部分尺寸和结构可能做了放大或缩小。在不同实施例中，相同的符号一般表示对应或类似的结构。x（如x地址线）和y（如y地址线）仅表示相对方向：x地址线和y地址线仅表示这两条地址线方向不同。
具体实施方式
首先描述图15。该图显示了一种3d-mc存储层10，它包括一存储器件1aa、一解码器件3aa和一无效器件3ab。存储层10堆叠在半导体衬底0上，它通过接触通道孔13a与衬底耦合。存储层10还含有至少一存储阵列100a和一高于衬底解码级100p。存储阵列100a含有多条x地址线11a、多条y地址线12a和多个存储器件1aa。每条x地址线11a从存储阵列100a延伸到解码级100p。每条y地址线12a与x地址线11a相交。每个存储器件1aa是一个位于x地址线11a和y地址线12a交叉处的两端口器件，它含有一二极管或类二极管器件，并由符号（a）表示。存储器件1aa包括一层存储薄膜130，该存储薄膜130含有一可编程膜和一二极管膜。可编程膜的状态可以在制造过程中或制造完成后改变。二极管膜具有如下电气特征：当其外加电压的数值小于读电压或外加电压的方向与读电压相反时，其电阻远大于其在读电压下的电阻。在某些实施例中，存储薄膜130（或一部分存储薄膜130）自然形成在x地址线和y地址线的交叉处。这时，存储器件1aa不含有一个单独的存储薄膜130。在其他一些实施例中，存储器件1aa不含有一个单独的可编程膜或二极管膜。
在现有技术中，存储阵列100a的解码器中所有解码级都形成在衬底中。与现有技术不同，高于衬底解码级100p与存储阵列100a位于同一存储层10中。高于衬底解码级100p含有至少一控制线（一种特殊y地址线，用于解码）17a和一解码器件3aa。每条控制线17a与多条x地址线11a相交。解码器件是位于x地址线11a和控制线17a交叉处的三端口器件，它包括晶体管或类晶体管器件，并由符号（c）表示。解码器件3aa位于存储器件1aa和接触通道孔13a之间，为存储阵列100a提供至少部分解码功能。解码器件的例子包括mosfet晶体管或jfet。解码器件有导通模式和阻断模式：在导通模式，解码器件接通并允许电流在x地址线中流动；在阻断模式，解码器件断开并阻断电流在x地址线中流动。
虽然存储器件1aa和解码器件3aa都位于两条地址线交叉处，它们具有不同的电气特性。在存储器件1aa中，x地址线11a与y地址线12a的重叠部分140和非重叠部分140a、140b具有相同的电气特性：它们均为良导体（它们具有相同结构，并采用同种材料）。另一方面，在解码器件3aa中，x地址线11a与控制线17a的重叠部分160和非重叠部分160a、160b具有不同的电气特性：虽然非重叠160a、160b部分仍为良导体，重叠部分160仅为半导体。
在上述高于衬底解码级100p中，除了在x地址线11a和第一控制线17a的交叉处形成了解码器件3aa外，还在x地址线11a和第二控制线17b的交叉处形成了一无效器件3ab。与解码器件3aa不同，无效器件3ab的重叠部分190和非重叠190a、190b均为良导体。这与存储器件1aa类似。但是，无效器件3ab的操作与存储器件1aa不同：无效器件3ab一般是反向偏置的，其功能仅是时电流在x地址线11a中流动，并将x地址线和第二控制线17b隔离。除此之外，无效器件3ab无任何功能。
图2a-图2e描述了第一种紧凑型三维存储器（3d-mc），它包括一层内解码级。该3d-mc含有两个堆叠在衬底0上的存储层10、20（图2c）。存储层10含有存储阵列100a和层内解码级100p（参见图2a中的电路图和图2d的顶视图）。存储阵列100a含有多条x地址线11a-11h、多条y地址线12a-12d、以及多个存储器件1aa-1ad（图2a）。x地址线从存储阵列100a延伸到层内解码级100p，并被分为数对，每对x地址线在层内解码级100p的帮助下共享同一接触通道孔（即与同一接触通道孔耦合，图2a和图2d）。例如，x地址线11a、11c组成的第一x地址线对共享第一接触通道孔13ac；x地址线11e、11g组成的第二x地址线对共享第二接触通道孔13eg。
层内解码级100p从同一存储层的两条地址线中选择一条地址线。在该实施例中，层内解码级100p含有两条控制线17a、17b，第一解码器件3aa形成在控制线17a和x地址线11a的交叉处，第二解码器件3cb形成在控制线17b和x地址线11c的交叉处。注意到，在x地址线11a和控制线17b的交叉处形成的是无效器件3ab。基于控制线17a、17b上的电压，接触通道孔13ac可选择与x地址线11a或11c耦合。当控制线17a上的电压接通解码器件3aa、控制线17b上的电压断开解码器件3cb时，接触通道孔13ac与x地址线11a耦合；当控制线17a上的电压断开解码器件3aa、控制线17b上的电压接通解码器件3cb时，接触通道孔13ac与x地址线11c耦合。接触通道孔的共享使其尺寸dc和间距gc加倍（dc=4f=2p，gc=4f=2p）（图2d），并降低它们的制造工艺成本。
衬底电路0k含有存储层10、20的共同解码器06（图2b）。它与存储层10的接触通道孔13ac、13eg以及存储层20的接触通道孔23ac、23eg耦合。注意到，将接触通道孔23ac（或23eg）与共同解码器06耦合的互连线06i必须通过接触通道孔13ac、13eg之间的间隙06g（图2b和图2e）。现有技术由于接触通道孔13a、13c之间的间距gc（=1p）过小，共同解码器06无法实现，每个存储层（如10）必须使用单独的解码器（如24）（图1c和图1e）。随着间距gc（=2p）加大，将接触通道孔23ac与共同解码器06耦合的互连线06i可以通过接触通道孔13ac、13eg之间的间隙06g（图2e）。因此，大部分解码器24可以移到接触通道孔组13的另外一边，并与存储层10的解码器14共享。与图1a比较，图2c中x周边长度lpx减少了很多，故存储块100具有更高的阵列效率。
图3a-图3d表示第二种3d-mc，它包括一层间解码级。该3d-mc含有两个堆叠在衬底0上的存储层10、20（图3a）。存储层10含有存储阵列100a和层间解码级的第一部分110p（图3b和图3c）。存储阵列100a含有多条x地址线11a-11h、多条y地址线12a-12d、以及多个存储器件1aa-1ad（图2a）。存储层20含有存储阵列200a和层间解码级的第二部分210p（图3d）。存储阵列200a含有多条x地址线21a-21h、多条y地址线22a-22d、以及多个存储器件2aa-2ad。存储层10、20共享同一接触通道孔组。具体说来，不同存储层10、20中的x地址线被分为数对，每对x地址线共享同一接触通道孔，即与同一接触通道孔耦合（图3a）。例如，x地址线11a、21a组成的第一x地址线对，并共享第一接触通道孔5a；x地址线11c、21c组成的第二x地址线对，并共享第二接触通道孔5c（图3c和图3d）。
层间解码级从不同存储层的两条地址线中选择一条地址线。在该实施例中，层间解码级的第一部分110p含有第一控制线17，解码器件3a形成在第一控制线17和x地址线11a的交叉处；第二部分210p含有第二控制线27，解码器件4a形成在第二控制线27和x地址线21a的交叉处。基于控制线17、27上的电压，接触通道孔5a选择性地与x地址线11a或21a耦合。例如，当控制线17上的电压接通解码器件3a、控制线27上的电压断开解码器件4a时，接触通道孔5a与存储层10中的x地址线11a耦合；当控制线17上的电压断开解码器件3a、控制线27上的电压接通解码器件4a时，接触通道孔5a与存储层20中的x地址线21a耦合。在层间解码级的帮助下，存储层10、20共享衬底电路0k中的共同解码器08。由于图3a中的周边长度lpx比图1a中的减少了很多，存储块100具有更高的阵列效率。
存储层共享接触通道孔可以极大地简化3d-mc的制造工艺。在图1a的现有技术中，由于每个存储层均有其各自的接触通道孔，它需要形成很多组接触通道孔。在图3a中的实施例中，所有的存储层（如所有八个存储层）可共享同一组接触通道孔。该组接触通道孔可以在所有存储层（10和20）形成后一次形成，故能降低制造工艺成本。具体说来，当所有存储层（10和20）形成后，在紧贴x地址线（11a和21a）的末端打一接触孔，并填以导体材料。这样，可以实现对所有存储层中x地址线的同时电接触。
图4a和图4b表示第三种3d-mc，它包括一高于衬底共享解码级。该3d-mc含有两个堆叠在衬底0上的存储层10、20（图4a）。这些存储层10、20是交错的，即它们共享y地址线12a-12d。存储层10含有多个存储器件1aa-1ad；存储层20含有多个存储器件2aa-2ad（图4b）。在存储层10、20之间形成共享解码级120p，它既是层内解码级、也是层间解码级。共享解码级120p含有两条控制线17x、17y及多个解码器件3ax、4ay等。第一解码器件3ax形成在控制线17x和x地址线11a的交叉处；第二解码器件4ay形成在控制线17y和x地址线21a的交叉处。基于控制线17x、17y上的电压，接触通道孔5a与存储层10上的x地址线11a或存储层20上的x地址线21a耦合。当控制线17x上的电压接通解码器件3ax、控制线17y上的电压断开解码器件4ay时，接触通道孔5a与x地址线11a耦合；当控制线17x上的电压断开解码器件3ax、控制线17y上的电压接通解码器件4ay时，接触通道孔5a与x地址线21a耦合。
将图2a-图4b中的各种设计结合起来，可以实现一具有超高阵列效率的3d-mc。以一含有8个交错存储层的3d-mc（含有5层x地址线和4层y地址线）为例。沿+x方向，该3d-mc含有7条控制线，包括2条层内解码级的控制线和5条层间解码级的控制线。每个接触通道孔被10条x地址线（5层x地址线，每层包括2条x地址线）共享。因此，x周边长度为lpx=7pl+pc=18p，其中，pl是控制线的周期（pl=2p，参见图4a）；pc是接触通道孔的周期（pc=4p，参见图2d）。假设阵列大小为1000*1000（即n=1000），x效率ex=1/(1+2*18p/1000p)≈96.4%。沿+y方向，该3d-mc含有2条层内解码级的控制线，y周边长度为lpy=2pl+pc=8p，y效率ey=1/(1+2*8p/1000p)≈98.4%。阵列效率为ea=ex*ey≈95%。
在3d-mc中，解码器件可以是mosfet（图5-图10c）或jfet（图11a-图13b）。为了实现解码器件，x地址线需要重新设计。在图5-图6b及图11a-图11b的实施例中，x地址线含有重掺杂的半导体材料。在x地址线与控制线的重叠部分，通过反向掺杂使它变成轻掺杂的半导体材料。在图7-图8d及图12a-图12b的实施例中，x地址线含有一低层半导体薄膜和一个高层导体薄膜。在x地址线与控制线的重叠部分，高层导体薄膜被刻蚀掉，只留下了低层半导体薄膜。在图9-图10c及图13a-图13b的实施例中，x地址线含有金属材料。在x地址线与控制线的重叠部分，金属材料被刻蚀掉，并填以半导体材料。
图5是第一种mosfet型解码器件3aa和存储器件1aa的截面图。存储器件1aa位于x地址线11a和y地址线12a的交叉处，它含有顶电极120、存储膜130和底电极110。顶电极120是y地址线12a的一部分。底电极110是x地址线11a的一部分，它含有重掺杂的半导体材料，具有良好的导电性。解码器件3aa位于x地址线11a和控制线17a交叉处，它含有栅极170、中间膜180、调制膜160和源/漏极160a、160b。栅极170与存储器件1aa的顶电极120相同，它是控制线17a的一部分。中间膜180将栅极170与调制膜160隔离。调制膜160是x地址线11a与控制线17a的重叠部分。它为半导体，其导电率可以通过栅极17a上的电压调制。源/漏极160a、160b是x地址线11a与控制线17a的非重叠部分，它为良导体。
本实施例通过对x地址线11a与控制线17a的重叠部分进行反向掺杂，使该部分成为半导体。例如说，x地址线（存储器件1aa的底电极110）是重掺杂的n型半导体材料，调制膜160被反向掺杂成为低掺杂的n型半导体材料。相应地，解码器件3aa是一个耗尽型mosfet。如果在控制线17a上加上足够大的负电压，调制膜160会阻断x地址线11a中电流。此外，解码器件3aa也可以是增强型mosfet。
图6a和图6b描述两种形成第一种mosfet型解码器件3aa的方法。在图6a的实施例中，首先形成一个含有重掺杂半导体的底电极110，然后在光刻胶150中形成孔165，并对该孔165下方的底电极110进行反向掺杂（无孔处的底电极110没有被反向掺杂）。去掉光刻胶150后，在底电极110上形成存储膜/中间膜130/180。刻蚀存储膜130和底电极110以形成x地址线11a，再形成顶电极/栅极120/170并定义y地址线12a和控制线17a。在该实施例中，每个存储层都需要进行一次反向掺杂（图6a）。为了降低制造工艺成本，可以在所有存储层10、20都形成了之后进行反向掺杂（图6b）。
图7是第二种mosfet型解码器件3aa和存储器件1aa的截面图。与图5类似，存储器件1aa含有顶电极120、存储膜130和底电极110。解码器件3aa含有栅极170、中间膜180、调制膜160和源/漏极160a、160b。与图5不同的是，存储器件1aa的地址线110含有一低层半导体薄膜116和一个高层导体薄膜112；解码器件3aa的调制膜160只含有低层半导体薄膜116。相应地，解码器件3aa是一个耗尽型mosfet。如果在控制线17a上加上足够大的负电压，调制膜160会阻断x地址线11a中电流。
图8a-图8d描述形成第二种mosfet型解码器件3aa的四个步骤。首先形成低层半导体薄膜116和一个高层导体薄膜112（图8a），然后在解码器件3aa的位置165处除去高层导体薄膜112（图8b），之后形成存储膜/中间膜130/180并定义x地址线11a（图8c）。最后，形成顶电极/栅极120/170并定义y地址线12a和控制线17a（图8d）。
图9是第三种mosfet型解码器件3aa和存储器件1aa的截面图。与图5类似，存储器件1aa含有顶电极120、存储膜130和底电极110。解码器件3aa含有栅极170、中间膜180、调制膜160和源/漏极160a、160b。与图5不同的是，底电极110含有金属材料，而解码器件3aa的调制膜160含有半导体材料。相应地，解码器件3aa是一个耗尽型mosfet。如果在控制线17a上加上足够大的负电压，调制膜160会阻断x地址线11a中电流。
图10a-图10c描述形成第三种mosfet型解码器件3aa的三个步骤。首先形成底电极110，然后在解码器件3aa的位置处除去底电极110以形成孔165（图10a），之后用半导体材料将孔165填满，并平面化（图10b）。然后形成存储膜/中间膜130/180并定义x地址线11a。最后，形成顶电极/栅极120/170并定义y地址线12a和控制线17a（图10c）。
图11a和图11b表示第一种jfet型解码器件3aa。与图5比较，解码器件3aa不含有中间膜180（图11a）。因此，顶电极120和调制膜160形成一肖特基二极管（或p-n二极管），解码器件3aa是jfet。其制造工艺与图6a-图6b类似，它们之间的区别是底电极110和存储膜130形成在光刻胶150之前，且在孔165中除去了存储膜130（图11b）。
图12a和图12b表示第二种jfet型解码器件3aa。与图7比较，解码器件3aa不含有中间膜180（图12a）。因此，顶电极120和调制膜160形成一肖特基二极管（或p-n二极管），解码器件3aa是jfet。其制造工艺与图8a-图8d类似，它们之间的区别是存储膜130与高层导体薄膜112同时形成，且在孔165中除去了存储膜130和高层导体薄膜112（图12b）。
图13a和图13b表示第三种jfet型解码器件3aa。与图9比较，解码器件3aa不含有中间膜180（图13a）。因此，顶电极120和调制膜160形成一肖特基二极管（或p-n二极管），解码器件3aa是jfet。其制造工艺与图10a-图10c类似，它们之间的区别是存储膜130与底电极110同时形成，在孔165中除去了存储膜130和底电极110，且调制膜160与存储膜130一起被平面化（图13b）。
图14a-图14c是三种mosfet型解码器件3aa和4个3d-mprom存储器件12a-12d的截面图。图14a中的解码器件3aa与图5中的类似；图14b中的解码器件3aa与图7中的类似；图14c中的解码器件3aa与图9中的类似。与3d-eprom不同，代表不同数字信息的3d-mprom存储器件12a-12d具有不同的存储膜。例如说，在一个2位元3d-mprom（即一个存储器件存储2个数字位）中，代表“00”的存储器件12a具有最薄的存储膜130a；代表“01”的存储器件12b具有次薄的存储膜130b；代表“10”的存储器件12c具有第三薄的存储膜130c；代表“11”的存储器件12d具有最厚的存储膜130d。为了能够有效地阻断x地址线11a中的电流，解码器件3aa的中间膜180最好使用最薄的存储膜130a（图14a-图14c）。
应该了解，在不远离本发明的精神和范围的前提下，可以对本发明的形式和细节进行改动，这并不妨碍它们应用本发明的精神。因此，除了根据附加的权利要求书的精神，本发明不应受到任何限制。