本发明涉及功率半导体器件领域，具体涉及一种u-mosfet的结构。
背景技术：
功率半导体器件是电力电子技术发展的基础，目前已成为微电子技术研究的热点。随着vlsi制造技术的迅速发展，mosfet的尺寸一直在不断缩小。器件尺寸的缩小使器件的结深和栅氧厚度正接近实际极限。由于u-mosfet从工艺的角度有效地降低了器件的导通电阻，并能处理较大的导通电流，槽栅mos被认为是器件可靠性加固的理想结构，近年来受到了高度重视。目前，u-mosfet在低压mosfet产品市场中被广泛接受，但u-mosfet在耐压方面，相对于横向器件还是有一定的差距，因此在保证器件可靠性的基础上提高器件的击穿电压是u-mosfet器件技术发展的方向。
技术实现要素：
为了提高器件的击穿电压，本发明提出了一种具有宽带隙材料与硅材料复合的新型u-mosfet。
本发明的技术方案如下：
具有宽带隙材料与硅材料复合的u-mosfet，其特征在于，包括：
宽带隙半导体材料的n+型衬底；
在所述n+型衬底上表面形成宽带隙半导体材料的n型漂移区，n型漂移区的厚度和浓度根据不同的耐压等级设定；
在所述n型漂移区上表面形成的p型硅外延层；
分别在所述p型硅外延层的左、右两端区域形成的两处p型基区；每一处p型基区中形成n+型源区；在所述p型硅外延层位于两处n+型源区之间的区域刻槽至n型漂移区中，满足刻槽深度大于p型基区与n型漂移区之间pn结的深度，刻槽延伸到宽带隙半导体漂移区中，刻槽的深度根据不同的耐压等级设定，在刻槽内壁淀积有栅氧化层；
栅极，设置于栅氧化层的内壁；栅极的上表面覆盖有钝化层；
源极，设置于两处p型基区上表面分别与两处n+型源区对应，两处源极共接；
漏极，位于所述n+型衬底下表面；
宽带隙材料整体的厚度和掺杂浓度由器件的耐压要求确定，n型漂移区的掺杂浓度低于n+型衬底的掺杂浓度。
在以上方案的基础上，本发明还进一步作了如下优化：
两处源极通过覆盖于钝化层上表面的同材料金属(即与源极材料相同的金属)连成一体。
宽带隙半导体材料采用碳化硅或氮化镓。
p型硅外延层是通过异质外延技术或键合技术在n型漂移区上表面形成的。
n型漂移区的掺杂浓度与n+型衬底相比，差值为3‐5个数量级。
耐压要求为950v时，n型漂移区的厚度为10微米左右，耐压为570v，n型漂移区的厚度为5微米左右。
栅极为多晶硅栅极，源极为金属化源极，漏极为金属化漏极。
一种制作上述具有宽带隙材料与硅材料复合的u-mosfet的方法，包括以下步骤：
(1)在n+型衬底上表面外延一层宽带隙材料形成n型漂移区；
(2)在n+型衬底下表面形成金属化漏极；
(3)在n型漂移区上表面通过异质外延技术或键合技术生长p型硅外延层；
(4)在p型硅外延层的中部区域进行n+型离子注入；
(5)在n+型离子注入区域的中部刻槽并延伸入n型漂移区中，形成p型基区及n+型源区，要求刻槽深度大于p型基区与n型漂移区之间pn结的深度；
(6)采用局部氧化技术在刻槽内壁形成栅氧化层；
(7)在槽中淀积金属形成栅极；
(8)在器件表面淀积钝化层；
(9)刻蚀接触孔，淀积金属形成覆盖整个p型基区及钝化层上表面的源极一体结构。
本发明技术方案的有益效果如下：
本发明将宽带隙材料和硅材料相结合，u-mosfet采用宽带隙衬底材料，在宽带隙材料上通过异质外延技术或键合技术形成硅外延层，刻槽填氧淀积栅金属。利用宽带隙材料的高临界击穿电场特性，将器件槽栅拐角处栅氧的强电场引入宽带隙材料中，抬高了器件的纵向电场峰，u-mosfet可承担更高的击穿电压，突破了传统硅基u-mosfet受单一硅材料临界击穿电场的限制，同时宽带隙材料的高热导率特性有利于器件散热，提高了器件的可靠性。此功率u-mosfet可应用于高压领域。
附图说明
图1是本发明的结构示意图。
其中，1-源极；2-钝化层；3-栅极；4-n+型源区；5-栅氧化层；6-p型基区；7-n型漂移区；8-n+型衬底；9-漏极。
具体实施方式
下面结合附图以n沟道u‐mosfet为例介绍本发明。
如图1所示，本实施例包括：
宽带隙半导体材料的n+型衬底8；
在所述n+型衬底8上表面形成的宽带隙半导体材料的n型漂移区7；
在所述n型漂移区7上表面形成的p型硅外延层；
分别在所述p型硅外延层的左、右两端区域形成的两处p型基区6；每一处p型基区6中形成n+型源区4；在所述p型硅外延层位于两处n+型源区4之间的区域刻槽至n型漂移区7中，满足刻槽深度大于p型基区6与n型漂移区7之间pn结的深度，在刻槽内壁淀积有栅氧化层5；
栅极3，设置于栅氧化层5的内壁；栅极3的上表面覆盖有钝化层2；
源极1，设置于两处p型基区6上表面分别与两处n+型源区4对应，两处源极1共接；
漏极9，位于所述n+型衬底8下表面；
该器件具体可以通过以下步骤制备：
1)在n+型衬底8上表面外延一层宽带隙材料形成n型漂移区7；宽带隙半导体材料采用碳化硅或氮化镓，n型漂移区7的掺杂浓度比n+型衬底8的掺杂浓度小3‐5个数量级；
2)在n+型衬底8下表面形成金属化漏极；
3)在n型漂移区7上表面通过异质外延技术或键合技术生长p型硅外延层；
4)在p型硅外延层的中部区域进行n+型离子注入；
5)在n+型离子注入区域的中部刻槽并延伸入n型漂移区7中，形成p型基区6及n+型源区4，要求刻槽深度大于p型基区6与n型漂移区7之间pn结的深度；
6)采用局部氧化技术在刻槽内壁形成栅氧化层5；
7)在槽中淀积金属形成栅极；
8)在器件表面淀积钝化层；
9)刻蚀接触孔，淀积金属形成覆盖整个p型基区6及钝化层上表面的源极一体结构。
经分析表明，该器件较之传统硅基u‐mosfet的性能改善，在两种器件漂移区长度相同，漂移区掺杂浓度相同的情况下，该器件的击穿电压较传统硅基u‐mosfet提高了4‐5倍。
本发明中的u-mosfet也可以为p型沟道，其结构与n沟道u-mosfet等同，也应视为属于
本技术：
权利要求的保护范围，在此不再赘述。