本发明涉及一种制作半导体元件的方法，尤其是涉及一种整合栅流体(thyristor)与金属氧化物半导体晶体管在同一半导体基底上的方法。
背景技术：
：：晶体栅流管或栅流体(thyristor)为一种切换元件(switchingapplication)，因为栅流体的结构具有四层的p1-n1-p2-n2，因此共有三个串连(inseries)的p-n接面(junction)，其中与位于最外面的p1层电连接的电极被定义为阳极(anode)，而与最外面的n2层电连接的电极被定义为阴极(cathode)，而另外一个位于中间的p2层，则与一栅极(gate)结构相连接，具有这样结构的栅流体即为一硅控整流器(silicon-controlledrectifier,scr)。栅流体作用上的特性是，当正电位被加至阳极，而负电位被加至阴极时，因为中间的接面为逆偏(reversebiased)，所以栅流体将不会有任何电流流过。但是，当正电压加至栅极时，栅流体将会被导通使栅流体导通的电压称为超崩电压(breakovervoltage)。当电压到达此值时，电流会跨过接面而从阴极至阳极持续流动，这个电流被称为维持电流(holdingcurrent)。栅流体被导通之后，栅极就不再被栅流体控制，电流将持续流动，除非电路断开或是外加电压降至零，电流的流动才会停止，所以，栅流体具有保持电压(holdingvoltage)的特性。另外，栅流体也是一种双极性元件(bipolardevice)，具有双稳(bistable)特性与负电阻特性(negativedifferentialresistance,ndr)，所以，也被应用于静态随机存取存储器(staticrandomaccessmemory,sram)中，而这种具有栅流体的存储器被称为t-ram。现有t-ram包含一垂直式的栅流体和一金属氧化物半导体(metaloxidesemiconductor,mos)。所谓垂直式的栅流体指栅流体的p1-n1-p2-n2结构，是成上、下堆叠的方式排列，虽然，这种t-ram具有稳定的电流、较高的热稳定性等优点。但是，由于垂直式的栅流体需要进行多次的多晶硅(polysilicon)沉积(deposition)，所以对现行的互补式金属氧化物半导体制作工艺来说，制作工艺整合不易，而且，必须额外增加诸多步骤来完成垂直式栅流体的制作。因此如何改良现行栅流体的设计并同时整合例如金属氧化物半导体晶体管等元件即为现今一重要课题。技术实现要素：本发明一实施例公开一种制作半导体元件的方法。首先提供一基底，该基底上具有一存储单元区以及一周边区，然后形成一第一半导体层、一第二半导体层、一第三半导体层以及一第四半导体层于基底上，形成一栅流体于存储单元区，去除周边区的第一半导体层、第二半导体层、第三半导体层以及第四半导体层，之后再形成一金属氧化物半导体晶体管于周边区。本发明另一实施例公开一种半导体元件，其主要包含：一基底具有一存储单元区以及一周边区；一栅流体设于存储单元区；一金属氧化物半导体晶体管设于周边区；一第一浅沟隔离设于栅流体及金属氧化物半导体晶体管之间；以及一第二浅沟隔离设于第一浅沟隔离及金属氧化物半导体晶体管之间。附图说明图1至图4为本发明第一实施例制作一栅流体的方法示意图；图5为本发明一实施例的一半导体元件的结构示意图；图6至图9为本发明第二实施例制作一栅流体的方法示意图。主要元件符号说明12基底14存储单元区(存储器单元区)16周边区18第一半导体层20第二半导体层22第三半导体层24第四半导体层26栅流体28开口30图案化金属层32图案化金属层34垂直介电图案36垂直介电图案38第一浅沟隔离40第二浅沟隔离42金属氧化物半导体晶体管44栅极结构46第一间隙壁48源极/漏极区域50金属硅化物52第二间隙壁54层间介电层56接触插塞58接触插塞60接触插塞62金属内连线64金属内连线66金属内连线68金属硅化物70图案化掩模72阶梯部74金属硅化物具体实施方式请参照图1至图4，图1至图4为本发明第一实施例制作一栅流体的方法示意图。如图1所示，首先提供一基底12，例如一由硅所构成的半导体基底，其中基底12上较佳定义有一存储单元区14与一周边区16。然后全面性形成一第一半导体层18、一第二半导体层20、一第三半导体层22以及一第四半导体层24于存储单元区14与周边区16的基底12上。在本实施例中，第一半导体层18、第二半导体层20、第三半导体层22以及第四半导体层24所构成的堆叠结构较佳由四层n型与p型半导体材料相互交错堆叠而成，其中第一半导体层18与第三半导体层22较佳具有相同导电型式而基底12、第二半导体层20与第四半导体层24则较佳具有相同导电型式，例如本实施例中第一半导体层18与第三半导体层22较佳为n型半导体层而基底12、第二半导体层20与第四半导体层24较佳为p型半导体层，但不局限于此。从细部来看，基底12较佳为一p-半导体层，第一半导体层18较佳为一n+半导体层，第二半导体层20为一p-半导体层，第三半导体层22为一n-半导体层，而第四半导体层24则为一p+半导体层。另外需注意的是，本实施例中的第一半导体层18、第二半导体层20、第三半导体层22与第四半导体层24均可由硅所构成且均可利用外延成长方式形成于基底12上，其中第一半导体层18与第四半导体层24较佳在沉积这两层半导体层时分别利用离子注入方式将不同导电型式的掺杂注入第一半导体层18与第四半导体层24中形成n+半导体层与p+半导体层。第二半导体层20与第三半导体层22则较佳以外延成长制作工艺形成这两层半导体层时利用现场掺杂(in-situdoping)的方式将掺杂同步注入第二半导体层20于第三半导体层22中以依序形成p-半导体层与n-半导体层。接着形成多个栅流体26于存储单元区14。在本实施例中，形成栅流体26的方法可先利用光刻暨蚀刻方式去除部分存储单元区14中部分第四半导体层24、部分第三半导体层22、部分第二半导体层20以及部分第一半导体层18以形成多个开口28，其中开口28底部较深入第一半导体层18内。然后填入一金属层于开口28内，并搭配进行一回蚀刻制作工艺去除开口28内的部分的金属层，使剩余金属层上表面略低于第一半导体层18上表面以形成多个图案化金属层30与图案化金属层32，其中图案化金属层32为最靠近存储单元区14与周边区16之间或交界处的图案化金属层。在本实施例中，图案化金属层30、32可包含铝、铬、铜、钽、钼、钨或其组合且最佳为钨。随后形成一介电层填满开口28，并可选择性利用一平坦化制作工艺，例如一化学机械研磨制作工艺去除部分介电层，使剩余的介电层上表面切齐第四半导体层24上表面以形成多个垂直介电图案34、36，其中垂直介电图案36为最靠近存储单元区14与周边区16之间或交界处的垂直介电图案。在本实施例中，介电层或垂直介电图案34、36较佳包含氧化硅，但又可依据制作工艺需求选用例如氮化硅、氮氧化硅或氮碳化硅等介电材料。接着再进行一光刻暨蚀刻制作工艺去除位于存储单元区14与周边区16交界处，或是位于垂直介电图案36旁的部分第四半导体层24、部分第三半导体层22、部分第二半导体层20、部分第四半导体层18以及部分基底12以形成一凹槽(图未示)，接着再填入介电材料于凹槽内以形成一第一浅沟隔离38于存储单元区14与周边区16之间或交界处。需注意的是，虽然本阶段的光刻暨蚀刻制作工艺的主要对象物为垂直介电图案36旁的四层半导体层与部分基底12，但又可选择在去除部分四层半导体层与部分基底12的同时去除部分垂直介电图案36甚至部分图案化金属层32，此实施例也属本发明所涵盖的范围。在本实施例中，第一浅沟隔离38与垂直介电图案36可包含相同或不同材料，例如两者均较佳包含氧化硅，但又可制作工艺需求选用例如氮化硅、氮氧化硅或氮碳化硅等其他介电材料。随后如图2所示，进行一光刻暨蚀刻制作工艺完全去除周边区16的第四半导体层24、第三半导体层22、第二半导体层20、第一半导体层18甚至部分基底12使周边区16的基底12暴露出来并略低于存储单元区14的基底12表面。需注意的是，虽然本实施例于去除周边区16的四层半导体层时同时去除部分基底12，但不局限于此，又可选择仅去除周边区16的四层半导体层并停在基底12上，使周边区16的基底12表面切齐存储单元区14的基底12表面之后再进行后续制作工艺，此实施例也属本发明所涵盖的范围。然后如图3所示，先去除部分周边区16的基底12形成凹槽(图未示)由此定义出后续所形成金属氧化物半导体晶体管所需的主动区域，之后再填入介电材料于凹槽内以形成第二浅沟隔离40环绕周边区16的基底12。在本实施例中，第二浅沟隔离40与第一浅沟隔离38可包含相同材料，例如两者均可由氧化硅所构成，但不局限于此。需注意的是，本实施例虽较佳于存储单元区14形成栅流体26之后才去除周边区16的部分基底12形成浅沟隔离40，但不局限于此顺序，本发明又可于图1形成基底12后先去除周边区16的部分基底12形成第二浅沟隔离40，然后才全面性形成一第一半导体层18、一第二半导体层20、一第三半导体层22以及一第四半导体层24于存储单元区14与周边区16的基底12上并接续图1的制作工艺，此实施例也属本发明所涵盖的范围。换句话说，由于本发明较佳去除部分周边区16的基底12形成第二浅沟隔离40，因此在周边区16的基底12与第二浅沟隔离40上表面均较佳略低于存储单元区14的基底12表面，但依据本发明一实施例，例如依据前述实施例般先于周边区16形成第二浅沟隔离40后才于存储单元区14形成栅流体26，周边区16的基底12与第二浅沟隔离40上表面均较佳切齐存储单元区14的基底12表面，这些实施例均属本发明所涵盖的范围。接着形成金属氧化物半导体晶体管42于周边区16的基底12上。在本实施例中，形成金属氧化物半导体晶体管42的方法可先形成至少一栅极结构44于周边区16的基底12上，然后形成一第一间隙壁46环绕栅极结构44，形成一源极/漏极区域48于第一间隙壁46两侧的基底12内，再进行硅化金属制作工艺形成金属硅化物50于第一间隙壁46两侧的源极/漏极区域48表面。需注意的是，由于本实施例形成第一间隙壁46时较佳先全面性沉积一由例如氮化硅所构成的介电层于基底12上覆盖栅极结构44并同时覆盖第一浅沟隔离38侧壁，因此后续以蚀刻去除部分介电层的时候部分介电层仍留在第一浅沟隔离38侧壁形成第二间隙壁52。在本实施例中，第一间隙壁46与第二间隙壁52可包含例如氧化硅、氮化硅、氮氧化硅、氮碳化硅或其组合，另外本实施例的第一间隙壁46与第二间隙壁52虽各别为单一材料所构成的单层结构，但又可依据制作工艺或产品需求为两种以上材料所构成的复合层。例如第二间隙壁52在本实施例中虽仅由例如氮化硅所构成，但又可选择同时包含氮化硅以及氧化硅，此实施例也属本发明所涵盖的范围。然后如图4所示，形成一层间介电层54于基底12上并覆盖存储单元区14的第四半导体层24、第一浅沟隔离38以及周边区16的金属氧化物半导体晶体管42，接着进行接触插塞与金属内连线制作工艺，以于存储单元区14与周边区16的层间介电层54内形成多个接触插塞56、58、60与金属内连线62、64、66。更具体而言，本阶段所进行的接触插塞制作工艺较佳包括于存储单元区14形成金属内连线62与接触插塞56连接第四半导体层24以及金属内连线64与接触插塞58穿过垂直介电图案36接设于第一半导体层18内的图案化金属层32，并同时于周边区16形成金属内连线66与接触插塞60连接金属氧化物半导体晶体管42的金属硅化物50以及/或源极/漏极区域48。在本实施例中，层间介电层54可包含氧化物，例如四乙氧基硅烷(tetraethylorthosilicate,teos)，金属内连线62、64、66可包含铝、铬、铜、钽、钼、钨或其组合且最佳为铜，接触插塞56、58、60则较佳由钨所构成，但均不局限于此。请接着参照图5，图5为本发明一实施例的一半导体元件的结构示意图。如图5所示，相较于图4的实施例中设于存储单元区的接触插塞56直接接触第四半导体层24，本发明又可在进行接触插塞制作工艺时导入硅化金属制作工艺，以于接触插塞56与第四半导体层24之间的接面处形成金属硅化物68，此实施例也属本发明所涵盖的范围。请参照图6至图9，图6至图8为本发明第二实施例制作一栅流体的方法示意图，其中为了简化说明，图6至图9与图1至图4中相同元件均使用相同标号。如图6所示，首先比照图1所揭露的制作工艺先全面性形成一第一半导体层18、一第二半导体层20、一第三半导体层22以及一第四半导体层24于存储单元区14与周边区16的基底12上，然后形成多个栅流体26与多个垂直介电图案34、36于存储单元区14，并于存储单元区14与周边区16的交界处形成一第一浅沟隔离38深入基底12内。需注意的是，相较于前述实施例中栅流体26的第一半导体层18内设有多个图案化金属层，本实施例于第一半导体层18、第二半导体层20、第三半导体层22以及第四半导体层24内形成开口28并填入介电层之前较佳不形成任何图案化金属层，因此填入开口28内的介电层或垂直介电图案34、36顶部较佳切齐第四半导体层24上表面而垂直介电图案34、36底部则较佳深入部分第一半导体层18内。接着如图7所示，先形成一图案化掩模70，例如一图案化光阻于存储单元区14上，然后进行一蚀刻制作工艺，利用图案化掩模70完全去除周边区16的第一半导体层18、第二半导体层20、第三半导体层22、第四半导体层24与部分基底12、存储单元区14的部分垂直介电图案36以及位于存储单元区14与周边区16之间的第一浅沟隔离38，由此暴露出存储单元区14的部分第一半导体层18上表面与侧壁以及周边区16的基底12，而第二半导体层20、第三半导体层22以及第四半导体层24侧壁则仍被剩下的垂直介电图案36覆盖。之后再去除图案化掩模70。然后如图8所示，再进行一次光刻暨蚀刻制作工艺去除部分周边区16的基底12形成凹槽(图未示)由此定义出后续所形成金属氧化物半导体晶体管所需的主动区域，之后再填入介电材料于凹槽内以形成第二浅沟隔离40环绕周边区16的基底12。在本实施例中，第二浅沟隔离40与第一浅沟隔离38可包含相同材料，例如两者均可由氧化硅所构成，但不局限于此。如同前述实施例，本实施例虽较佳于存储单元区14形成栅流体26之后才去除周边区16的部分基底12形成浅沟隔离40，但不局限于此顺序，本发明又可于图6形成基底12后先去除周边区16的部分基底12形成第二浅沟隔离40，然后才全面性形成一第一半导体层18、一第二半导体层20、一第三半导体层22以及一第四半导体层24于存储单元区14与周边区16的基底12上并接续图6的制作工艺，此实施例也属本发明所涵盖的范围。另外需注意的是，由于第一浅沟隔离38在形成第二浅沟隔离40之前便已被完全移除，因此在形成第二浅沟隔离40时存储单元区14与周边区16交界处的基底12表面至少会出现两种高度并形成阶梯部72，其中较低的基底12高度约略切齐周边区16的基底12高度。接着形成金属氧化物半导体晶体管42于周边区16的基底12上。在本实施例中，形成金属氧化物半导体晶体管42的方法可先形成至少一栅极结构44于周边区16的基底12上，形成一第一间隙壁46环绕栅极结构44，形成一源极/漏极区域48于第一间隙壁46两侧的基底12内，再进行硅化金属制作工艺形成金属硅化物50于第一间隙壁46两侧的源极/漏极区域48表面。需注意的是，由于位于存储单元区14与周边区16之间的第一浅沟隔离38在形成金属氧化物半导体晶体管42之前便已被去除，因此于栅极结构44侧壁形成第一间隙壁46时位于存储单元区14内暴露出的第一半导体层18侧壁与基底12侧壁以及垂直介电图案36侧壁较佳同时形成第二间隙壁52，另外于第一间隙壁46两侧形成金属硅化物50时存储单元区14所暴露出的第一半导体层18上表面与基底12上表面也较佳同时形成金属硅化物74。如同前述实施例，第一间隙壁46与第二间隙壁52可包含例如氧化硅、氮化硅、氮氧化硅、氮碳化硅或其组合，另外本实施例的第一间隙壁46与第二间隙壁52虽各别为单一材料所构成的单层结构，但又可依据制作工艺或产品需求为两种以上材料所构成的复合层。例如第二间隙壁52在本实施例中虽仅由例如氮化硅所构成，但又可选择同时包含氮化硅以及氧化硅，此实施例也属本发明所涵盖的范围。随后如图9所示，形成一层间介电层54于基底12上并覆盖存储单元区14的第四半导体层24、第一浅沟隔离38以及周边区16的金属氧化物半导体晶体管42，然后进行接触插塞与金属内连线制作工艺，以于存储单元区14与周边区16的层间介电层54内形成多个接触插塞56、58、60与金属内连线62、64、66。更具体而言，本阶段所进行的接触插塞制作工艺较佳包括于存储单元区14形成金属内连线62与接触插塞56连接第四半导体层24以及金属内连线64与接触插塞58连接设于第一半导体层18上的金属硅化物74，并同时于周边区16形成金属内连线66与接触插塞60连接金属氧化物半导体晶体管42的金属硅化物50以及/或源极/漏极区域48。在本实施例中，层间介电层54可包含氧化物，例如四乙氧基硅烷(tetraethylorthosilicate,teos)，金属内连线62、64、66可包含铝、铬、铜、钽、钼、钨或其组合且最佳为铜，接触插塞56、58、60则较佳由钨所构成，但均不局限于此。以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。当前第1页12当前第1页12