半导体装置及其制造方法与流程

本申请涉及半导体技术领域，尤其涉及一种半导体装置及其制造方法。

背景技术

随着金属氧化物半导体场效应晶体管(metaloxidesemiconductorfieldeffecttransistor，mosfet)关键尺寸的缩小，短沟道效应(shortchanneleffect，sce)越来越严重。鳍式场效应晶体管(finfieldeffecttransistor，finfet)具有良好的栅控能力，能够有效地抑制sce。

然而，本申请的发明人发现，对于某些finfet器件来说，例如输入/输出(i/o)器件，栅诱导漏极泄漏电流(gated-inducedrainleakage，gidl)比较大，从而影响器件的可靠性。

技术实现要素：

本申请的一个目的在于减小器件的gidl。

根据本申请的一方面，提供了一种半导体装置，包括：衬底；在所述衬底上用于第一器件的第一鳍片；在所述第一鳍片的一部分上的第一栅极结构，包括：在所述第一鳍片的一部分上的第一栅极电介质层；和在所述第一栅极电介质层上的第一栅极；以及在所述第一栅极结构两侧至少部分地位于所述第一鳍片中的第一源区和第一漏区；其中，所述第一栅极电介质层与所述第一漏区邻接的部分为第一部分，所述第一栅极电介质层与所述第一源区邻接的部分为第二部分，所述第一栅极电介质层位于所述第一部分和所述第二部分之间的部分为第三部分，所述第一部分的厚度大于所述第三部分的厚度。

在一个实施例中，所述第二部分的厚度大于所述第三部分的厚度。

在一个实施例中，所述第一栅极电介质层包括：在所述第一鳍片的一部分上的第一电介质层；在所述第一电介质层上的第一高k电介质层；和在所述第一电介质层的边缘下的第一氧化物层，所述第一氧化物层嵌入在所述第一鳍片中。

在一个实施例中，所述第一栅极电介质层还包括：第一氧化区，位于所述第一电介质层的边缘之间的部分下，并且与所述第一氧化物层邻接；其中，所述第一氧化物层的厚度大于所述第一氧化区的厚度。

在一个实施例中，所述第一栅极电介质层还包括：第二氧化区，位于所述第一电介质层的边缘与所述第一高k电介质层之间。

在一个实施例中，所述第一栅极电介质层还包括：第三氧化区，位于所述第一电介质层的边缘之间的部分与所述第一高k电介质层之间，并且与所述第二氧化区邻接；其中，所述第二氧化物区的厚度大于所述第三氧化区的厚度。

在一个实施例中，所述装置还包括：在所述衬底上用于第二器件的第二鳍片；在所述第二鳍片的一部分上的第二栅极结构，包括：在所述第二鳍片的一部分上的第二栅极电介质层；和在所述第二栅极电介质层上的第二栅极；以及在所述第二栅极结构两侧至少部分地位于所述第二鳍片中的第二源区和第二漏区。

在一个实施例中，所述第二栅极电介质层包括第二高k电介质层。

在一个实施例中，所述第一栅极电介质层还包括在所述第一电介质层与所述第一高k电介质层之间的第一界面层。

在一个实施例中，所述第二栅极电介质层还包括在所述第二鳍片的所述一部分与所述第二高k电介质层之间的第二界面层。

在一个实施例中，所述第一器件包括输入/输出器件，所述第二器件包括内核器件。

根据本申请的另一方面，提供了一种半导体装置的制造方法，包括：提供衬底结构，所述衬底结构包括：衬底；在所述衬底上用于第一器件的第一鳍片；以及在所述第一鳍片的一部分上的第一伪栅结构，所述第一伪栅结构包括在所述第一鳍片的一部分上的第一电介质层和在所述第一电介质层上的第一伪栅；执行刻蚀工艺，以去除所述第一伪栅结构侧面的第一鳍片的一部分，从而形成第一凹陷和第二凹陷；执行氧化工艺，以使得所述第一凹陷和所述第二凹陷下的第一鳍片的表面被氧化，从而形成第一氧化物层；执行选择性去除工艺，以选择性去除所述第一氧化物层的一部分，保留所述第一氧化物层位于所述第一电介质层边缘下的部分；执行外延工艺，以在所述第一凹陷和所述第二凹陷中外延生长半导体材料，从而形成第一源区和第一漏区。

在一个实施例中，所述第一伪栅结构还包括在所述第一伪栅上的第一硬掩模层，所述第一间隔物层位于所述第一伪栅和所述第一硬掩模层的侧壁上。

在一个实施例中，所述氧化工艺还使得第一电介质层的边缘之间的部分下的第一鳍片的表面被氧化，从而形成与所述第一氧化物层邻接的第一氧化区；在选择性去除工艺后，还保留所述第一氧化区。

在一个实施例中，所述氧化工艺还使得第一电介质层的边缘上的第一伪栅被氧化，从而形成第二氧化区；在选择性去除工艺后，还保留所述第二氧化区。

在一个实施例中，所述氧化工艺还使得第一电介质层的边缘之间的部分上的第一伪栅被氧化，从而形成与所述第二氧化区邻接的第三氧化区，所述第二氧化区的厚度大于所述第三氧化区的厚度；在选择性去除工艺后，还保留所述第三氧化区。

在一个实施例中，利用氟化氢选择性去除所述第一氧化物层的一部分。

在一个实施例中，所述氧化工艺包括快速热氧化工艺、炉管氧化工艺或现场水汽生成工艺。

在一个实施例中，所述方法还包括：在执行外延工艺之后，沉积层间电介质层并进行平坦化，以露出所述第一伪栅；去除所述第一伪栅，以形成用于第一器件的第一沟槽；在所述第一沟槽的底部上形成第一高k电介质层；在所述第一高k电介质层上形成第一栅极；其中，所述第一电介质层、所述第一氧化物层位于所述第一电介质层边缘下的部分和所述第一高k电介质层作为用于第一栅极的第一栅极电介质层。

在一个实施例中，所述衬底结构还包括在所述衬底上用于第二器件的第二鳍片和在所述第二鳍片的一部分上的第二伪栅结构，所述第二伪栅结构包括在所述第二鳍片的一部分上的第二电介质层和在所述第二电介质层上的第二伪栅；所述刻蚀工艺还去除所述第二伪栅结构侧面的第二鳍片的一部分，以形成第三凹陷和第四凹陷；所述氧化工艺还使得所述第三凹陷和所述第二凹陷下的第二鳍片的表面被氧化，从而形成第二氧化物层；所述选择性去除工艺还选择性去除所述第二氧化物层的一部分，保留所述第二氧化物层位于所述第二电介质层边缘下的部分；所述外延工艺还在所述第三凹陷和所述第四凹陷中外延生长半导体材料，从而形成第二源区和第二漏区。

在一个实施例中，所述方法还包括：在执行外延工艺之后，沉积层间电介质层并进行平坦化，以露出所述第一伪栅和所述第二伪栅；去除所述第一伪栅和所述第二伪栅，以形成用于第一器件的第一沟槽和用于第二器件的第二沟槽；去除所述第二电介质层和所述第二氧化物层位于所述第二电介质层边缘下的部分；在所述第一沟槽的底部上形成第一高k电介质层，在所述第二沟槽的底部上形成第二高k电介质层；在所述第一高k电介质层上形成第一栅极，在所述第二高k电介质层上形成第二栅极；其中，所述第一电介质层、所述第一氧化物层位于所述第一电介质层边缘下的部分和所述第一高k电介质层作为用于第一栅极的第一栅极电介质层，所述第二高k电介质层作为用于所述第二栅极的第二栅极电介质层。

在一个实施例中，所述方法还包括：在所述第一沟槽的底部上形成第一界面层，所述第一高k电介质层形成在所述第一界面层上；在所述第二沟槽的底部上形成第二界面层，所述第二高k电介质层形成在所述第二界面层上。

在一个实施例中，所述第一器件包括输入/输出器件，所述第二器件包括内核器件。

本申请实施例提出的半导体装置中，第一栅极电介质层与第一漏区邻接的第一部分的厚度比中间的第三部分的厚度大，也即，增加了第一漏区与第一栅极交叠部分之间的第一栅极电介质层的厚度，从而减小了垂直电场强度，减小了器件的gidl。

通过以下参照附图对本申请的示例性实施例的详细描述，本申请的其它特征、方面及其优点将会变得清楚。

附图说明

附图构成本说明书的一部分，其描述了本申请的示例性实施例，并且连同说明书一起用于解释本申请的原理，在附图中：

图1是根据本申请一个实施例的半导体装置的制造方法的简化流程图；

图2-图6b示出了根据本申请一个实施例的半导体装置的制造方法的各个阶段的示意图；

图7a-图10示出了根据本申请另一个实施例的半导体装置的制造方法的各个阶段的示意图；

图11-图20示出了根据本申请再一个实施例的半导体装置的制造方法的各个阶段的示意图。

具体实施方式

现在将参照附图来详细描述本申请的各种示例性实施例。应理解，除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不应被理解为对本申请范围的限制。

此外，应当理解，为了便于描述，附图中所示出的各个部件的尺寸并不必然按照实际的比例关系绘制，例如某些层的厚度或宽度可以相对于其他层有所夸大。

以下对示例性实施例的描述仅仅是说明性的，在任何意义上都不作为对本申请及其应用或使用的任何限制。

对于相关领域普通技术人员已知的技术、方法和装置可能不作详细讨论，但在适用这些技术、方法和装置情况下，这些技术、方法和装置应当被视为本说明书的一部分。

应注意，相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义或说明，则在随后的附图的说明中将不需要对其进行进一步讨论。

本申请的发明人对某些finfet器件的gidl比较大的问题进行了深入研究，发现：现有的制造工艺中，在鳍片顶部的栅极电介质层比较薄，而某些器件在工作时施加的电源电压比较高，例如i/o器件的电源电压为1.8v，因此，鳍片顶部的电场线比较密集，电场比较大，从而导致器件的gidl比较大。据此，发明人提出了如下解决方案。

图1是根据本申请一个实施例的半导体装置的制造方法的简化流程图。图2-图6b示出了根据本申请一个实施例的半导体装置的制造方法的各个阶段的示意图。

下面结合图1、图2-图6b对根据本申请一个实施例的半导体装置的制造方法进行详细说明。

如图1所示，首先，在步骤102，提供衬底结构。

如图2所示，衬底结构包括衬底201、在衬底201上用于第一器件的第一鳍片202以及在第一鳍片202的一部分上的第一伪栅结构203。这里，第一器件例如可以是i/o器件，然而，本申请并不限于此。例如，第一器件还可以是静电释放(esd)保护器件、ldmos(横向扩散金属氧化物半导体)器件等。

第一伪栅结构203可以包括在第一鳍片202的一部分上的第一电介质层213和在第一电介质层213上的第一伪栅223。另外，第一伪栅结构203还可以包括在第一伪栅223上的第一硬掩模层233以及在第一伪栅223和第一硬掩模层233的侧壁上的第一间隔物层243。

衬底201例如可以是硅衬底、iii-v族材料的半导体衬底等。第一鳍片202的材料可以是与衬底201的材料相同的半导体材料，也可以是与衬底201的材料不同的半导体材料。第一伪栅223例如可以是多晶硅。第一硬掩模层233典型地可以是硅的氮化物、硅的氧化物或硅的氮氧化物等。第一间隔物层243例如可以是硅的氮化物等。

需要说明的是，在第一鳍片202的一个或两个端部上可以形成有另一伪栅结构，该伪栅结构可以与第一伪栅结构203相同，参见图2。该伪栅结构有利于后续控制外延形成的第一源区207和第一漏区208的形貌。

还需要说明的是，衬底结构中还可以包括隔离结构，例如浅沟槽隔离(sti)结构。

接下来，在步骤104，执行刻蚀工艺，以去除第一伪栅结构203侧面的第一鳍片202的一部分，从而形成第一凹陷215和第二凹陷225，如图3a和图3b所示。图3b是沿着图3a所示的b-b’的截面图。从图3b可以看出，第一电介质层213形成在第一鳍片202位于隔离结构204以上的部分的表面上。另外，虽然图3b示出了第一鳍片202的侧面的第一电介质层213上具有第一间隔物层243，但是，应理解，这并非是必须的。在其他的实施例中，第一鳍片202的侧面的第一电介质层213上也可以没有第一间隔物层243。

之后，在步骤106，执行氧化工艺，以使得第一凹陷215和第二凹陷225下的第一鳍片202的表面被氧化，从而形成第一氧化物层206，如图4a和图4b所示。图4b是沿着图4a所示的b-b’的截面图。

在一个实施例中，氧化工艺还使得第一电介质层的213边缘之间的部分下的第一鳍片202的表面被氧化，从而形成与第一氧化物层206邻接的第一氧化区。在另一个实施例中，氧化工艺还使得第一电介质层的213边缘上的第一伪栅223被氧化，从而形成第二氧化区。在又一个实施例中，氧化工艺还使得第一电介质层的213边缘之间的部分上的第一伪栅223被氧化，从而形成与第二氧化区邻接的第三氧化区，第二氧化区的厚度大于第三氧化区的厚度。

在一个实施例中，氧化工艺可以包括但不限于快速热氧化(rto)工艺、炉管氧化工艺或现场水汽生成工艺(issg)等。在氧化工艺后，第一电介质层的213的边缘，也即靠近第一凹陷215和第二凹陷225的部分之下形成了第一氧化物层206。

之后，在步骤108，执行选择性去除工艺，以选择性去除第一氧化物层206的一部分，保留第一氧化物层206位于第一电介质层213边缘下的部分，如图5a和图5b所示。图5b是沿着图5a所示的b-b’的截面图。在形成第一区、第二区或第三区的情况下，在选择性去除工艺后，还相应还保留第一区、第二区或第三区。例如，在形成第一区的情况下，在选择性去除工艺后，还保留第一区。在形成第二区的情况下，在选择性去除工艺后，还保留第二区。在形成第三区的情况下，在选择性去除工艺后，还保留第三区。

优选地，可以利用氟化氢选择性去除第一氧化物层206的一部分。气态的氟化氢去除第一氧化物层206时各向异性的效果比较明显，从而使得第一氧化物层206位于第一电介质层213边缘下的部分得以保留。

之后，在步骤110，执行外延工艺，以在第一凹陷215和第二凹陷225中外延生长半导体材料，从而形成第一源区207和第一漏区208，如图6a和图6b所示。图6b是沿着图6a所示的b-b’的截面图。

在一个实施例中，第一器件可以是pmos器件，外延的半导体材料可以是sige。在另一个实施例中，第一器件可以是nmos器件，外延的半导体材料可以是si，在外延si的过程中可以原位掺杂p。

如上描述了根据本申请一个实施例的半导体装置的制造方法。该实施例的方法在形成第一凹陷和第二凹陷后执行氧化工艺，从而在第一电介质层的边缘下形成了第一氧化物层，第一电介质层及其边缘下的第一氧化物层作为用于伪栅的栅极电介质层，与现有技术相比，增加了第一漏区与第一伪栅交叠部分之间的栅极电介质层的厚度，从而减小了垂直电场强度，减小了第一器件的gidl。

在形成第一源区207和第一漏区208之后，还可以将第一伪栅223用例如金属栅极替代，下面结合图7a-图10对根据本申请另一个实施例的半导体装置的制造方法进行说明。

首先，如图7a和图7b所示，沉积层间电介质层301并进行平坦化，例如化学机械平坦化(cmp)，以露出第一伪栅223。

接下来，如图8所示，去除第一伪栅223，以形成用于第一器件的第一沟槽302。这里，在去除第一伪栅223时也可以同时去除在第一鳍片202的端部上的伪栅结构中的伪栅。或者，也可以仅去除第一伪栅223，而保留在第一鳍片202的端部上的伪栅结构中的伪栅。

然后，如图9所示，在第一沟槽302的底部(也即第一电介质层213)上形成第一高k电介质层303。优选地，可以先在第一沟槽302的底部上形成第一界面层(图中未示出)，然后在第一界面层上形成第一高k电介质层303，从而可以改善第一高k电介质层303与第一电介质层213之间的界面性能。另外，第一高k电介质层303还可以形成在第一沟槽302的侧壁上。示例性地，第一高k电介质层303的材料可以包括但不限于：la2o3、tio2、ta2o5、zro2、bazro、hfo2、hfzro、hfzron、hflao、hfsio、hfsion、lasio、alsio、hftao或hftio等。

之后，如图10所示，在第一高k电介质层303上形成第一栅极304以填充第一沟槽302。这里，第一栅极304的材料可以是铝、钨等其他金属材料。例如，可以在图9所示的结构上沉积第一栅极材料，然后进行平坦化工艺，从而形成第一栅极304。

在形成第一高k电介质层303后，第一电介质层213、第一氧化物层206位于第一电介质层213边缘下的部分以及第一高k电介质层303共同作为用于第一栅极304的栅极电介质层(以下称为第一栅极电介质层)。可以将第一栅极电介质层与第一漏区208邻接的部分称为第一部分，将第一栅极电介质层与第一源区207邻接的部分称为第二部分，将第一栅极电介质层位于第一部分和第二部分之间的部分称为第三部分。第一部分和第二部分的厚度大于第三部分的厚度。

因此，与现有技术相比，该实施例的方法增加了第一漏区208与第一栅极304交叠部分之间的第一栅极电介质层的厚度，从而减小了垂直电场强度，减小了第一器件的gidl。

图11-图20示出了根据本申请又一个实施例的半导体装置的制造方法的各个阶段的示意图。以下仅重点介绍该实施例与图2-图6b所示实施例的不同之处，其他类似之处可以参照上面的描述。

首先，如图11所示，提供衬底结构。该衬底结构与图2所示衬底结构相比，还可以包括在衬底201上用于第二器件的第二鳍片402和在第二鳍片402的一部分上的第二伪栅结构403。在一个实施例中，第二器件可以包括内核器件。

第二伪栅结构403可以包括在第二鳍片402的一部分上的第二电介质层413和在第二电介质层413上的第二伪栅423。第二伪栅结构还可以包括在第二伪栅423上的第二硬掩模层443以及在第二伪栅423和第二硬掩模层443的侧壁上的第二间隔物层443。第二伪栅结构403与第一伪栅结构203类似，二者相互对应的层的材料可以相同，例如第一电介质层213和第二电介质层413的材料可以相同。

另外，在第二鳍片402的一个或两个端部上也可以有另一伪栅结构，该伪栅结构可以与第二伪栅结构403相同，该伪栅结构有利于控制后续外延形成的第二源区407和第二漏区408的形貌。

接下来，如图12所示，执行刻蚀工艺。该实施例中的刻蚀工艺不仅形成了第一凹陷215和第二凹陷225，还去除第二伪栅结构403侧面的第二鳍片402的一部分，以形成第三凹陷415和第四凹陷425。

然后，如图13所示，执行氧化工艺。该实施例中的氧化工艺不仅形成了第一氧化物层206，还使得第三凹陷415和第二凹陷425下的第二鳍片402的表面被氧化，从而形成第二氧化物层406。在氧化工艺后，第一电介质层的213的边缘，也即靠近第一凹陷215和第二凹陷225的部分之下形成了第一氧化物层206；第二电介质层的413的边缘，也即靠近第三凹陷415和第四凹陷425的部分之下形成了第二氧化物层206。

之后，如图14所示，执行选择性去除工艺。该实施例中的选择性去除工艺不仅选择性去除第一氧化物层206的一部分，还选择性去除第二氧化物层406的一部分，保留第二氧化物层406位于第二电介质层413边缘下的部分。

之后，如图15所示，执行外延工艺。该实施例中的外延工艺不仅形成了第一源区207和第一漏区208，还在第三凹陷415和第四凹陷425中外延生长半导体材料，从而形成第二源区407和第二漏区408。

在形成第一源区207、第一漏区208、第二源区407和第二漏区408之后，还可以将第一伪栅223和第二伪栅423用例如金属栅极替代，下面结合图16-图20进行说明。

首先，如图16所示，沉积层间电介质层301并进行平坦化，以露出第一伪栅223和第二伪栅423。

然后，如图17所示，去除第一伪栅223和第二伪栅423，以形成用于第一器件的第一沟槽302和用于第二器件的第二沟槽502。

之后，如图18所示，去除第二电介质层413和第二氧化物层406位于第二电介质层413边缘下的部分。应理解，在某些情况下，第二电介质层413位于第二间隔物层443下的部分可能会保留一部分。

之后，如图19所示，在第一沟槽302的底部上形成第一高k电介质层303，在第二沟槽502的底部上形成第二高k电介质层503。第二高k电介质层503的材料可以与参照上面第一高k电介质层303的材料的例子。优选地，可以在第一沟槽302的底部上先形成第一界面层(图中未示出)，然后在第一界面层上形成第一高k电介质层303。优选地，可以在第二沟槽502的底部上先形成第二界面层505，然后在第二界面层505上形成第二高k电介质层503。另外，第一高k电介质层303还可以形成在第一沟槽302的侧壁上，第二高k电介质层503还可以形成在第二沟槽502的侧壁上。

之后，如图20所示，在第一高k电介质层303上形成第一栅极304，以填充第一沟槽302。在第二高k电介质层503上形成第二栅极504，以填充第二沟槽502。第二栅极504的材料可以是与第一栅极304的材料相同的金属材料。

该实施例的方法同时形成了两种器件，第一电介质层213、第一氧化物层206位于第一电介质层213边缘下的部分和第一高k电介质层303作为用于第一栅极304的栅极电介质层(称为第一栅极电介质层)，第二高k电介质层503作为用于第二栅极504的栅极电介质层(称为第二栅极电介质层)。与现有技术相比，该实施例增加了第一漏区208与第一栅极304交叠部分之间的第一栅极电介质层的厚度，从而减小了垂直电场强度，减小了第一器件的gidl。

本申请还提供了一种半导体装置，包括：

衬底201，例如硅衬底等。

在衬底201上用于第一器件(例如i/o器件)的第一鳍片202。

在第一鳍片202的一部分上的第一栅极结构，第一栅极结构包括在第一鳍片202的一部分上的第一栅极电介质层和在第一栅极电介质层上的第一栅极304。第一栅极结构还可以包括在第一栅极304的侧壁上的第一间隔物层243。

在第一栅极结构两侧至少部分地位于第一鳍片202中的第一源区207和第一漏区208。第一源区207和第一漏区208可以部分地位于第一鳍片202中，其他部分可以凸出于第一鳍片202，也即第一源区207和第一漏区208是抬升的有源区。或者，第一源区207和第一漏区208也可以全部地位于第一鳍片202中。

这里，上述第一栅极电介质层与第一漏区208邻接的部分为第一部分，第一栅极电介质层与第一源区207邻接的部分为第二部分，第一栅极电介质层位于第一部分和第二部分之间的部分为第三部分。第一部分的厚度大于第三部分的厚度，或者，第一部分和第二部分的厚度均大于第三部分的厚度。

应理解，第一部分、第二部分和第三部分为相对的概念，这里的第一部分和第二部分可以被理解为是第一栅极电介质层的端部部分，而第三部分可以是位于两个端部部分之间的中间部分。

在一个实现方式中，参见图10，第一栅极电介质层可以包括在第一鳍片202的一部分上的第一电介质层213、在第一电介质层213上的第一高k电介质层303和在第一电介质层213的边缘下的第一氧化物层206。

在另一个实现方式中，第一栅极电介质层还可以包括：位于第一电介质层213的边缘之间的部分下的第一氧化区，该第一氧化区与在第一电介质层213的边缘下的第一氧化物层206邻接。这里，第一氧化物层206的厚度大于第一氧化区的厚度。

在另一个实现方式中，第一栅极电介质层还可以包括：位于第一电介质层213的边缘与第一高k电介质层303之间的第二氧化区。

在又一个实现方式中，第一栅极电介质层除了包括第二氧化区之外，还可以包括：位于第一电介质层213的边缘之间的部分与第一高k电介质层303之间的第三氧化区，该第三氧化区与第二氧化区邻接，并且，上述第二氧化物区的厚度大于第三氧化区的厚度。

优选地，第一栅极电介质层还可以包括在第一电介质层213与第一高k电介质层303之间的第一界面层。另外，第一栅极304与第一间隔物层243之间也可以具有第一高k电介质层303。

这里，第一氧化物层206可以是通过对第一鳍片202的表面进行氧化形成的，故第一氧化物层206可以嵌入在第一鳍片202中，第一氧化物层206的上表面与第一电介质层213接触。由于第一氧化物层206的存在，使得第一栅极电介质层的端部部分的厚度大于中间部分的厚度。

本申请还提供了另一种半导体装置，参见图20，与图10所示实施例相比，图20所示实施例的装置还包括在衬底201上用于第二器件(例如内核器件)的第二鳍片402、在第二鳍片402的一部分上的第二栅极结构以及在第二栅极结构两侧至少部分地位于第二鳍片中的第二源区407和第二漏区408。

上述第二栅极结构可以包括在第二鳍片402的一部分上的第二栅极电介质层(例如可以是第二高k电介质层503)和在第二栅极电介质层上的第二栅极504。第二栅极结构还可以包括在第二栅极504的侧壁上的第二间隔物层443。另外，第二栅极504与第二间隔物层443之间也可以具有第二高k电介质层503。第二栅极电介质层还可以包括在第二鳍片402的一部分的表面与第二高k电介质层503之间的第二界面层505。

至此，已经详细描述了根据本申请实施例的半导体装置及其制造方法。为了避免遮蔽本申请的构思，没有描述本领域所公知的一些细节，本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。另外，本说明书公开所教导的各实施例可以自由组合。本领域的技术人员应该理解，可以对上面说明的实施例进行多种修改而不脱离如所附权利要求限定的本申请的精神和范围。