一种半导体器件电连接结构及其制造方法与流程

本发明涉及半导体制造技术，具体涉及一种半导体器件电连接结构及其制造方法。

背景技术：

随着集成电路的集成度越来越高，进一步提高芯片的集成度变得越来越困难；为此另一种可行的办法是通过倒装焊形式的三维(3d)封装，实现芯片间的垂直连接，减小封装结构的面积。与引线键合方式相比，倒装焊形式的3d封装的电连接可靠性更高，封装结构面积更小。

现在业界实现倒装焊形式的3d封装的办法一般是通过硅通孔(tsv)技术，形成相应的电通道，将半导体器件的电信号引到器件底部，方便实现半导体器件和封装基底或者其它半导体器件之间的电连接，实现3d封装。但传统的tsv技术一般需要在通孔中电镀铜，以形成电通道。但电镀铜后，后续器件的加工工艺就不能进行高温工艺(≤500℃)，这限制了后续器件加工工艺的可选择性及加工工艺先后顺序的灵活性，造成后续加工的困难，增加加工成本；此外电镀铜后，由于铜和半导体材料热膨胀系数的不匹配，会产生残余应力，影响器件性能；而且电镀铜工艺和传统的cmos工艺不兼容。

除了使用电镀铜实现tsv结构，也有一些通过在晶圆上形成电隔离沟槽，用电隔离沟槽包围的晶圆部分作为电通道，将电信号引到器件底部。但一般都是需要使用两个晶圆，分别加工，通过键合方式实现，工艺复杂，加工成本高，而且晶圆厚度比较厚。由于目前加工工艺深宽比最大可以做到20∶1，形成贯穿的电隔离沟槽比较困难，一般没有开通孔，通过减薄暴露电连接通道，减薄时由于器件已经做好，为了保护减薄过程中器件不受损伤，还需要临时键合，这额外增加了器件的加工成本。

相关技术的公开文献有：

1、专利号为us6214644b1的美国专利

如图1所示，该专利通过直接在半导体器件的金属引脚406、406a上形成金属连接结构412、412a，通过后续的基板408中的电连接结构414及基板上的金属布线410、410a、416、416a及相应的基板底部的导电材料418、418a及金属球420、420a，将半导体器件的电信号端引出到基板底部，以便于以后3d封装。

该专利是用基板上加工相应的电连接结构，实现半导体器件后续的3d封装，没有在晶圆级实现将半导体器件的电信号引到器件底部，增加了后续封装的成本及工艺复杂度；此外，对于一些mems半导体器件，采用该专利的方法，芯片需要倒置，但很多mems器件倒置后会对后续封装工艺造成困难，影响器件性能。

2、专利号为us6384353b1的美国专利

如图2所示，该专利通过硅通孔(tsv)技术在衬底硅上形成通孔，再通过在通孔中电镀金属形成电通道140，将芯片的电信号端121、125、122等直接引到衬底上的金属引脚(pad)127、129、130等，从而实现将半导体器件的电信号引入衬底底部，便于后续3d封装。

3、《designandrealizeof3dintegration0fpressuresensorssystemwiththroughsiliconvia(tsv)approach》(基于硅通孔技术技术的压力传感器系统的3维集成的设计及制造)

2011美国电气及电子工程师学会(ieee)电子封装及高密度封装国际会议(2011internationalconferenceonelectronicspackagingtechnology&highdensitypackaging2011ieee)上公开了该文章；该文公开了通过首先形成压力传感器(功能芯片)，然后在压力传感的金属引脚(pad)上通过tsv技术在晶圆上加工深孔。由于晶圆很厚，深孔贯穿整个晶圆加工比较困难，孔没有贯通整个晶圆。需要后续通过硅-玻璃临时键合，再采用机械化学研磨(cmp)加工晶圆底部，露出孔，然后在孔壁进行电绝缘处理，而后电镀铜，最后形成器件底部的金属引脚(pad)，将压力传感器的电信号端引到器件底部。

前述第二份专利和第三篇文章通过tsv技术实现半导体器件在晶圆级就可以将其电信号引到器件底部，便于后续3d封装。但由于采用的tsv技术需要电镀铜，从而导致器件后续加工工艺不能在高温下(≤500℃)进行，降低器件加工工艺先后顺序的灵活性，进而增加加工成本；而且由于铜和半导体材料热膨胀系数不同，会产生残余应力，影响半导体器件的性能和可靠性；此外，电镀铜工艺和传统的cmos工艺不兼容。此外，第二份专利为了避免刻穿晶圆而造成的加工困难，后续采用机械研磨暴露孔，需要临时键合，工艺繁琐，增加加工成本。

4、《integrationofanewthroughsiliconviaconceptinamicroelectronicpressuresensor》(新的硅通孔技术在微电子压力传感器集成中的应用)

美国电气及电子工程师学会(ieee)第14届微电子及微系统热、机械及多物理场模拟与实验国际会议(14thinternationalconferenceonthermal，mechanicalandmulti-physicssimulationandexperimentsinmicroelectronicsandmicrosystems，eurosime20132013ieee.)上公开了该文章；该文公开了一种基于普通晶圆通过tsv技术在晶圆底部形成电隔离沟槽，然后在电隔离沟槽包围的硅材料上形成金属引脚(pad)，形成相应的电通道，将已经加工好的压力传感器的电信号引出到器件的底部，便于后续实现3d封装。

该文章公开的技术方案采用tsv技术形成电隔离沟槽，然后通过电隔离沟槽包围的硅材料作为电连接通道，将半导体器件的电信号引到器件底部，该方法可以在晶圆级实现电连接结构制作，也不需要电镀铜工艺。但由于先做好了器件的金属引脚(pad)，使得后续的加工工艺不能在高温下(≤500℃)进行，加工工艺的先后顺序灵活性差，限制了后续加工工艺的可选择性，增加加工难度和成本。

5、专利号为us6528344b2的美国专利

如图3所示，该专利是通过加工一片具有导电特性的晶圆，在其上加工没有贯通该晶圆的电隔离沟槽，形成电接触区，将加工好器件的晶圆与上述加工的具有导电特性的晶圆键合；键合中使第一片晶圆上形成的电接触区和器件的金属pad精确对准，可靠接触，然后反转键合后的器件，减薄具有导电特性的晶圆，露出形成的电隔离沟槽，形成相应的电通道，最后在形成金属pad14，实现便于3d封装的器件电连接结构。

6、专利号为us9334159b2的美国专利

如图4所示，该专利给出了通过3d封装技术实现一颗mems传感器及其控制电路的晶圆级封装方法，该方法通过在mems器件的晶圆上首先形成没有贯通晶圆的电隔离沟槽结构，然后通过表面加工工艺，利用牺牲层技术形成mems器件，形成的mems器件的金属pad应该和电隔离沟槽结构包围的晶圆上的部分有重合，然后将加工好的相应ic控制器件的晶圆和上述加工mems器件的晶圆键合，键合过程中控制ic的金属pad和mems器件的金属pad需要可靠精准连接，然后从背面减薄加工有mems器件的晶圆，暴露出电隔离沟槽，在电隔离沟槽包围区域内形成金属pad，形成相应的电通道，方便后续的3d封装。

前述的第5份和第6份专利，采用形成电隔离沟槽技术，形成相应的电通道，避免采用电镀铜工艺形成电通道的缺点。但第5份专利需要两片晶圆分别加工，形成相应的电通道和功能器件，因而加工工艺繁琐，加工成本较高；通过键合两个晶圆实现便于3d封装的电连接结构，键合过程中需要器件的金属pad和形成的电连接结构可靠精确接触，因为键合是晶圆级键合，如果功能器件pad较多，造成键合比较困难，器件良率较低；此外，还需要键合完成后减薄芯片，进一步增加加工成本。第6份专利由于先在晶圆上形成电隔离沟槽，但不能贯通晶圆，需要后续减薄形成电连接通道，增加加工成本；而且牺牲层技术加工mems器件，容易造成粘附失效，降低生产良率，增加成本。

技术实现要素：

本发明解决的技术问题之一在于提供一种基于pn结结构和衬底通孔的半导体器件电连接结构；解决上述现有技术存在的缺陷。

本发明解决的技术问题之二在于提供一种基于pn结结构和衬底通孔的半导体器件电连接结构的制造方法；可以降低后续封装的成本及工艺复杂度；使加工半导体器件电连接结构的工艺先后顺序更加灵活，可以在形成电通道后加工工艺可在高温下(＞500℃)进行。

本发明解决上述技术问题之一的技术方案是：

所述的半导体器件的电连接结构由顶层半导体材料、绝缘层和衬底半导体材料构成；绝缘层位于顶层半导体材料和衬底半导体材料之间；其特征在于：

顶层半导体材料和衬底半导体材料为反相掺杂；即当顶层半导体材料为n型掺杂时，衬底半导体材料为p型掺杂；当顶层半导体材料为p型掺杂时，衬底半导体材料为n型掺杂；

在顶层半导体材料上设有掺杂区；通过掺杂区设有与衬底半导体材料连通的电连接孔；电连接孔内设有电连接层；电连接层材料为掺杂与顶层半导体材料掺杂相反的半导体导电材料；

衬底半导体材料上设有电隔离沟槽；被电隔离沟槽包围的衬底半导体材料与电连接层相连；

衬底半导体材料上设有电绝缘层；在电隔离沟槽包围的衬底半导体材料的电绝缘层上设有电接触孔；电接触孔内形成有金属并形成金属引脚。

所述的半导体器件电连接结构可基于绝缘衬底上的硅(soi)晶圆制作。

所述的顶层半导体材料上的掺杂区可以为一个或多个；掺杂区内的电连接孔形状可以为任何柱体；与之对应的电隔离沟槽的形状可以为圆形环、方形环或者其它环状结构。

所述的顶层半导体材料外可以设有与掺杂区电连接孔内的电连接层相连通的电连接层。

所述的电隔离沟槽内也可以不设置电绝缘层；或者，部分或全部设置电绝缘层。

本发明解决上述技术问题之二的技术方案是：

所述的方法包括以下步骤：

s1、生长掩膜层并图形化、掺杂，在晶圆的顶层半导体材料表面生长掩膜层，图形化、掺杂；形成掺杂区，再去除掩膜层；掺杂区掺杂方式和顶层半导体材料掺杂方式相反，即顶层半导体材料为n型掺杂时，形成p型掺杂区；顶层半导体材料为p型掺杂时，形成n型掺杂区；晶圆由顶层半导体材料层、绝缘层及衬底半导体材料层组成，绝缘层位于顶层半导体材料层与衬底半导体材料层之间；顶层半导体材料层和衬底半导体材料层掺杂相反；

s2、形成掺杂区和衬底半导体材料间的电连接孔，在晶圆表面重新生长一层掩膜层，图形化、刻蚀，刻穿掩膜层、顶层半导体材料、绝缘层，暴露出部分衬底半导体材料；在每个掺杂区内形成掺杂区和衬底半导体材料的电连接孔；再去除掩膜层；

s3、形成掺杂区和衬底半导体材料间的电连接通道；先生长电连接层，填充电连接孔；然后去除晶圆表面的电连接层，保留电连接孔里的电连接层；或者，去除晶圆表面部分电连接层；电连接层材料为掺杂方式与顶层半导体材料掺杂相反的半导体导电材料；

s4、衬底半导体材料上形成电隔离沟槽，在晶圆背面再形成一层掩膜层，图形化、刻蚀，刻穿掩膜层、衬底半导体材料，暴露出部分绝缘层，形成电隔离沟槽，然后去除晶圆背面的掩膜层；被电隔离沟槽包围的衬底半导体材料与s3形成的电连接通道相连；

s5、填堵电隔离沟槽，用电绝缘材料在晶圆上形成一层电绝缘层，填堵电隔离沟槽；

s6、刻蚀晶圆背面的电绝缘层，形成电接触孔；图形化、刻蚀，刻穿电绝缘层，暴露出部分电隔离沟槽包围的衬底半导体材料，形成电接触孔；

s7、形成从顶层半导体材料掺杂区到衬底半导体材料的电通道及金属引脚；在衬底半导体材料上的接触孔内掺杂；沉积金属，图形化、刻蚀，去除部分金属；形成从顶层半导体材料掺杂区到衬底半导体材料的电通道及金属引脚；在衬底半导体材料上接触孔内的掺杂类型与衬底半导体材料的掺杂类型相同。

所述的s1中，顶层半导体材料和衬底半导体材料都采用晶向100，顶层半导体材料为n型掺杂。

所述的s1中，掺杂方式可以是离子注入或者扩散工艺；形成的掺杂区可以为1个或多个。

所述的s3中，可以不经过图形化处理，直接刻蚀，去除晶圆表面的电连接层，只保留电连接孔里的电连接层，形成掺杂区和衬底半导体材料间的电连接通道；或者图形化、刻蚀，去除晶圆表面部分电连接层，保留部分电连接层，保留部分和掺杂区部分重合，形成掺杂区和衬底半导体材料间的相互绝缘的电连接通道；

所述的s3中，电连接层材料是低压化学气相淀积或者外延生长的掺杂与顶层半导体材料掺杂相反的半导体导电材料。

所述的s4中，刻蚀的方法可以是深反应离子刻蚀。

所述的s5中，电绝缘材料可以完全不填充电隔离沟槽，也可以部分填充电隔离沟槽，或者完全填充电隔离沟槽；

所述的s5中，电绝缘层材料可以是氮化硅、二氧化硅等常用的半导体绝缘材料，形成电绝缘层的方法可以采用低压化学气相沉积技术等。

所述的s7中，在衬底半导体材料上的电接触孔内重掺杂，掺杂方式和衬底半导体材料掺杂方式相同，即当衬底硅为n型掺杂，接触孔内也是n型重掺杂，经高温退火、活化，然后沉积金属，并图形化、刻蚀部分金属层，形成电通道及金属引脚；

所述的s7中，所述的金属材料为铝或者铝硅等半导体加工中常用的金属引脚材料。

本发明利用由顶层半导体材料、绝缘层及衬底半导体材料组成的晶圆结构实现半导体器件的电连接结构及其相应的制造方法。该结构通过pn结的单向导电性实现顶层半导体材料的不同电连接通道的绝缘，通过在晶圆衬底半导体材料上的硅通孔(tsv)加工的隔离沟槽包围的衬底半导体材料及pn结，形成相互绝缘电通道，将半导体器件的电信号引到器件底部(实施例中未画出半导体器件)，从而实现晶圆级加工该电连接结构。该结构便于半导体器件后续的3d封装，从而避免引线键合，提高芯片电连接的可靠性，减小芯片封装(或与其它芯片封装在一起)面积。此外，本发明在衬底上通过加工电隔离沟槽结构及pn结形成电通道，器件层的pn结是通过掺杂形成，避免采用金属布线，不需要电镀铜工艺。工艺简单，减小残余应力对功能器件性能的影响，不需要键合工艺，使用一片晶圆，加工工艺简单，加工成本低。形成电连接通道后，后续工艺可以使用高温工艺(＞500℃)，提高加工工艺先后顺序的灵活性，便于后续加工，降低加工成本。此外，电连接结构可以与功能芯片同时制作，该连接结构的加工工艺与传统cmos工艺完全兼容。

附图说明

下面结合附图对该发明进一步说明：

图1为现有技术结构图之一；

图2为现有技术结构图之二；

图3为现有技术结构图之三；

图4为现有技术结构图之四；

图5是本发明实施例soi晶圆横截面示意图；

图6a、b本发明生长掩模层并图形化掺杂，形成掺杂区后结构示意图；

图7a、b本发明形成掺杂区和衬底半导体材料的电连接孔后结构示意图

图8本发明生长电连接层后的截面示意图；

图9a、b本发明只保留电连接孔里的电连接层形成电连接通道的结构示意图；

图10本发明保留部分电连接层形成电连接通道的结构横截面示意图；

图11本发明在衬底硅上形成电隔离沟槽结构示意图；

图12a、b、c本发明填堵电隔离沟槽结构示意图；

图13本发明衬底硅绝缘层上形成电接触孔的结构横截面示意图

图14本发明形成顶层硅掺杂区到衬底硅的电通道及金属引脚结构的横截面示意图

图15本发明实际应用及电路通道原理示意图。

具体实施方式

见图5所示，本发明实施例的工艺流程基于绝缘衬底上的硅(soi)晶圆，晶圆包括衬底硅300，绝缘层200(例如二氧化硅)以及顶层硅100。顶层硅100和衬底硅300的掺杂方式相反，本实施例中，顶层硅100和衬底硅300都采用100晶向，顶层硅100为n型掺杂，衬底硅300为p型掺杂，绝缘层200为二氧化硅。基本步骤如下：

s1、生长掩膜层并图形化、掺杂，生长掩模层(例如二氧化硅)，图形化、掺杂，在顶层硅形成p型掺杂区(当顶层硅100为p型，这里就应该是n型掺杂，后续相同，不再赘述)。掺杂的方式可以是半导体加工的传统工艺：离子注入或者扩散工艺。去除生长的剩余掩膜层。形成p型掺杂区后，结构示意图如图6所示。图中示意性的形成两个p型掺杂区，可根据实际需要的电连接结构的数量决定形成p型掺杂区的数量。

s2、形成p型掺杂区和衬底硅300间的电连接孔，在顶层硅100上形成p型掺杂区后，在晶圆表面重新生长一层掩膜层，图形化、刻蚀，刻穿掩膜层、顶层硅100、绝缘层200，暴露部分衬底硅300，在每个p型掺杂区内形成p型掺杂区和衬底的电连接孔(孔的形状可以为任何柱体，图中示意性的表示为圆孔)，去除生长的这层掩膜层，完成后结构示意图如图7所示。

s3、形成p型掺杂区和衬底硅300间的电连接通道；即形成p型掺杂区和衬底硅300间的电连接通道：包括a.生长电连接层，填充电连接孔，电连接层材料为p型(当顶层硅100为p型，这里就应该是n型)掺杂的半导体导电材料。如图8；b.(1)不经过图形化处理，直接刻蚀，去除晶圆表面的电连接层，只保留电连接孔里的电连接层，形成p型掺杂区和衬底硅300间的电连接通道如图9所示；(2)或者图形化、刻蚀，去除晶圆表面部分电连接层，保留部分电连接层，保留部分和p型掺杂区有部分重合，形成p型掺杂区和衬底硅300间的相互绝缘的电连接通道，如图10(后续工艺都以图10形式示意，当然也可以是图9的形式)。电连接层的材料具有导电性，一种典型的材料是低压化学汽相淀积(lpcvd)或者外延(epitaxial)生长的p型掺杂(当顶层硅100为p型，这里就应该是n型掺杂)(in-situdoping，原位掺杂)多晶硅。

s4、衬底硅300上形成电隔离沟槽，在晶圆背面再生长一层掩膜层，图形化、刻蚀，刻穿掩膜层、衬底硅300，暴露出部分绝缘层200。由于衬底硅300一般较厚(400um左右)刻蚀的方法可以选择深反应离子刻蚀。电隔离沟槽包围在内的衬底硅300部分应该与图10所示形成的电连接通道相连，电隔离沟槽的形状可以是圆形环，也可以是方形环或者其它环状结构，图11中示意性的表示为圆形环，刻蚀形成电隔离沟槽后，其结构示意图如图11所示。

s5、填堵电隔离沟槽，用绝缘材料填堵电隔离沟槽：在晶圆上形成一层电绝缘层，填堵电隔离沟槽，去除顶层硅100上的电绝缘层，保留衬底硅300上的电绝缘层。电绝缘层材料可以是氮化硅、二氧化硅等半导体绝缘材料，形成电绝缘层的方法可以采用低压化学气相沉积技术。电绝缘材料可以完全不填充电隔离沟槽，也可以部分填充电隔离沟槽，或者完全填充电隔离沟槽，分别如图12所示，后续工艺步骤按照12a图示意，同样也可以采用12b、12c的结构进行后续工艺。

s6、刻蚀晶圆背面的电绝缘层，形成电接触孔：图形化、刻蚀，刻穿电绝缘层，暴露出电隔离沟槽包围的部分衬底硅300，形成电接触孔，完成后结构示意图如图13所示。

s7、形成从顶层硅100的p型掺杂区到衬底硅300的电通道及金属引脚：在衬底硅300上的接触孔内p型重掺杂(当衬底硅为n型掺杂，此处也应该是n型重掺杂)，高温退火、活化，然后沉积金属，并图形化、刻蚀部分金属层，形成从顶层硅100的p型重掺杂区到衬底硅300的电通道及金属引脚，典型的金属材料为铝(ai)或者铝硅(al∶si)，如图14所示。

至此，完成了基于pn结和衬底通孔的半导体器件电连接结构及其加工方法的晶圆级制造，其后续用于3d封装及其电通道原理示意图如图15。实际应用中，相应的功能芯片(在申请中未示出功能芯片及其电信号端，只是给出了电连接结构及其制造方法)一般制作在顶层硅100层，其相应的电信号端与掺杂区电连接，并通过掺杂区及电通道引到衬底硅上的金属引脚，在后续封装过程中，可以在衬底的金属引脚上植入适应于不同封装形式的金属结构，例如适应于bga封装(ballgridarray，球状引脚栅格阵列封装技术)的金属球等，从而实现适应于半导体器件3d封装的电连接结构；其电流通道如图15所示，顶层硅100上的掺杂区及电连接孔中的电连接层与顶层硅100的界面是pn结界面，竖直向下箭头表示电流导通方向，由于有pn结的单向导电性，顶层硅100上两个掺杂区之间的电流方向是不存在的，即顶层硅100相邻p型掺杂区域不会有电学连接(除非相邻p型掺杂区域内pn结的反偏电压导致pn结击穿，但一般半导体器件没有那么高的使用电压)，电隔离沟槽包围的衬底硅之间相互绝缘，从而保证各个电通道之间的相互绝缘。

以上对本发明具体实施例描述中出现的“硅”、“绝缘衬底上的硅”等，只表示一种示例，代表半导体材料，并不表示必须使用硅材料。其他可以进行掺杂的单元或者多元半导体材料都应被涵盖于本发明中。本发明的保护范围也不局限于以上具体实施方式；凡依前述之具体实施例可得之等效变化；都应属于本发明保护范围之类。