本发明涉及半导体装置以及半导体装置的制造方法。
背景技术：
一直以来，公知有将漂移层形成为并列pn层的超结(sj：superjunction)半导体装置，该并列pn层通过使杂质浓度提高了的n型区域和p型区域沿与基板主面平行的方向(以下，称作横向)交替地反复配置而成。对于现有的超结半导体装置，以例如超结mosfet(metaloxidesemiconductorfieldeffecttransistor：金属氧化物半导体场效应晶体管)为例进行说明。图40是表示现有的超结半导体装置的结构的截面图。
如图40所示，现有的超结半导体装置具备使n型区域103和p型区域104在横向交替地反复配置而成的并列pn层105。并列pn层105隔着n-型缓冲层102设置在成为n+型漏极层的n+型半导体基板101的正面上。在并列pn层105的、相对于n+型半导体基板101侧的相反侧设有由p型基区106、n+型源区107、栅绝缘膜108和栅极109构成的通常的mos栅结构。
为了在该超结半导体装置中确保预定的耐压并且获得低导通电阻，需要使并列pn层105的n型区域103的杂质总量与p型区域104的杂质总量大致相同，并且在各自的区域使深度方向的杂质浓度大致均匀。例如，在并列pn层105的n型区域103的宽度w101与p型区域104的宽度w102相同的情况下，若使n型区域103的杂质浓度与p型区域104的杂质浓度大致相同，则可以使两区域的杂质总量大致相同。符号111为层间绝缘膜。
但是，对于现有的超结半导体装置而言，发生雪崩击穿时的工作电阻成为负阻，因此容易引起发生雪崩击穿时急剧增加的电流(以下，称作雪崩电流)的局部集中，难以确保足够的雪崩耐量(破坏耐量)。具体地，在超结半导体装置关断时，通过并列pn层105的势能分布，由雪崩击穿产生的空穴通过并列pn层105的p型区域104而向源极112逸出，电子通过并列pn层105的n型区域103而向漏极113逸出。
因此，若像上述那样为了确保预定耐压并且获得低导通电阻而使n型区域103和p型区域104的深度方向的杂质浓度大致均匀，则由于空穴与电子的迁移率的差别，在发生雪崩击穿时空穴通过p型区域104而向源极112逸出的时间比电子通过n型区域103而向漏极113逸出的时间长。因此，在发生雪崩击穿时，并列pn层105的电荷平衡被打破，工作电阻成为负阻。由此，容易引起雪崩电流的局部集中。
作为防止耐压下降的方法，提出了以下方法：通过形成吸除源并在吸取了硅基板(si芯片)中的晶体缺陷之后去除吸除源，由此从硅基板去除成为耐压下降的原因的晶体缺陷(例如，参照下述专利文献1(第0010～0012段，图7))。在下述专利文献1中，以剂量1×1015/cm2、加速电压100kev，以离子方式注入氩(ar)，由此形成作为吸除源的晶体变形层。
作为提高可靠性的方法，提出了如下方法：在沟槽栅型mosfet中，以剂量5×1015/cm2左右，将氩以离子方式注入于硅基板的、露出于栅沟槽底部的部分，由此增加栅绝缘膜的、沟槽底部的部分的氧化速度(例如，参展下述专利文献2(第0016段、图4))。在下述专利文献2中，加厚栅绝缘膜的、漏极工作电压所集中的栅沟槽底部的部分，来提高栅绝缘膜的可靠性。
现有技术文献
专利文献
专利文献1：日本特开2006－294772号公报
专利文献2：日本特开2007－311547号公报
技术实现要素：
技术问题
如上所述，在现有的超结半导体装置(参照图40)中，在使n型区域103和p型区域104的深度方向的杂质浓度大致均匀的情况下，由于发生雪崩击穿时的工作电阻为负阻，所以难以确保足够的雪崩耐量。即，在使n型区域103和p型区域104的深度方向的杂质浓度大致均匀来确保预定的耐压的结构中，难以提高雪崩耐量。
本发明为了解决上述现有技术的问题，目的在于提供能够维持耐压并且提高雪崩耐量的半导体装置和半导体装置的制造方法。
技术方案
为了解决上述技术问题，实现本发明的目的，本发明的半导体装置在第1导电型半导体层的第1主面上具备并列pn层，具有如下特征。所述并列pn层沿与所述第1导电型半导体层的表面平行的方向交替地反复配置第1导电型半导体区域和第2导电型半导体区域而成。设有在所述第2导电型半导体区域导入第18族元素而成的第1区域。
另外，本发明的半导体装置形成为，在上述发明中，所述第1区域在从所述第1导电型半导体层的所述第1主面朝向第2主面的深度方向上以预定的第1间隔配置有多个。
另外，本发明的半导体装置形成为，在上述发明中，仅在所述第2导电型半导体区域具备所述第1区域。
另外，本发明的半导体装置形成为，在上述发明中，所述第1区域设置在所述第2导电型半导体区域的内部。
另外，本发明的半导体装置形成为，在上述发明中，具备第2区域，该第2区域通过在所述第1导电型半导体区域导入第18族元素而成，所述第2区域在所述深度方向上以预定的第2间隔配置有多个。
另外，本发明的半导体装置形成为，在上述发明中，所述第2区域设置在所述第1导电型半导体区域的内部。
另外，本发明的半导体装置形成为，在上述发明中，所述第2间隔大于所述第1间隔。
另外，本发明的半导体装置形成为，在上述发明中，所述第2间隔等于所述第1间隔。
另外，本发明的半导体装置形成为，在上述发明中，1个以上的所述第1区域沿与所述第1导电型半导体层的表面平行的方向延伸，并且到达所述第2导电型半导体区域与所述第1导电型半导体区域的边界。
另外，本发明的半导体装置形成为，在上述发明中，1个以上的所述第1区域沿与所述第1导电型半导体层的表面平行的方向，以从所述第2导电型半导体区域遍及到所述第1导电型半导体区域的方式延伸。
另外，本发明的半导体装置形成为，在上述发明中，仅配置在所述第2导电型半导体区域的内部的所述第1区域与沿与所述第1导电型半导体层的表面平行的方向以从所述第1导电型半导体区域遍及到所述第2导电型半导体区域的方式延伸的所述第2区域在深度方向上交替地反复配置。
另外，本发明的半导体装置形成为，在上述发明中，还具备设置在所述第1导电型半导体层与所述第1导电型半导体区域之间的第1导电型低浓度半导体层，该第1导电型低浓度半导体层的杂质浓度比所述第1导电型半导体区域的杂质浓度低。
另外，本发明的半导体装置形成为，在上述发明中，第18族元素是氩。
另外，为了解决上述技术问题，实现本发明的目的，本发明的半导体装置的制造方法是在第1导电型半导体层上具备并列pn层的半导体装置的制造方法，具有以下特征。所述并列pn层沿与所述第1导电型半导体层的表面平行的方向交替地反复配置第1导电型半导体区域和第2导电型半导体区域而成。该半导体装置的制造方法包括沉积工序，形成与所述第1导电型半导体层相比杂质浓度低的第1导电型或非掺杂的外延生长层。包括第1注入工序，向所述外延生长层以离子方式注入第1导电型杂质。包括第2注入工序，选择性地向所述外延生长层以离子方式注入第2导电型杂质。包括第3注入工序，向所述外延生长层以离子方式注入第18族元素。反复进行以所述沉积工序及所述第1注入工序～所述第3注入工序为1组的工序而在第1导电型半导体层上层叠成为所述并列pn层的所述外延生长层。
另外，本发明的半导体装置的制造方法形成为，在上述的发明中，在所述第3注入工序，仅向所述外延生长层的、以离子方式被注入所述第2导电型杂质的位置以离子方式注入第18族元素。
另外，本发明的半导体装置的制造方法形成为，在上述的发明中，在所述第2注入工序，首先，进行在所述外延生长层的表面形成第1掩模的工序，所述第1掩模的与所述第2导电型半导体区域的形成区域对应的部分形成了开口。接着，进行隔着所述第1掩模以离子方式注入所述第2导电型杂质的工序。在所述第3注入工序，隔着所述第1掩模以离子方式注入第18族元素。
另外，本发明的半导体装置的制造方法形成为，在上述的发明中，还包括第4注入工序，所述第4注入工序仅向所述外延生长层的、以离子方式被注入所述第1导电型杂质的位置以离子方式注入第18族元素。每重复进行一次所述1组的工序，进行一次所述第4注入工序，或者每重复进行预定次数的所述1组的工序，进行一次所述第4注入工序。
另外，本发明的半导体装置的制造方法形成为，在上述的发明中，每重复进行预定次数的所述1组的工序，在所述第3注入工序，仅向所述外延生长层的、以离子方式被注入所述第2导电型杂质的位置以离子方式注入第18族元素。
另外，为了解决上述技术问题，实现本发明的目的，本发明的半导体装置的制造方法是在第1导电型半导体层上具备并列pn层的半导体装置的制造方法，具有以下特征。所述并列pn层沿与所述第1导电型半导体层的表面平行的方向交替地反复配置第1导电型半导体区域和第2导电型半导体区域而成。该半导体装置的制造方法将包括沉积工序，形成与所述第1导电型半导体层相比杂质浓度低的第1导电型或者非掺杂的外延生长层。包括第1注入工序，向所述外延生长层以离子方式注入第1导电型杂质。包括第2注入工序，选择性地向所述外延生长层以离子方式注入第2导电型杂质。反复进行以所述沉积工序、所述第1注入工序和所述第2注入工序为1组的工序而在第1导电型半导体层上层叠成为所述并列pn层的所述外延生长层。每重复进行预定次数的所述1组的工序，进行向所述外延生长层以离子方式注入第18族元素的第3注入工序。
另外，本发明的半导体装置的制造方法形成为，在上述的发明中，在所述第3注入工序，仅向所述外延生长层的、以离子方式被注入所述第2导电型杂质的位置以离子方式注入第18族元素。每重复进行所述预定次数的所述1组的工序，进行一次第4注入工序，所述第4注入工序仅向所述外延生长层的、以离子方式被注入所述第1导电型杂质的位置以离子方式注入第18族元素。
另外，本发明的半导体装置的制造方法形成为，在上述的发明中，在所述第1注入工序，首先，进行在所述外延生长层的表面形成第2掩模的工序，所述第2掩模的与所述第1导电型半导体区域的形成区域对应的部分形成了开口。接着，进行隔着所述第2掩模以离子方式注入所述第1导电型杂质的工序。在所述第4注入工序，隔着所述第2掩模以离子方式注入第18族元素。
另外，本发明的半导体装置的制造方法形成为，在上述的发明中，在所述第1注入工序和所述第2注入工序之后，进行所述第3注入工序。
另外，本发明的半导体装置的制造方法形成为，在上述的发明中，在所述第2注入工序之后，进行所述第3注入工序。
另外，本发明的半导体装置的制造方法形成为，在上述的发明中，在所述第1注入工序之后，进行所述第4注入工序。
另外，为了解决上述技术问题，实现本发明的目的，本发明的半导体装置的制造方法是在第1导电型半导体层上具备并列pn层的半导体装置的制造方法，具有以下特征。所述并列pn层沿与所述第1导电型半导体层的表面平行的方向交替地反复配置第1导电型半导体区域和第2导电型半导体区域而成。所述半导体装置的制造方法包括将沉积工序、第5注入工序和第5注入工序作为1组工序并反复沉积工序，形成与所述第1导电型半导体层相比杂质浓度低的第1导电型的外延生长层。包括第5注入工序，向所述外延生长层选择性地以离子方式注入第2导电型杂质。包括第6注入工序，向所述外延生长层以离子方式注入第18族元素。反复进行以所述沉积工序、所述第5注入工序和所述第6注入工序为1组的工序而在第1导电型半导体层上层叠成为所述并列pn层的所述外延生长层。
另外，本发明的半导体装置的制造方法成为，在上述的发明中，在所述第6注入工序，仅向所述外延生长层的、以离子方式被注入所述第2导电型杂质的位置以离子方式注入第18族元素。
另外，本发明的半导体装置的制造方法成为，在上述的发明中，在所述第5注入工序，首先，进行在所述外延生长层的表面形成第1掩模的工序，所述第1掩模的与所述第2导电型半导体区域的形成区域对应的部分形成了开口。接着，进行隔着所述第1掩模以离子方式注入所述第2导电型杂质的工序。在所述第6注入工序，隔着所述第1掩模以离子方式注入第18族元素。
另外，本发明的半导体装置的制造方法成为，在上述的发明中，还包括第7注入工序，所述第7注入工序向所述外延生长层的、以离子方式被注入所述第1导电型杂质的位置以外的位置以离子方式注入第18族元素。每重复进行一次所述1组的工序，进行一次所述第7注入工序，或者每重复进行预定次数的所述1组的工序，进行一次所述第7注入工序。
另外，本发明的半导体装置的制造方法成为，在上述的发明中，每重复进行预定次数的所述1组的工序，在所述第6注入工序，仅向所述外延生长层的、以离子方式被注入所述第2导电型杂质的位置以离子方式注入第18族元素。
另外，本发明的半导体装置的制造方法成为，在上述的发明中，在所述沉积工序之前，在所述第1导电型半导体层上形成与所述第1导电型半导体区域相比杂质浓度低的第1导电型低浓度半导体层。
另外，本发明的半导体装置的制造方法成为，在上述的发明中，所述第2导电型杂质的扩散系数比第18族元素的扩散系数大。
另外，本发明的半导体装置的制造方法成为，在上述的发明中，所述第1导电型杂质的扩散系数比第18族元素的扩散系数大。
另外，本发明的半导体装置的制造方法成为，在上述的发明中，第18族元素是氩。
发明效果
根据本发明的半导体装置和半导体装置的制造方法，通过在并列pn层导入第18族元素，起到能够在以不改变并列pn层的n型区域的杂质总量和p型区域的杂质总量的方式维持耐压的状态下，提高雪崩耐量的效果。
附图说明
图1是表示实施方式1的半导体装置的结构的截面图。
图2是表示实施方式1的半导体装置的氩导入区域的平面形状的一例的俯视图。
图3是表示实施方式1的半导体装置的氩导入区域的平面形状的一例的俯视图。
图4是表示实施方式1的半导体装置的氩导入区域的平面形状的一例的俯视图。
图5是表示实施方式1的半导体装置的制造过程中的状态的截面图。
图6是表示实施方式1的半导体装置的制造过程中的状态的截面图。
图7是表示实施方式1的半导体装置的制造过程中的状态的截面图。
图8是表示实施方式1的半导体装置的制造过程中的状态的截面图。
图9是表示实施方式1的半导体装置的制造过程中的状态的截面图。
图10是表示实施方式1的半导体装置的制造过程中的状态的截面图。
图11是表示实施方式2的半导体装置的结构的截面图。
图12是表示实施方式2的半导体装置的制造过程中的状态的截面图。
图13是表示实施方式2的半导体装置的制造过程中的状态的截面图。
图14是表示实施方式2的半导体装置的制造过程中的状态的截面图。
图15是表示实施方式2的半导体装置的制造过程中的状态的截面图。
图16是表示实施方式2的半导体装置的制造过程中的状态的截面图。
图17是表示实施方式2的半导体装置的制造过程中的状态的截面图。
图18是表示实施方式2的半导体装置的制造过程中的状态的截面图。
图19是表示实施方式2的半导体装置的制造过程中的状态的截面图。
图20是表示实施方式3的半导体装置的结构的截面图。
图21是表示实施方式3的半导体装置的制造过程中的状态的截面图。
图22是表示实施方式3的半导体装置的制造过程中的状态的截面图。
图23是表示实施方式4的半导体装置的结构的截面图。
图24是表示实施方式4的半导体装置的制造过程中的状态的截面图。
图25是表示实施方式4的半导体装置的制造过程中的状态的截面图。
图26是表示实施方式4的半导体装置的制造过程中的状态的截面图。
图27是表示实施方式5的半导体装置的结构的截面图。
图28是表示实施方式5的半导体装置的制造过程中的状态的截面图。
图29是表示实施方式5的半导体装置的制造过程中的状态的截面图。
图30是表示实施方式5的半导体装置的制造过程中的状态的截面图。
图31是表示实施方式5的半导体装置的制造过程中的状态的截面图。
图32是表示实施方式5的半导体装置的制造过程中的状态的截面图。
图33是表示实施方式6的半导体装置的结构的截面图。
图34是表示实施方式6的半导体装置的制造过程中的状态的截面图。
图35是表示实施方式6的半导体装置的制造过程中的状态的截面图。
图36是表示实施方式7的半导体装置的结构的截面图。
图37是表示实施方式7的半导体装置的制造过程中的状态的截面图。
图38是表示实施方式7的半导体装置的制造过程中的状态的截面图。
图39是表示实施例的半导体装置的雪崩耐量的特性图。
图40是表示现有的超结半导体装置的结构的截面图。
符号说明
1：n+型半导体基板
2：n-型缓冲层
3：并列pn层的n型区域
4：并列pn层的p型区域
5：并列pn层
6：p型基区
7：n+型源区
8：栅绝缘膜
9：栅极
10：半导体基体
11：层间绝缘膜
12：源极
13：漏极
14、16：氩导入区域
15、25：n-型外延生长层的边界
17：氩整面导入区域
21：n-型半导体层
21a～21e：n-型外延生长层
22：n型杂质区域
23：p型杂质区域
24、26、27：氩
31、33：离子注入用掩模
32、34～37：离子注入
w1：并列pn层的n型区域的宽度
w2：并列pn层的p型区域的宽度
w3、w4：氩导入区域的宽度
w11：n型杂质区域的宽度
w12：p型杂质区域的宽度
x1、x2：在深度方向上相对的氩导入区域彼此的间隔
x3：在深度方向上相对的氩整面导入区域彼此的间隔
具体实施方式
以下参照附图，详细说明本发明的半导体装置以及半导体装置的制造方法的优选实施方式。在本说明书和附图中，对于冠有n或p的层和/或区域而言，分别意味着电子或空穴为多数载流子的情况。另外，对于n或p所带的+或－而言，+意味着与不带+的层和/或区域相比杂质浓度高，－意味着与不带－的层和/或区域相比杂质浓度低。应予说明，在以下的实施方式的说明和附图中，对相同的结构标注相同的符号并省略重复说明。
(实施方式1)
说明实施方式1的半导体装置的结构。图1是表示实施方式1的半导体装置的结构的截面图。图1所示的实施方式1的半导体装置是超结mosfet(以下，称作sj-mosfet)，该超结mosfet将漂移层形成为并列pn层5，该并列pn层5通过将杂质浓度提高了的n型区域(第1导电型半导体区域)3和p型区域(第2导电型半导体区域)4沿与基体主面平行的方向(横向)交替地反复配置而成。在成为n+型漏极层(第1导电型半导体层)的n+型半导体基板1的正面上隔着n-型缓冲层(第1导电型低浓度半导体层)2层叠并列pn层5，从而构成半导体基体10。也可以不配置n-型缓冲层2。
优选地，以并列pn层5的p型区域4的p型杂质的杂质总量比n型区域3的n型杂质的杂质总量大(p丰富)的方式，设定并列pn层5的n型区域3和p型区域4的宽度w1、w2和/或深度方向的杂质浓度。其原因在于，与n型区域3的n型杂质的杂质总量比p型区域4的p型杂质的杂质总量大(n丰富)的情况相比，能够提高雪崩耐量。
另外，在并列pn层5导入有第18族元素(稀有气体元素)。被导入到并列pn层5的第18族元素在硅(si)的带隙中形成捕获电子的能级，作为电子陷阱发挥作用。因此，通过将第18族元素导入并列pn层5，能够提高临界电场强度，提高雪崩耐量。第18族元素不会成为掺杂剂(施主、受主)。因此，并列pn层5的n型区域3和p型区域4的杂质总量与不导入第18族元素的情况相比不变。作为被导入并列pn层5的第18族元素，优选为例如氩(ar)。以下，以使用氩作为第18族元素的情况为例进行说明。
并列pn层5的内部的、被导入了氩的区域(以下，称作氩导入区域(第1区域)：阴影线部分)14与p型区域4和n型区域3之间的pn结分离，配置在p型区域4。例如，在将氩导入区域配置在并列pn层5的n型区域3的情况下，在并列pn层5的n型区域3内电子被捕获，sj-mosfet的导通电阻会变大。通过仅在并列pn层5的p型区域4配置氩导入区域14，能够防止sj-mosfet的导通电阻变大。通过使氩导入区域14不达到并列pn层5的n型区域3与p型区域4之间的pn结，能够抑制漏电流。
另外，氩导入区域14如后述那样通过对为了形成并列pn层5而层叠的多个外延生长层分别以离子方式注入氩而形成，并且以与该外延生长层的厚度相应的间隔x1沿深度方向彼此分离而配置多个。各氩导入区域14的氩的剂量优选为例如1×1015/cm2以下。其原因在于，在氩导入区域14的氩的剂量超过1×1015/cm2的情况下，在氩的离子注入位置晶体缺陷变多，有可能在氩的离子注入位置之上无法生长外延生长层。
另外，在并列pn层5的内部，氩导入区域14占的比例越高，雪崩耐量提高的效果越高。例如，通过在并列pn层5的p型区域4的内部，沿深度方向均匀地设置氩导入区域14，能够均匀地提高深度方向的雪崩耐量，不管工艺的偏差如何都能够稳定地获得预定的雪崩耐量。因此，也可以通过尽可能地使为了形成并列pn层5而层叠的多个外延生长层的每一个的厚度变薄，来缩短在深度方向上相对的氩导入区域14彼此之间的间隔x1，接近于在并列pn层5的p型区域4的内部沿深度方向均匀地设置氩导入区域14的状态。
在图1中，并列pn层5内的横虚线15是构成并列pn层5的多个外延生长层的边界(在图11、20、23、27中也同样)。在图1中，表示层叠6个外延生长层而构成并列pn层5的情况(在图11、20、23、27、33、36中也同样)。在氩导入区域14内图示的横虚线15表示多个外延生长层的边界，是为了形成氩导入区域14而进行的氩的离子注入中的氩的离子注入位置(离子注入面)(在图10、11、19、20、22、23、26、27、32中也同样)。
在半导体基体10的正面(并列pn层5侧的表面)侧设有由p型基区6、n+型源区7、栅绝缘膜8和栅极9构成的例如通常的平面栅结构的mos栅结构。p型基区6选择性地设置在半导体基体10的正面的表面层。p型基区6与并列pn层5的p型区域4在深度方向上相对，并与该p型区域4接触。p型基区6的宽度比p型区域4的宽度w2宽，p型基区6以从在深度方向上相对的p型区域4遍及到与该p型区域4相邻的n型区域3的方式设置。
n+型源区7选择性地设置在p型基区6的内部。在p型基区6的内部也可以不设置p+型接触区域(未图示)。在p型基区6的、被n+型源区7与并列pn层5的n型区域3夹着的部分的表面上，隔着栅绝缘膜8设有栅极9。源极12与n+型源区7和p+型接触区域相接，并通过层间绝缘膜11与栅极9电绝缘。在半导体基体10的背面(n+型半导体基板1的背面)设有漏极13。
接着，说明氩导入区域14的平面形状。图2～4是表示实施方式1的半导体装置的氩导入区域的平面形状的一例的俯视图。在图2～4中用虚线表示氩导入区域14的平面形状。如图2所示，并列pn层5可以是例如由n型区域3和p型区域4交替反复地以条纹状配置的平面布局。平面布局是指从半导体基体10的正面侧观察的各部分的平面形状和配置。在此情况下，氩导入区域14以比p型区域4的宽度w2窄的宽度w3并且以直线状的平面形状配置在p型区域4的例如中央，该直线状的平面形状沿与p型区域4以条纹状延伸的方向相同的方向延伸。
另外，如图3、4所示，并列pn层5也可以是使p型区域4以阵状配置并使n型区域3以包围p型区域4的格子状配置的平面布局。以矩阵状配置的各p型区域4的平面形状优选为例如矩形(参照图3)或六边形(参照图4)。其原因在于容易使并列pn层5的n型区域3与p型区域4的面积比达到预定的比例，容易使并列pn层5的n型区域3的杂质总量与p型区域4的杂质总量大致相同或者设计为p丰富。在此情况下，氩导入区域14的表面积比p型区域4的表面积小，并且以与p型区域4相同的平面形状配置在p型区域4的中央。
接着，说明实施方式1的半导体装置的制造方法。图5～10是表示实施方式1的半导体装置的制造过程中的状态的截面图。首先，如图5所示，准备成为n+型漏极层的n+型半导体基板(半导体晶片)1。接着，利用外延生长法，在n+型半导体基板1的正面沉积(形成)杂质浓度比并列pn层5的n型区域3低的n-型半导体层21(n-型外延生长层21a)。也可以代替n-型半导体层21来沉积非掺杂的半导体层。应予说明，n+型漏极层可以是n型半导体基板(半导体晶片)，也可以通过对n型半导体基板的背面进行研削后从背面以离子方式注入n型的杂质而形成高杂质浓度的n+型漏极层。
接着，在n-型半导体层21的表面形成例如由抗蚀剂材料或者氧化膜(sio2)构成的第1离子注入用掩模(第2掩模)31，该第1离子注入用掩模(第2掩模)31的、与并列pn层5的n型区域3的形成区域对应的部分形成了开口。接着，将第1离子注入用掩模31作为掩模，将磷(p)等n型杂质(掺杂剂)以离子方式注入32。由此，如图6所示，在n-型半导体层21的表面层选择性地形成n型杂质区域22。接着，去除第1离子注入用掩模31。
接着，在n-型半导体层21的表面形成例如由抗蚀剂材料或氧化膜构成的第2离子注入用掩模(第1掩模)33，该第2离子注入用掩模(第1掩模)33的、与并列pn层5的p型区域4的形成区域对应的部分形成了开口。接着，将第2离子注入用掩模33作为掩模，将硼(b)等p型杂质(掺杂剂)以离子方式注入34。由此，如图7所示，在n-型半导体层21的表面层选择性地形成p型杂质区域23。在用于形成p型杂质区域23的离子注入34中，使用扩散系数比后述的氩(第18族元素)24的扩散系数大的p型杂质。
这些n型杂质区域22和p型杂质区域23分别通过后述的热处理(激励)扩散而以彼此接触的程度的宽度w11、w12形成。n型杂质区域22和p型杂质区域23的宽度w11、w12分别比完成后的并列pn层5的n型区域3和p型区域4的宽度w1、w2窄。
也可以不使用第1离子注入用掩模31而在n-型半导体层21(或者非掺杂的半导体层)的整面将n型杂质以离子方式注入32来形成n型杂质区域22，并在该n型杂质区域22的内部选择性地进行p型杂质区域23的形成和氩24的导入。另外，也可以代替n-型半导体层21，在n+型半导体基板1上沉积杂质浓度与并列pn层5的n型区域3相同的n型半导体层。在此情况下，可以省略第1离子注入用掩模31的形成和n型杂质的离子注入32。
接着，将在p型杂质区域23的形成中使用的同一第2离子注入用掩模33作为掩模，将氩24以离子方式注入35。由此，如图8所示，在p型杂质区域23导入氩24。图8中用阴影线表示p型杂质区域23的被导入了氩24的部分(在图9、16～18、21、24、25、30、31、34、37中也同样)。接着，去除第2离子注入用掩模33。优选地，氩24的离子注入35在用于形成p型杂质区域23的离子注入34之后进行。其原因如下。
在氩24的离子注入35之后，进行用于形成p型杂质区域23的离子注入34的情况下，用于形成p型杂质区域23的离子注入34变得不稳定，p型杂质区域23的杂质浓度会产生不均匀。由此，并列pn层5的n型区域3与p型区域4的杂质浓度的平衡会变差。只要使用同一第2离子注入用掩模33形成第2离子注入34、第3离子注入35，也可以交换n型杂质区域22和p型杂质区域23的形成顺序。
接着，以覆盖n型杂质区域22和p型杂质区域23的方式，新沉积n-型外延生长层21a作为n-型半导体层21(即增加n-型半导体层21的厚度)。接着，利用上述的相同的方法，按顺序进行n型杂质区域22的形成、p型杂质区域23的形成和氩24的导入。由此，在作为n-型半导体层21而新沉积的n-型外延生长层21a形成n型杂质区域22和p型杂质区域23，在该p型杂质区域23导入氩24。
此时，在作为n-型半导体层21而新沉积的n-型外延生长层21a的内部形成的n型杂质区域22以与下层的n-型外延生长层21a内的n型杂质区域22在深度方向上相对的方式配置。并且，在作为n-型半导体层21而新沉积的n-型外延生长层的内部形成的p型杂质区域23以与下层的n-型外延生长层21a内的p型杂质区域23在深度方向上相对的方式配置。在深度方向上相对的n型杂质区域22彼此也可以接触。在深度方向上相对的p型杂质区域23彼此可以接触。
这样使以n型杂质区域22的形成、p型杂质区域23的形成和氩24的导入为1组的工序，按每次沉积n-型外延生长层21a作为n-型半导体层21的过程反复进行。由此，如图9所示，在n-型半导体层21的内部，以在深度方向上相对的方式彼此分离而形成多个n型杂质区域22，并且以在深度方向上相对的方式彼此分离而形成多个p型杂质区域23。向全部的p型杂质区域23分别导入氩24。
也就是说，将以同样的平面布局形成了n型杂质区域22和p型杂质区域23并在p型杂质区域23导入了氩24而成的n-型外延生长层21a层叠多层。接着，进一步通过沉积n-型外延生长层21b作为n-型半导体层21，由此增加n-型半导体层21的厚度，形成预定厚度的半导体基体10。
在作为n-型半导体层21而最后层叠的最上层的n-型外延生长层(n-型半导体层21的、最后增加厚度的部分)21b，不进行氩24的导入。可以根据需要进行n型杂质区域22的形成、p型杂质区域23的形成。在图9中，n-型半导体层21内的横虚线25是构成n-型半导体层21的多个n-型外延生长层的边界(在图17、18、21、24、25中也同样)。
接着，利用热处理(激励)，使n型杂质区域22和p型杂质区域23扩散。由此，如图10所示，在n-型半导体层21的内部，使在深度方向上相对的n型杂质区域22连结，形成并列pn层5的n型区域3。并且，使在深度方向上相对的p型杂质区域23连结，形成并列pn层5的p型区域4。该并列pn层5的n型区域3与p型区域4彼此接触。n-型半导体层21的、与n+型半导体基板1接触的部分作为n-型缓冲层2而残留。
另外，利用该热处理使氩24也扩散，在并列pn层5的p型区域4的内部作为多个氩导入区域14而残留。被导入到p型杂质区域23的氩24的扩散系数如上所述小于用于形成p型杂质区域23的p型杂质的扩散系数，因此即使经过该热处理和/或之后的工序的热经历(例如用于形成栅绝缘膜8的热氧化等)，被导入到p型杂质区域23的氩24也保留在p型杂质区域23内。因此，能够以不到达p型区域4与n型区域3之间的pn结的方式，在并列pn层5的p型区域4的内部形成氩导入区域14。
接着，利用光刻法和p型杂质的离子注入，在n-型半导体层21的表面层，以到达并列pn层5的p型区域4的深度选择性地形成p型基区6。接着，利用光刻法和p型杂质的离子注入，在p型基区6的内部选择性地形成n+型源区7。接着，对半导体基体10进行热氧化，在半导体基体10的正面(n+型源区7侧的面)形成栅绝缘膜8。接着，在栅绝缘膜8上沉积例如多晶硅(poly-si)层而进行图案化，残留成为栅极9的部分。
接着，以覆盖栅极9的方式形成层间绝缘膜11。接着，利用光刻法和蚀刻法对层间绝缘膜11和栅绝缘膜8进行图案化，形成接触孔，露出n+型源区7。接着，以埋入到接触孔的方式在半导体基体10的正面形成源极12。接着，在半导体基体10的背面(n+型半导体基板的背面)形成漏极13。之后，通过将半导体晶片切断(切割)成芯片状而进行单片化，来完成图1所示的sj-mosfet。
另外，氩导入区域14越配置在靠近并列pn层5的n型区域3与p型区域4之间的pn结的位置，雪崩耐量提高的效果越高。因此，虽然图示省略，但氩导入区域14也可以在与半导体基体10的主面平行的方向，到达并列pn层5的n型区域3与p型区域4之间的pn结。在氩导入区域14到达并列pn层5的n型区域3与p型区域4之间的pn结的情况下，如上所述漏电流增加。因此，优选地，通过调整到达并列pn层5的n型区域3与p型区域4之间的pn结的氩导入区域14的个数等，使sj-mosfet的漏电流处于容许范围内。
如上所述，根据实施方式1，将发挥电子陷阱功能的第18族元素导入到并列pn层的p型区域，由此，能够以不改变并列pn层5的n型区域3和p型区域4的杂质总量的方式提高临界电场强度，能够提高雪崩耐量。因此，能够在维持以并列pn层5的n型区域3和p型区域4的杂质总量获得的耐压的状态下，提高雪崩耐量。
(实施方式2)
接着，说明实施方式2的半导体装置的结构。图11是表示实施方式2的半导体装置的结构的截面图。实施方式2的半导体装置与实施方式1的半导体装置不同点在于，在并列pn层5的n型区域3也设置在深度方向上彼此分离而相对的多个氩导入区域(第1区域)16。在并列pn层5的n型区域3的内部在深度方向上相对的氩导入区域16彼此的间隔x2比在并列pn层5的p型区域4的内部在深度方向上相对的氩导入区域14彼此的间隔x1宽(x1＜x2)。配置在并列pn层5的p型区域4的内部的氩导入区域14的结构与实施方式1相同。
具体地，并列pn层5的n型区域3的内部的氩导入区域16与p型区域4和n型区域3之间的pn结分离而配置。该氩导入区域16例如通过对为了形成并列pn层5而层叠的多个n-型外延生长层中的每隔1层以上的层(这里以每隔1层进行说明)分别以离子方式注入氩而形成，并且以该n-型外延生长层的厚度的大致2倍的间隔x2沿深度方向彼此分离而配置多个。也就是说，在并列pn层5的n型区域3的内部，在深度方向上相对的氩导入区域16的个数比在并列pn层5的p型区域4中在深度方向上相对的氩导入区域14的个数少。
并列pn层5的n型区域3的内部的氩导入区域16的平面形状例如是与并列pn层5的n型区域3的平面形状相同的平面形状，并且是与该n型区域3的宽度w1相比窄的宽度w4的直线状(参照图2)或者格子状(参照图3、4)，且配置在该n型区域3的中央。在并列pn层5的n型区域3设置氩导入区域16，由此如上所述使导通电阻变高，但由于在并列pn层5的内部氩导入区域所占的比例增加，因此能够进一步提高雪崩耐量。因此，实施方式2的半导体装置在雪崩耐量比导通电阻优先的情况下是有用的。
接着，说明实施方式2的半导体装置的制造方法。图12～19是表示实施方式2的半导体装置的制造过程中的状态的截面图。首先，在n+型半导体基板1的正面沉积n-型半导体层21(n-型外延生长层：相当于图12的符号21c)之后，利用与实施方式1相同的方法，在n-型半导体层21的表面层选择性地形成n型杂质区域22(参照图5)。此时，用于形成n型杂质区域22的离子注入32使用比后述的氩(第18族元素)26的扩散系数大的n型杂质。
接着，如图12所示，将在n型杂质区域22的形成中所使用的同一第1离子注入用掩模31作为掩模将氩26以离子方式注入36，从而向n型杂质区域22导入氩26(图13)。在图13中，用阴影线表示n型杂质区域22的被导入了氩26的部分(在图14～18中也同样)。优选地，氩26的离子注入36在用于形成n型杂质区域22的离子注入32之后进行。其原因与在用于形成p型杂质区域23的离子注入34之后进行氩24的离子注入35的原因相同。接着，去除第1离子注入用掩模31。
接着，利用与实施方式1相同的方法，在n-型外延生长层21c的表面层选择性地形成p型杂质区域23，并且向该p型杂质区域23导入氩24(图14～16)。接着，去除第2离子注入用掩模33。接着，如图17所示，在n-型外延生长层21c上新沉积n-型外延生长层21a作为n-型半导体层21，之后，与实施方式1同样地，进行n型杂质区域22的形成、p型杂质区域23的形成和氩24向p型杂质区域23的导入。此时，不进行氩26向n型杂质区域22的导入。
这样使以n型杂质区域22的形成、p型杂质区域23的形成和氩24向p型杂质区域23的导入为1组的工序，以每隔1次包含氩26向n型杂质区域22的导入的方式，按每次沉积n-型外延生长层作为n-型半导体层21的过程反复进行。也就是说，在作为n-型半导体层21而被层叠的n-型外延生长层中的每隔1层的层，进行氩26向n型杂质区域22的导入。
由此，如图18所示，成为如下状态：在n型杂质区域22和p型杂质区域23中都导入了氩26、24的n-型外延生长层21c和与实施方式1同样地仅向p型杂质区域23导入了氩24的n-型外延生长层21a交替地反复层叠。也就是说，与实施方式1同样地向全部的p型杂质区域23分别导入氩24，并且向在深度方向上相对的多个n型杂质区域22中的每隔一个的n型杂质区域22导入氩26。
接着，与实施方式1同样地，沉积成为最上层的n-型外延生长层21b来增加n-型半导体层21的厚度，形成预定的厚度的半导体基体10。接着，利用热处理(激励)，与实施方式1同样地，形成并列pn层5的n型区域3、并列pn层5的p型区域4和n-型缓冲层2。另外，利用该热处理，在氩24、26的离子注入35、36的位置，形成氩导入区域14、16(图19)。之后，与实施方式1同样地，按顺序进行p型基区6的形成以后的工序，由此完成图11所示的sj-mosfet。
被导入到n型杂质区域22的氩26的扩散系数小于如上所述用于形成n型杂质区域22的n型杂质的扩散系数，因此即使经过上述热处理(激励)和/或之后的工序的热经历，被导入到n型杂质区域22的氩26也保留在n型杂质区域22内。因此，与并列pn层5的p型区域4的内部的氩导入区域14同样地，并列pn层5的n型区域3的内部的氩导入区域16不会到达p型区域4与n型区域3之间的pn结。
如上所述，根据实施方式2，可以获得与实施方式1同样的效果。另外，根据实施方式2，由于在并列pn层内氩导入区域所占比例增加，所以可以进一步提高雪崩耐量。
(实施方式3)
接着，说明实施方式3的半导体装置的结构。图20是表示实施方式3的半导体装置的结构的截面图。实施方式3的半导体装置与实施方式2的半导体装置不同点在于，使在并列pn层5的n型区域3的内部在深度方向上相对的氩导入区域16彼此的间隔x2与在并列pn层5的p型区域4的内部在深度方向上相对的氩导入区域14彼此的间隔x1大致相同(x1≈x2)。优选地，在深度方向上相对的氩导入区域16彼此的间隔x2大到能够使sj-mosfet的导通电阻处在容许范围内的程度。
图21、22是表示实施方式3的半导体装置的制造过程中的状态的截面图。实施方式3的半导体装置的制造方法只要在实施方式2的半导体装置的制造方法中将氩26导入到在n-型半导体层21形成的全部n型杂质区域22即可。具体地，首先，利用与实施方式2相同的方法，使以n型杂质区域22的形成、氩26向n型杂质区域22的导入、p型杂质区域23的形成和氩24的导入为1组的工序(参照图5、12～16)，按每次沉积n-型外延生长层21c作为n-型半导体层21的过程反复进行。
由此，如图21所示，与实施方式1同样地形成n型杂质区域22和p型杂质区域23，并在全部的p型杂质区域23分别导入氩24，并且在全部的n型杂质区域22分别导入氩26。接着，与实施方式1同样地，沉积成为最上层的n-型外延生长层21b来增加n-型半导体层21的厚度，形成预定的厚度的半导体基体10。
接着，利用热处理(激励)，与实施方式1同样地形成并列pn层5的n型区域3、并列pn层5的p型区域4和n-型缓冲层2。另外，利用该热处理，在氩24、26的离子注入35、36的位置，形成氩导入区域14、16(图22)。之后，与实施方式1同样地，按顺序进行p型基区6的形成以后的工序，由此完成图20所示的sj-mosfet。
如上所述，根据实施方式3，能够获得与实施方式1、2同样的效果。另外，根据实施方式3，在并列pn层内氩导入区域所占的比例增加，因此可以进一步提高雪崩耐量。
(实施方式4)
接着，说明实施方式4的半导体装置的结构。图23是表示实施方式4的半导体装置的结构的截面图。实施方式4的半导体装置与实施方式3的半导体装置的不同点在于，使在并列pn层5的p型区域4的内部在深度方向上相对的氩导入区域14彼此的间隔x1和在并列pn层5的n型区域3的内部在深度方向上相对的氩导入区域16彼此的间隔x2一起变大。具体地，氩导入区域14、16配置在为了形成并列pn层5而层叠的多个n-型外延生长层中的每隔1层以上的层(这里以每隔1层的情况进行说明)。
图24～26是表示实施方式4的半导体装置的制造过程中的状态的截面图。实施方式4的半导体装置的制造方法只要在实施方式3的半导体装置的制造方法中在为了形成并列pn层5而层叠的多个n-型外延生长层中的每隔1层的层将氩24、26以离子方式注入35、36即可。具体地，首先，与实施方式2同样地，在n+型半导体基板1的正面沉积n-型半导体层21(n-型外延生长层21c)之后，进行n型杂质区域22的形成、氩26向n型杂质区域22的导入、p型杂质区域23的形成和氩24向p型杂质区域23的导入(参照图5、12～16)。
接着，如图24所示，以覆盖n型杂质区域22和p型杂质区域23的方式，在n-型外延生长层21c上新沉积n-型外延生长层21d作为n-型半导体层21(也就是说增加n-型半导体层21的厚度)。接着，在作为n-型半导体层21而新沉积的n-型外延生长层21d，利用上述的相同的方法，进行n型杂质区域22的形成和p型杂质区域23的形成。此时，不进行氩26向n型杂质区域22的导入和氩24向p型杂质区域23的导入。
这样使以n型杂质区域22的形成和p型杂质区域23的形成为1组的工序，以每隔1次包含氩26向n型杂质区域22的导入和氩24向p型杂质区域23的导入的方式，按每次沉积n-型外延生长层作为n-型半导体层21的过程反复进行。由此，如图25所示，成为如下状态：导入了氩24、26的n-型外延生长层21c与未导入氩24、26的n-型外延生长层21d交替地反复层叠。也就是说，在作为n-型半导体层21而层叠的n-型外延生长层中的每隔1层的层，向n型杂质区域22导入氩26且向p型杂质区域23导入氩24。
接着，与实施方式1同样地，沉积成为最上层的n-型外延生长层21b来增加n-型半导体层21的厚度，并且形成预定的厚度的半导体基体10。接着，利用热处理(激励)，与实施方式1同样地形成并列pn层5的n型区域3、并列pn层5的p型区域4和n-型缓冲层2。另外，利用该热处理，在氩24的离子注入35的位置形成氩导入区域14且在氩26的离子注入36的位置形成氩导入区域16(图26)。之后，与实施方式1同样地，按顺序进行p型基区6的形成以后的工序，由此完成图23所示的sj-mosfet。
如上所述，根据实施方式4，即使在改变氩导入区域的配置的情况下，也能够与实施方式1～3同样地提高雪崩耐量。
(实施方式5)
接着，说明实施方式5的半导体装置的结构。图27是表示实施方式5的半导体装置的结构的截面图。实施方式5的半导体装置与实施方式1的半导体装置不同点在于，在预定的深度，至少以遍及并列pn层5的整面的方式配置沿与半导体基体10的主面平行的方向延伸的氩导入区域(以下，称作氩整面导入区域(第1区域))17。氩整面导入区域17例如配置于为了形成并列pn层5而层叠的多个n-型外延生长层中的每隔1层以上的层(这里以每隔1层的情况进行说明)。氩整面导入区域17和并列pn层5的p型区域4的内部的氩导入区域14在深度方向上交替地反复配置。
通过使氩整面导入区域17到达并列pn层5的n型区域3与p型区域4之间的pn结，能够进一步提高雪崩耐量。另一方面，通过使氩整面导入区域17到达并列pn层5的n型区域3与p型区域4之间的pn结，如上所述sj-mosfet的导通电阻变高，漏电流增加。因此，优选地，以sj-mosfet的导通电阻和/或漏电流处在容许范围内的方式，调整氩整面导入区域17的个数和/或深度方向的配置。在图27中，横虚线15是构成并列pn层5的多个n-型外延生长层的边界(在图32、33、35中也同样)。
图28～32是表示实施方式5的半导体装置的制造过程中的状态的截面图。实施方式5的半导体装置的制造方法只要在实施方式1的半导体装置的制造方法中，在为了形成并列pn层5而层叠的多个n-型外延生长层中的每隔1层的层，以不使用离子注入用掩模的方式将氩27以离子方式注入37即可。在此情况下，优选地，氩27的离子注入37在用于形成n型杂质区域22的离子注入32和用于形成p型杂质区域23的离子注入34之后进行。
具体地，首先，在n+型半导体基板1的正面沉积n-型半导体层21(n-型外延生长层：相当于图28的符号21e)之后，利用与实施方式1相同的方法，在n-型半导体层21的表面层分别选择性地形成n型杂质区域22和p型杂质区域23(参照图5、6)。然后，去除第2离子注入用掩模33。接着，如图28所示，在n-型外延生长层21e的正面的整面将氩27以离子方式注入37。
由此，如图29所示，在n-型外延生长层21e的正面的整面导入氩27。也可以使用离子注入用掩模(未图示)仅在与并列pn层5的形成区域对应的部分将氩27以离子方式注入37。接着，如图30所示，在n-型外延生长层21e上新沉积n-型外延生长层21a作为n-型半导体层21，之后，与实施方式1同样地，进行n型杂质区域22的形成、p型杂质区域23的形成和氩24向p型杂质区域23的导入。不进行氩26向n型杂质区域22的导入。在图30中，成为氩27的导入区域的上表面的实线25是构成n-型半导体层21的多个n-型外延生长层的边界(在图37中也同样)。
这样使以n型杂质区域22的形成、p型杂质区域23的形成和氩的导入为1组的工序，按每次沉积n-型外延生长层作为n-型半导体层21的过程反复进行。此时，对于氩的导入而言，按每次沉积n-型外延生长层作为n-型半导体层21的过程，交替地进行氩27的整面导入和氩24向p型杂质区域23的导入。由此，如图31所示，成为如下状态：在整面导入了氩27的n-型外延生长层21e和仅向p型杂质区域23导入了氩24的n-型外延生长层21a交替地反复层叠。在图31中，由符号25表示的实线(氩27的导入区域的上表面)和横虚线是构成n-型半导体层21的多个n-型外延生长层的边界(在图34中也同样)。
接着，与实施方式1同样地，沉积成为最上层的n-型外延生长层21b来增加n-型半导体层21的厚度，形成预定的厚度的半导体基体10。接着，利用热处理(激励)，与实施方式1同样地形成并列pn层5的n型区域3、并列pn层5的p型区域4和n-型缓冲层2。另外，利用该热处理，在氩24的离子注入35的位置形成氩导入区域14，并且在氩27的离子注入37的位置形成氩整面导入区域17(图32)。之后，与实施方式1同样地，按顺序进行p型基区6的形成以后的工序，由此完成图27所示的sj-mosfet。
如上所述，根据实施方式5，即使在改变氩导入区域的配置的情况下，也能够与实施方式1～4同样地提高雪崩耐量。另外，根据实施方式5，以到达并列pn层的n型区域与p型区域之间的pn结的方式配置氩整面导入区域，因此可以进一步提高雪崩耐量。
(实施方式6)
接着，说明实施方式6的半导体装置的结构。图33是表示实施方式6的半导体装置的结构的截面图。实施方式6的半导体装置与实施方式5的半导体装置不同点在于，在并列pn层5的p型区域4不配置氩导入区域。也就是说，并列pn层5的内部的氩导入区域仅是氩整面导入区域17，氩整面导入区域17配置于为了形成并列pn层5而层叠的多个n-型外延生长层中的每隔1层以上的层(这里以每隔1层的情况进行说明)。在氩整面导入区域17内图示的横虚线15表示多个n-型外延生长层的边界，是为了形成氩整面导入区域17而进行的氩的离子注入中的氩的离子注入位置(离子注入面)(在图35、36、38中也同样)。
图34、35是表示实施方式6的半导体装置的制造过程中的状态的截面图。实施方式6的半导体装置的制造方法只要在实施方式5的半导体装置的制造方法中，省略氩24向p型杂质区域23的离子注入35即可。具体地，首先，与实施方式5同样地，在n+型半导体基板1的正面沉积n-型半导体层21(n-型外延生长层21e)，之后进行n型杂质区域22的形成、p型杂质区域23的形成和氩27的整面导入(参照图28、29)。接着，在n-型外延生长层21e上新沉积n-型外延生长层21d作为n-型半导体层21，之后，与实施方式1同样地，进行n型杂质区域22的形成和p型杂质区域23的形成。
这样使以n型杂质区域22的形成和p型杂质区域23的形成为1组的工序，以每隔一次包含氩27的整面导入的方式，按每次沉积n-型外延生长层作为n-型半导体层21的过程反复进行。由此，如图34所示，成为如下状态：在整面导入了氩27的n-型外延生长层21e和未导入氩27的n-型外延生长层21d交替地反复层叠。也就是说，在作为n-型半导体层21而层叠的n-型外延生长层中的每隔1层的层，在整面导入氩27。
接着，与实施方式1同样地，沉积成为最上层的n-型外延生长层21b来增加n-型半导体层21的厚度，形成预定的厚度的半导体基体10。接着，利用热处理(激励)，与实施方式1同样地形成并列pn层5的n型区域3、并列pn层5的p型区域4和n-型缓冲层2。另外，利用该热处理，在氩27的离子注入37的位置形成氩整面导入区域17(图35)。之后，与实施方式1同样地，按顺序进行p型基区6的形成以后的工序，由此完成图33所示的sj-mosfet。
如上所述，根据实施方式6，即使在改变了氩导入区域的配置的情况下，也能够与实施方式1～5同样地提高雪崩耐量。
(实施方式7)
接着，说明实施方式7的半导体装置的结构。图36是表示实施方式7的半导体装置的结构的截面图。实施方式7的半导体装置与实施方式6的半导体装置不同点在于，缩短在深度方向上相对的氩整面导入区域17彼此的间隔x3。
具体地，氩整面导入区域17通过在为了形成并列pn层5而层叠的多个n-型外延生长层的整面分别以离子方式注入氩而形成，且以与该n-型外延生长层的厚度对应的间隔x3在深度方向上彼此分离而配置多个。优选地，在深度方向上相对的氩整面导入区域17彼此的间隔x3大到能够使sj-mosfet的导通电阻处在容许范围内的程度。在图36中，氩整面导入区域17内图示的横虚线15是构成并列pn层5的多个n-型外延生长层的边界(在图38中也同样)。
图37、38是表示实施方式7的半导体装置的制造过程中的状态的截面图。实施方式7的半导体装置的制造方法只要在实施方式6的半导体装置的制造方法中，使n型杂质区域22的形成、p型杂质区域23的形成和氩27的整面导入为1组的工序，按每次沉积n-型外延生长层作为n-型半导体层21的过程反复进行即可。也就是说，首先，使以相同的平面布局形成了n型杂质区域22和p型杂质区域23并且在整面导入了氩27的n-型外延生长层21e在n+型半导体基板1的正面层叠多层(图37)。
接着，与实施方式1同样地，沉积成为最上层的n-型外延生长层21b来增加n-型半导体层21的厚度，形成预定的厚度的半导体基体10。接着，利用热处理(激励)，与实施方式1同样地形成并列pn层5的n型区域3、并列pn层5的p型区域4和n-型缓冲层2。另外，利用该热处理，在氩27的离子注入37的位置，形成氩整面导入区域17(图38)。之后，与实施方式1同样地，按顺序进行p型基区6的形成以后的工序，由此完成图36所示的sj-mosfet。
如上所述，根据实施方式7，即使在改变了氩导入区域的配置的情况下，也能够与实施方式1～6同样地提高雪崩耐量。另外，根据实施方式7，由于在并列pn层内氩导入区域所占的比例增加，因此能够进一步提高雪崩耐量。
(实施例)
验证实施例的半导体装置的雪崩耐量。图39是表示实施例的半导体装置的雪崩耐量的特性图。首先，根据上述的实施方式7的半导体装置的制造方法，制作多个在并列pn层5的p型区域4配置有多个氩导入区域14的sj-mosfet(以下，称作实施例)。在多个实施例中，并列pn层5的n型区域3的n型杂质的杂质总量与p型区域4的p型杂质的杂质总量之比分别不同。对于该实施例而言，用图39表示测定雪崩耐量而得到的结果。
图39也表示未设置氩导入区域的现有的sj-mosfet(以下，称为现有例：参照图40)的雪崩耐量。现有例的构成除未设置氩导入区域以外与实施例相同。图39的横轴表示并列pn层的n型区域与p型区域的杂质总量之比(＝p型区域的杂质总量/n型区域的杂质总量)。在杂质总量之比＝1.00的情况下，并列pn层的n型区域的杂质总量与p型区域的杂质总量相同。在杂质总量之比超过1.00的情况下，并列pn层成为p丰富，在杂质总量之比小于1.00的情况下，并列pn层为n丰富。图39的纵轴表示实施例和现有例的雪崩耐量。
根据图39所示的结果，可以确认，与现有例同样，实施例在并列pn层5的n型区域3的杂质总量与p型区域4的杂质总量大致相同的情况下，雪崩耐量最低。另外，可以确认，与现有例同样，实施例通过使并列pn层5成为p丰富，与使并列pn层5成为n丰富的情况相比，能够提高雪崩耐量。另外，可以确认，实施例无论并列pn层的n型区域的杂质总量与p型区域的杂质总量之比如何，与现有例相比都能够提高雪崩耐量。虽然图示省略，但发明人也确认了，在如上述的实施方式2～7那样在并列pn层5以各种配置设置了氩导入区域14、16和氩整面导入区域17的情况下，也能够获得与实施例相同的效果。
以上，本发明不限于上述实施方式，在不脱离本发明的主旨的范围内可以进行各种变形。例如，各部分的尺寸和/或杂质浓度等可以根据要求的规格等进行各种设定。另外，在深度方向上相对的氩导入区域和/或氩整面导入区域的个数和/或深度方向的配置可以根据设计条件和/或雪崩的发生位置进行各种变更。另外，在上述的实施方式中，虽然以sj-mosfet为例进行说明，但也可以应用在具备并列pn层的其它半导体装置，例如sj-igbt(insulated-gatebipolartransistor：绝缘栅型双极晶体管)，将碳化硅(sic)作为半导体材料的sj-mosfet等。另外，本发明即使颠倒导电型(n型、p型)也同样成立。
在上述的实施方式中，示出了具备平面栅结构的mos栅结构的实施方式，但也可以成为在半导体基体10的并列pn层的p型区域4的表面层具备沟槽且在沟槽的内部隔着栅绝缘膜埋入有栅极的沟槽栅结构的mos栅结构。
如上所述，本发明的半导体装置和半导体装置的制造方法在超结半导体装置中是有用的，特别适用于sj-mosfet。