本发明的各种实施方式总体上涉及半导体装置及其制造方法，并且更具体地，涉及包括层叠结构的半导体装置及其制造方法。
背景技术：
半导体装置可以包括存储数据的存储单元。半导体装置的存储单元可以按照三维来布置以获得更高的集成度。包括三维布置的存储单元的三维半导体装置可以包括围绕沟道层的层叠结构。层叠结构可以包括彼此交替层叠的层间绝缘层和导电图案。可以增加层叠结构的高度以提高集成度。然而，在三维半导体装置的制造处理期间可能会发生诸如层叠结构弯曲的结构变形。
技术实现要素：
根据实施方式，一种半导体装置可以包括：栅极层叠结构，所述栅极层叠结构围绕沟道层；公共源极线，所述公共源极线填充彼此相邻的所述栅极层叠结构之间的分离区域，并且具有包括第一凹部的上表面；以及支撑绝缘层，所述支撑绝缘层填充所述第一凹部，并且具有面向所述沟道层的一部分的侧壁。
所述第一凹部可以在所述第一方向上彼此间隔开。
所述分离区域可以包括在所述第一方向上彼此交替布置的并且彼此联接的第一狭缝和第二狭缝。
根据实施方式，一种半导体装置可以包括：栅极层叠结构；以及公共源极线，所述公共源极线具有面向所述栅极层叠结构的凹凸不平的侧壁，并且被布置在所述栅极层叠结构之间。每个凹凸不平的所述侧壁均具有在第一方向上彼此交替的凹陷和突起。
根据实施方式，一种半导体装置可以包括：栅极层叠结构；以及公共源极线，所述公共源极线被布置在所述栅极层叠结构之间，并且具有面向所述栅极层叠结构的侧壁，其中，凹陷和突起被形成在所述侧壁、所述公共源极线的底表面和上表面上。
根据实施方式，一种制造半导体装置的方法可以包括以下步骤：形成包括彼此交替层叠的第一材料层和第二材料层的层叠结构；形成穿过所述层叠结构的并且在第一方向上彼此间隔开的第一狭缝；用第三材料层填充每个所述第一狭缝的下部；用第四材料层填充每个所述第一狭缝的上部；当所述层叠结构被所述第三材料层和所述第四材料层支撑时，形成穿过所述第一材料层和所述第二材料层的并且在所述第一方向上与所述第一狭缝相邻的第二狭缝；以及当所述第一材料层被所述第四材料层支撑时，通过所述第二狭缝去除所述第三材料层。
该方法还可以包括以下步骤：当所述第二材料层包括具有不同于所述第一材料层的蚀刻速率的牺牲层时，当所述第一材料层被所述第四材料层支撑时，通过所述第二狭缝去除所述第二材料层；以及用栅极导电材料填充去除了所述第二材料层的区域。
当所述第二材料层包括栅极导电材料时，所述层叠结构可以通过所述第一狭缝和所述第二狭缝而被划分成多个栅极层叠结构。
该方法还可以包括以下步骤：在形成所述第三材料层和所述第四材料层之前，在每个所述第一狭缝的侧壁上形成包括具有不同于所述第三材料层的蚀刻速率的材料的保护层。
该方法还可以包括以下步骤：在所述第二狭缝的表面和去除了所述第三材料层的表面上形成侧壁绝缘层；部分地蚀刻所述侧壁绝缘层以对所述第二狭缝的底表面进行开口；以及在所述侧壁绝缘层上形成公共源极线以填充所述第二狭缝和去除了所述第三材料层的区域。
附图说明
图1是例示根据本发明的实施方式的半导体装置的栅极结构和分离栅极结构的结构的平面图；
图2a、图2b和图2c分别是沿着图1中的线“a-a’”、线“b-b’”和线“c-c’”截取的截面图；
图3是例示根据本发明的实施方式的公共源极线的示图；
图4、图5a、图5b、图5c、图6a、图6b、图6c、图7a、图7b、图7c、图8、图9a、图9b、图9c、图10a、图10b、图10c、图11a、图11b以及图11c是例示根据本发明的实施方式的半导体装置的制造方法的示图；
图12a、图12b、图13a以及图13b是例示根据本发明的实施方式的半导体装置的制造方法的截面图；
图14是例示根据本发明的另一实施方式的半导体装置的栅极结构和分离栅极结构的结构的平面图；
图15a和图15b分别是沿着图14a中的线“d-d’”和线“e-e’”截取的截面图；
图16是例示根据本发明的又一实施方式的半导体装置的栅极结构和分离栅极结构的结构的平面图；
图17a、图17b和图17c分别是沿着图16中的线“f-f’”、线“g-g’”和线“h-h’”截取的截面图；
图18a、图18b、图18c、图19a、图19b、图19c、图20a、图20b、图20c、图21a、图21b、图21c、图22a、图22b、图22c、图23a、图23b、图23c、图24a、图24b、图24c、图25a、图25b以及图25c是例示根据本发明的实施方式的半导体装置的制造方法的截面图；
图26和图27是例示本发明的其它实施方式的平面图；
图28是例示根据本发明的实施方式的存储系统的框图；以及
图29是例示根据本发明的实施方式的包括图28中所示的存储系统的计算系统的框图。
具体实施方式
以下，将参照附图详细描述本发明的各种示例性实施方式。各种修改和改变可以适用于所例示的示例性实施方式。此外，在不脱离本发明的精神和技术范围的情况下，本发明所属领域的技术人员在阅读本公开之后可以设想包括其改变、等同物或替代的其它实施方式。
本发明的各种实施方式致力于具有增强的结构稳定性的改进的三维半导体存储装置及其制造方法。
应当理解，尽管本文中的术语“第一”、“第二”、“第三”等可以用于描述各种元件，但是这些元件不受这些术语的限制。这些术语用于区分一个元件和另一个元件。因此，在不脱离本发明的精神和范围的情况下，下面描述的第一元件也可以被称为第二元件或第三元件。
附图不一定按比例绘制，并且在一些情况下，可能会夸大比例，以更清楚地例示实施方式的各种元件。例如，在附图中，与实际尺寸和间隔相比，可能会夸大元件的尺寸和元件之间的间隔，以便于例示。
还应当理解，当元件被称为“连接至”或“联接至”另一元件时，其可以直接在另一元件上、连接至另一元件或联接至另一元件，或者可以存在一个或更多个中间元件。此外，还应当理解，当元件被称为“位于”两个元件“之间”时，其可以是这两个元件之间的唯一元件，或者也可以存在一个或更多个中间元件。
当在本文中短语“...和...中的至少一个”与项目列表一起使用时，其是指来自列表的单个项目或列表中项目的任何组合。例如，“a、b和c中的至少一个”是指仅a、仅b、仅c或a、b和c的任何组合。
为便于描述，在本文中可以使用诸如“下面”、“下方”、“下部”、“上方”、“上部”等的空间相对术语来描述如附图中所例示的一个元件或特征与另一个元件或特征的关系。应当理解，空间相对术语旨在包括除了附图中所示的方向之外的装置在制造、使用或操作中的不同方向。例如，如果附图中的装置被翻转，则被描述为位于其它元件或特征“下方”或“下面”元件将位于其它元件或特征“上方”。该装置可以以另外的方式定向(旋转90度或在其它方向)，并且相应地解释本文使用的空间相对叙述语。
本文使用的术语仅用于描述特定实施方式的目的，而不是旨在限制本发明。如本文所使用的，除非上下文另有明确指示，否则单数形式也旨在包括复数形式。还应当理解，当在本说明书中使用术语“包括”、“包括有”，“包含”和“包含有”时，这些术语指定存在所述元件，并且不排除存在或添加一个或更多个其它元件。如本文所使用的，术语“和/或”包括一个或更多个相关所列项目的任何和所有组合。
除非另有定义，否则鉴于本公开的包括本文使用的技术和科学术语的所有术语具有与本发明所属领域的普通技术人员通常理解的含义相同的含义。还应当理解，诸如通用字典中所定义的术语应被解释为具有与其在本公开的上下文和相关技术中的含义一致的含义，并且除非本文另有明确定义，否则不应被解释为理想化或过于正式的意义。
在下面的描述中，阐述了许多特定细节以提供对本发明的透彻理解。可以在没有这些特定细节中的一些或全部的情况下实践本发明。在其它情况下，没有详细描述公知的处理结构和/或处理，以避免不必要地使本发明模糊不清。
还应注意，在一些情况下，如相关领域的技术人员显而易见的，除非另有明确指示，否则结合一个实施方式描述的元件(也称为特征)可以单独使用或与另一实施方式的其它元件组合使用。
以下，将参照附图详细描述本发明的各种实施方式。
图1是例示根据本发明的实施方式的半导体装置的栅极结构和分离栅极结构的结构的平面图。图1是沿着栅极结构的顶表面上彼此相交的第一方向d1和第二方向d2延伸的平面截取的平面图。
参照图1，半导体装置可以包括由分离区域sa分离的栅极层叠结构gst1至gst4。每个分离区域sa被置于两个连续的栅极层叠结构之间并且沿着第一方向d1延伸。每个分离区域与两个连续的栅极层叠结构相邻。多个单元柱cp可以穿过栅极层叠结构gst1至gst4中的每一个。每个分离区域sa均可以包括沿着第一方向d1交替布置的第一狭缝si1和第二狭缝si2。
第一狭缝si1可以在第一方向d1上彼此间隔开。每个第二狭缝si2中可以在第一方向d1上与相邻的第一狭缝si1联接。从顶部看，第一狭缝si1和第二狭缝si2可以具有沿着d1方向延伸的细长的矩形形状。在d1方向上，第二狭缝si2可以长于第一狭缝si1。在d2方向上，第二狭缝si2可以宽于第一狭缝。第一狭缝si1和第二狭缝si2可以具有沿着d1方向延伸的公共对称轴。
公共源极线csl可以填充每个分离区域sa。公共源极线csl可以沿着第一方向d1延伸。公共源极线csl可以被划分成布置在第一狭缝si1中的第一部分p1(参见图2c)和布置在第二狭缝si2中的第二部分p2。将参照图2a至图3来更详细地描述公共源极线csl的结构。
公共源极线csl可以通过保护层121或侧壁绝缘层151与栅极层叠结构gst1至gst4分离。保护层121可以被形成在每个第一狭缝si1的侧壁上。侧壁绝缘层151可以被形成在每个第二狭缝si2的侧壁上。
公共源极线csl可以包括填充有支撑绝缘层133的第一凹部。第一凹部可以被布置在第一狭缝si1中并且在第一方向d1上彼此间隔开。将参照图3更详细地描述第一凹部的结构。
侧壁绝缘层151可以沿着公共源极线csl和支撑绝缘层133之间的边界延伸。
穿过栅极层叠结构gst1至gst4中的每一个的单元柱cp可以在第一方向d1和第二方向d2上按照矩阵形式来布置。在第一方向d1上成行布置的单元柱cp可以形成列。单元柱cp可以被分成多个列。为了增大单元柱cp的布置密度，单元柱cp的列可以按照锯齿形图案来布置。
图2a至2c分别是沿着图1的“a-a’”、“b-b’”和“c-c’”截取的截面图。更具体地，图2a是沿着图1中的线“a-a’”截取的截面图。图2b是沿着图1中的线“b-b’”截取的截面图。图2c是沿着图1中的线“c-c’”截取的截面图。
参照图2a和图2b，栅极层叠结构gst1和gst2中的每一个均可以包括沿着第三方向d3交替层叠的导电图案gp1至gpn和层间绝缘层ild。第三方向d3可以与第一方向d1和第二方向d2垂直相交。栅极层叠结构gst1和gst2中的每一个可以围绕单元柱cp。
单元柱cp中的每一个可以均包括沟道层ch。每个单元柱cp还可以包括围绕沟道层ch的多层存储层ml。每个单元柱cp还可以包括被沟道层ch包围的芯绝缘层co。更具体地，芯绝缘层co可以沿着单元柱cp中心延伸，该芯绝缘层co的最下面的表面与源极层101直接接触，并且其最上面的表面与最上面的导电图案gpn(dsl)的上表面基本上位于同一水平高度。沟道层ch可以围绕芯绝缘层co的侧壁，并且还延伸到填充与最上面的层间绝缘层ild位于同一水平高度的单元柱cp内的除了被多层存储层ml占据的区域之外的空间的芯绝缘层co的顶表面上方。多层存储层ml沿着单元柱cp的内侧壁的整个长度共形地延伸。
被栅极层叠结构gst1和gst2围绕的每个沟道层ch可以接触布置在栅极层叠结构gst1和gst2下方的源极层101。源极层101可以是沉积在半导体基板(未示出)上的源极导电层或半导体层。例如，源极层101可以是沉积在半导体基板上的掺杂硅层。在另一示例中，源极层101可以通过从半导体基板的表面将杂质注入到预定深度来形成。
多层存储层ml可以包括隧道绝缘层、数据存储层和第一阻挡绝缘层。多层存储层ml可以沿着沟道层ch与栅极层叠结构gst1和gst2中的每一个之间的界面延伸。隧道绝缘层可以包括能够隧穿电荷的氧化硅层。数据存储层可以包括能够俘获电荷的氮化硅层。第一阻挡绝缘层可以包括能够阻挡电荷的氧化硅层。
芯绝缘层co可以填充沟道层ch的中心区域。
导电图案gp1至gpn可以用作源极选择线ssl、字线wl和漏极选择线dsl。源极选择线ssl可以被配置为源极选择晶体管的栅极，字线wl可以被配置为存储单元的栅极，并且漏极选择线dsl可以被配置为漏极选择晶体管的栅极。
最下面的导电图案gp1可以用作源极选择线ssl。然而，除了导电图案gp1之外，导电图案gp2(即下一个最下面的导电图案)也可以用作源极选择线ssl。尽管图2a和图2b中未示出，但根据设计，两个以上的最下面的导电图案也可以用作源极选择线ssl。
最上面的导电图案gpn可以用作漏极选择线dsl。除了最上面的导电图案gpn之外，下一个最上面的导电图案gpn-1也可以用作漏极选择线dsl。尽管图2a和图2b中未示出，但两个以上的最上面的导电图案也可以用作漏极选择线dsl。
漏极选择线dsl与源极选择线ssl之间的导电图案(例如，导电图案cp3至cpn-2)可用作字线wl。
栅极层叠结构gst1和gst2中的每一个可以具有限定在第一高度1h与第二高度2h之的高度。相邻的栅极层叠结构gst1与gst2之间的分离区域sa可以延伸到源极层101中。
如图2a所示，分离区域sa的第一狭缝si1可以填充有公共源极线csl的第一部分p1和支撑绝缘层133。公共源极线csl的第一部分p1可以填充第一狭缝si1的下部。支撑绝缘层133可以填充第一狭缝si1中被限定为公共源极线csl的第一凹部的上部。当制造半导体装置时，支撑绝缘层133可以用作支撑体。为了稳定地支撑栅极层叠结构gst1和gst2，支撑绝缘层133可以从第二高度2h延伸至第一高度1h与第二高度2h之间的位置，并且可以被形成在保护层121上。
例如，支撑绝缘层133可以延伸至与一条字线wl对应的深度。然而，布置有支撑绝缘层133的底表面的位置可以不限于图2a中所示的高度，并且支撑绝缘层133可以位于第一狭缝si1中的各种高度处。支撑绝缘层133可以具有面向沟道层ch的部分的侧壁。
公共源极线csl的第一部分p1和支撑绝缘层133可以被形成在保护层121上。保护层121可以沿着第一狭缝si1的侧壁和底表面延伸。公共源极线csl的第一部分p1可以被侧壁绝缘层151围绕。侧壁绝缘层151可以在公共源极线csl的第一部分p1与支撑绝缘层133之间以及公共源极线csl的第一部分p1与保护层121之间延伸。
如图2b所示，分离区域sa的第二狭缝si2可以填充有公共源极线csl的第二部分p2。公共源极线csl的第二部分p2可以沿着第三方向d3延伸以填充第二狭缝si2，使得在第三方向上第二部分p2可以长于第一部分p1。更具体地，公共源极线csl的第二部分p2可以从第二狭缝si2的底表面延伸至第二高度2h。尽管图2b中未示出，但公共源极线csl可以延伸至高于第二高度2h。
侧壁绝缘层151可以沿着第二狭缝si2的侧壁延伸。公共源极线csl的第二部分p2可以通过侧壁绝缘层151与栅极层叠结构gst1和gst2绝缘。第二部分p2可以延伸到源极层101中。公共源极线csl的第二部分p2的底表面可以接触源极层101。
参照图2c，分离区域sa可以填充有包括在第一方向d1上彼此交替的第一部分p1和第二部分p2的公共源极线csl。公共源极线csl中的每个第一部分p1可以被布置在源极层101与支撑绝缘层133之间。公共源极线csl的每个第一部分p1可以通过保护层121和侧壁绝缘层151而与源极层101间隔开，并且可以通过绝缘层151而与支撑绝缘层133间隔开。公共源极线csl中的每个第二部分p2可以接触源极层101并且延伸以面向支撑绝缘层133的侧壁。
因此，公共源极线csl的第二部分p2可以沿着第三方向d3延伸，使得在第三方向d3上第二部分p2可以长于第一部分p1。
包括绝缘材料的保护层121和侧壁绝缘层151可以布置在每个第一部分p1与源极层101之间。侧壁绝缘层151可以沿着支撑绝缘层133的侧壁和底表面延伸。
如图2a和图2c中所示的公共源极线csl的第一部分p1可以被布置在第一狭缝si1中并且可以低于沟道层ch和栅极层叠结构gst1和gst2。如图2b和图2c中所示的公共源极线csl的第二部分p2可以被布置在第二狭缝si2中，并且具有高于或等于沟道层ch和栅极层叠结构gst1和gst2的顶表面的顶表面。图11b等示出了具有高于沟道层ch和栅极层叠结构gst1和gst2的顶表面的顶表面的第二部分p2。
形成第一狭缝si1的处理可以与形成第二狭缝si2的处理不同。保护层121可以保留在第一狭缝si1中，并且可以不保留在第二狭缝si2中。每个第一狭缝si1在第二方向d2上的宽度可以与每个第二狭缝si2在第二方向d2上的宽度不同。公共源极线csl可以具有面向沟道层ch或栅极层叠结构gst1和gst2的侧壁。
图3是例示根据本发明的实施方式的公共源线的示图。
参照图3，公共源极线csl可以具有包括在第一方向d1上彼此间隔开的第一凹部ca1的上表面和包括在第一方向d1上彼此间隔开的第二凹部ca2的底表面。第二凹部ca2可以与第一凹部ca1交叠。
每个第一凹部ca1可以被填充有如图2c所示的侧壁绝缘层151和支撑绝缘层133。每个第二凹部ca2可以被填充有如图2c所示的保护层121和侧壁绝缘层151。
另外，根据实施方式，第二方向d2上的公共源极线csl可以具有凹陷和突起的凹凸不平的侧壁。公共源极线csl的侧壁的凹陷和突起可以在第一方向d1上彼此交替。第一凹部ca1可以被形成在公共源极线csl的上表面上，并且第二凹部ca2可以被形成在公共源极线csl的底表面上。因此，凹陷和突起可以被形成在公共源极线csl的侧壁、上表面和底表面上。
图4至图11c是例示根据本发明的实施方式的半导体装置的制造方法的示图。
图4至图5c是例示形成第一狭缝的处理的平面图和截面图。更具体地，图4是平面图，图5a是沿着图4中的线“a-a’”截取的截面图，图5b是沿着图4中的线“b-b’”截取的截面图，以及图5c是沿着图4中的线“c-c’”截取的截面图。
参照图4至图5c，可以按照可以通过层叠结构sta形成第一狭缝si1的方式来形成层叠结构sta。如图5a至图5c所示，第一材料层103和第二材料层105可以交替层叠在源极层101上方以形成层叠结构sta。
第一材料层103和第二材料层105可以包括彼此不同的材料。第一材料层103可以包括用于层间绝缘层的绝缘材料。第二材料层105可以包括具有不同于第一材料层103的蚀刻速率的牺牲材料。例如，第一材料层103可以包括氧化硅层，第二材料层105可以包括氮化物层。更具体地，第二材料层105可以包括氮化硅层。
随后，可以通过蚀刻第一材料层103和第二材料层105来形成单元柱cp，使得单元柱cp可以穿过第一材料层103和第二材料层105。形成单元柱cp的处理可以包括蚀刻第一材料层103和第二材料层105以形成沟道孔，在每个沟道孔的表面上形成多层存储层ml，去除形成在每个沟道孔的底部上的多层存储层ml，使得多层存储层ml可以保留在每个沟道孔的侧壁上，以及在多层存储层ml上形成沟道层ch。
形成沟道孔的处理可以包括通过利用光刻处理而在层叠结构sta上方形成掩膜图案(未例示)，通过将掩膜图案用作蚀刻屏障而对第一材料层103和第二材料层105进行蚀刻，以及去除掩膜图案。
可以通过在每个沟道孔的侧壁上依次层叠第一阻挡绝缘层、数据存储层和隧道绝缘层来形成多层存储层ml。沟道层ch可以围绕芯绝缘层co、形成芯绝缘层co和沟道层ch的处理可以包括在每个沟道孔中的多层存储层ml上形成第一半导体层，填充通过第一半导体层与芯绝缘层co开口的每个沟道孔的中心区域，部分地蚀刻芯绝缘层co的上部，以及填充芯绝缘层co与第二半导体层一起蚀刻的区域。第二半导体层可以接触第一半导体层并且包括具有比第一半导体层高的浓度的杂质。第一半导体层可以掺杂杂质或可以不掺杂杂质。第一半导体层和第二半导体层可以形成沟道层ch并且包括硅层。
随后，可以蚀刻单元柱cp穿过的第一材料层103和第二材料层105，以形成穿过第一材料层103和第二材料层105的第一狭缝si1。第一狭缝si1可以延伸到源极层101中。为了执行用于形成第一狭缝si1的蚀刻处理，可以通过光刻处理而在层叠结构sta的顶表面上形成用作蚀刻屏障的掩膜图案(未例示)。然后，可以在形成第一狭缝si1之后去除掩膜图案。
参照图4，第一狭缝si1可以在第一方向d1和第二方向d2上彼此间隔开。在第一方向d1上成行布置的第一狭缝si1可以被布置在相邻的单元柱列之间。第一狭缝si1可以在第二方向d2上彼此相邻，并且多个单元柱列被置于其间。第一狭缝si1可以在第二方向d2上按照锯齿形图案来布置。每个第一狭缝si1可以按照沿着第一方向d1延伸的棒状来形成。
图6a至图6c是例示形成第三材料层的处理的横截面图。
参照图6a至图6c，可以在穿过层叠结构sta的第一狭缝si1的表面上方形成保护层121。保护层121可以延伸至堆叠结构sta的上表面以覆盖单元柱cp。
保护层121可以包括具有不同于将在后续处理中形成的第三材料层125的蚀刻速率的材料。保护层121可以包括绝缘材料。例如，保护层121可以包括氧化物层。
随后，第三材料层125可以被形成在保护层121上。第三材料层125可以完全填充第一狭缝si1。第三材料层125也可以延伸以覆盖层叠结构sta的上表面。第三材料层125可以包括具有不同于第一材料层103的蚀刻速率的材料。第三材料层125可以包括氮化物，或者可以包括与第二材料层105相同的材料。更具体地，第三材料层125可以包括氮化硅层。
图7a至图7c是例示第三材料层蚀刻处理和第四材料层形成处理的截面图。
参照图7a至图7c，可以蚀刻第三材料层125的一部分以在每个第一狭缝si1的上部开口。可以控制蚀刻处理，使得可以保留第三材料层125并填充每个第一狭缝si1的下部。当蚀刻第三材料层125时，覆盖层叠结构sta的上表面的保护层121可以被蚀刻预定厚度。当蚀刻第三材料层125时，保护层121可以保护第二材料层105，以不暴露第二材料层105。
随后，可以用支撑绝缘层133来填充去除第三材料层125的区域。支撑绝缘层133可以被形成为完全填充每个第一狭缝si1的上部。支撑绝缘层133可以包括第四材料层。第四材料层可以延伸以覆盖层叠结构sta的上表面。第四材料层可以包括具有不同于第二材料层105和第三材料层125的蚀刻速率的材料。例如，第四材料层可以包括氧化物层。
通过执行上述处理，层叠结构sta可以被填充每个第一狭缝si1的第三材料层125和第四材料层(即，支撑绝缘层133)支撑。
图8至图9c是例示形成第二狭缝的处理的平面图和截面图。更具体地，图8是平面图，图9a是沿着图8中的线“a-a’”截取的截面图，图9b是沿着图8中的线“b-b’”截取的截面图，以及图9c是沿着图8中的线“c-c’”截取的截面图。
参照图8至图9c，第二狭缝si2可以在第一方向d1上穿过相邻的第一狭缝si1之间的第一材料层103和第二材料层105。第二狭缝si2可以联接至第一狭缝si1。第二狭缝si2可以沿着d1方向延伸以与第一狭缝si1部分交叠。第二材料层105和第三材料层125可以通过每个第二狭缝si2的侧壁而暴露出来。
当形成第二狭缝si2时，可以去除与第二狭缝si2交叠的保护层121、第三材料层125和第四材料层133的一些部分。形成第二狭缝si2的处理可以包括通过光刻处理在层叠结构sta上形成掩膜图案(未例示)，通过将掩膜图案用作蚀刻屏障来蚀刻层叠结构sta，以及去除掩膜图案。
第一材料层103和第二材料层105可以通过第二狭缝si2分离成多个子层叠结构sta1至sta4。
图10a至图10c是例示形成第一开口和第二开口的处理的截面图。
参照图10a至图10c，当第一材料层103被第四材料层(即，支撑绝缘层133)支撑时，可以通过第二狭缝si2来去除第二材料层(图9a和图9b中的105)和第三材料层(图9a和图9c中的125)。因此，可以在去除第二材料层的区域中形成第一开口op1，可以在去除第三材料层的第一狭缝si1中形成第二开口op2。
第一开口op1可以被形成在第一材料层103之间，并且第二开口op2可以被形成在支撑绝缘层133下方。由于第二材料层和第三材料层具有相同的材料，可以简化用于去除第二材料层和第三材料层的蚀刻处理。
当形成第一开口op1和第二开口op2时，可以不去除并保留第一材料层103、保护层121和具有不同于第二材料层和第三材料层的蚀刻速率的第四材料层(即，支撑绝缘层133)。
剩余的支撑绝缘层133可以支撑第一材料层103的一些上层。因此，即使当由于大量的第一材料层103和沿着第三方向d3形成的第一开口op1而导致子层叠结构(图8中的sta1至sta4)的纵横比增大时，子层叠结构可以被支撑绝缘层133支撑。因此，支撑绝缘层133可以防止子层叠结构弯曲。
保护层121可以在形成第三材料层和第四材料层之前形成，并且可以保留在去除第三材料层之后。保护层121可以支撑第一材料层103，使得可以维持第一材料层103之间的第一开口op1的形状。因此，当形成第一开口op1时，保护层121可以防止第一材料层103弯曲。
图11a至图11c是例示导电图案形成处理和公共源极线形成处理的截面图。
参照图11a至图11c，可以在参照图10a和图10b所述的每个第一开口op1中形成导电图案gp1至gpn。为了形成导电图案gp1至gpn，当第一材料层103被第四材料层(即，支撑绝缘层133)支撑时，每个第一开口op1可以通过第二狭缝si2来填充栅极导电材料。
尽管图11a至图11c中未示出，但在形成导电图案gp1至gpn之前，还可以在如图10a和10b中所示的第一开口op1、第二开口op2、第二狭缝si2和支撑绝缘层133的表面上方形成第二阻挡绝缘层。导电图案gp1至gpn可以被形成在第一开口op1的第二阻挡绝缘层上。
导电图案gp1至gpn可以包括多晶硅、金属和金属硅化物层中的至少一个。当导电图案gp1至gpn包括金属时，可以使用诸如钨的低电阻金属。当导电图案gp1至gpn包括金属时，可以在形成导电图案gp1至gpn之前在如图10a和10b中所示的第一开口op1的表面上方形成阻挡金属层(未例示)。
形成导电图案gp1至gpn的处理可以包括去除形成在第一狭缝si1和第二狭缝si2中的栅极导电材料。
在形成导电图案gp1至gpn之后，可以在第二开口op2的表面和第二狭缝si2的表面上形成侧壁绝缘层151。侧壁绝缘层151可以沿着支撑绝缘层133的上表面延伸。
在形成侧壁绝缘层151之后，可以部分去除侧壁绝缘层151以对第二狭缝si2的底表面进行开口，使得可以暴露源极层101。
随后，可以形成公共源极线csl以完全填充第二开口op2和第二狭缝si2。公共源极线csl可以包括导电材料并且接触布置在第二狭缝si2的底表面下方的源极层101。
图11a和图11b中所示的第一材料层103可以与参照图2a和2b所述的层间绝缘层ild对应。
在图4至图11b中，形成在源极层101上的层叠结构sta的第二材料层105可以包括牺牲绝缘材料。然而，本发明不限于此。
图12a至图13b是例示根据本发明的实施方式的制造半导体装置的方法的截面图。图12a至图13b例示了形成在源极层上的层叠结构的第二材料层包括栅极导电材料。
图12a和图12b是例示分离栅极层叠结构的处理的截面图。图12a是沿着图1中的线“a-a’”截取的截面图。图12b是沿着图1中的线“b-b’”截取的截面图。由于沿着图1中的线“c-c’”截取的截面图与图9中的截面图相同，所以省略该截面图。
参照图12a和图12b，第一材料层103和包括栅极导电材料的第二材料层可以交替层叠以形成层叠结构sta。层叠结构sta可以被形成在源极层101上。源极层101和第一材料层103可以包括与参照图5a至图5c所述的材料相同的材料。
随后，单元柱cp可以通过层叠结构sta来形成，并且接触层叠结构sta下方的源极层101。单元柱cp可以通过参照图5a至图5c所述的处理来形成。每个单元柱cp均可以包括参照图5a至图5c所述的多层存储层ml、沟道层ch和芯绝缘层co。
随后，可以利用参照图5a至图5c所述的处理形成第一狭缝si1。第一狭缝si1的平面布置可以与参照图4所述的平面布置相同。
随后，可以利用参照图6a至图6c所述的处理形成保护层121和第三材料层125。第一材料层103和包括栅极导电材料的第二材料层可以具有与第三材料层125不同的蚀刻速率。因此，可以省略形成保护层121的处理。随后，通过利用参照图7a至图7c所述的处理，当第三材料层125保留在第一狭缝si1的下部中时，第一狭缝si1的上部可以填充有第四材料层。第四材料层可以是支撑绝缘层133。
随后，可以利用参照图8至图9c所述的处理来形成第二狭缝si2。第二狭缝si2的平面布置与参照图8描述的平面布置相同。
层叠结构sta可以通过联接第一狭缝si1和第二狭缝si2而被分成多个栅极层叠结构gst1和gst2。栅极层叠结构gst1和gst2中的每一个的第一材料层103可以与参照图2a和图2b所述的层间绝缘层ild对应，并且第二材料层可以与导电图案gp1至gpn对应。
栅极层叠结构gst1和gst2可以被填充每个第一狭缝si1的下部的第三材料层125和填充每个第一狭缝si1的上部的支撑绝缘层133支撑。因此，即使当栅极层叠结构gst1和gst2的纵横比增大时，也可以通过第三材料层125和支撑绝缘层133来确保栅极层叠结构gst1和gst2的结构稳定性。
图13a和图13b是例示去除第三材料层125的处理的截面图。图13a是沿着图1中的线“a-a’”截取的截面图。图13b是沿着图1中的线“b-b’”截取的截面图。由于沿着图1中的线“c-c’”截取的截面图与图10c中的截面图相同，所以省略该截面图。
参照图13a和图13b，在第一材料层103和第二材料层(即，导电图案gp1至gpn)被第四材料层(即，支撑绝缘层133)支撑的同时，可以通过第二狭缝si2去除第三材料层(图12a中的125)。因此，可以在通过其去除第三材料层的第一狭缝si1中形成开口op。开口op可以与参照图10a至图10c所述的第二开口op2对应。即使当形成开口op时，也可以由支撑绝缘层133支撑栅极层叠结构gst1和gst2的上部。因此，可以防止栅极层叠结构gst1和gst2弯曲。
随后，可以利用与参照图11a至图11c所述的处理相同的处理形成侧壁绝缘层和公共源极线。可以按照与参照图11a至图11c所述的方式基本相同的方式来形成侧壁绝缘层和公共源极线的结构。
图14是例示根据本发明的另一实施方式的半导体装置的栅极层叠结构和分离栅层叠结构的结构的平面图。图14是沿着栅极层叠结构的顶表面上的沿着第一方向d1和第二方向d2延伸的平面截取的平面图。
参照图14，半导体装置可以包括由分离区域sa分离的栅极层叠结构gst1至gst4。每个分离区域sa可以包括具有与参照图1所述的结构相同的结构的第一狭缝si1和第二狭缝si2。
公共源极线csl可以填充每个分离区域sa。公共源极线csl可以具有与参照图1所述的结构相同的结构。
公共源极线csl可以通过保护层221或侧壁绝缘层251而与栅极层叠结构gst1至gst4分离。保护层221和侧壁绝缘层251可以具有与参照图1所述的结构相同的结构。
公共源极线csl可以包括填充有支撑绝缘层233的第一凹部。
穿过每个栅极层叠结构gst1至gst4的单元柱cp可以在第一方向d1和第二方向d2上按照矩阵形式来布置。单元柱cp可以被划分为穿过栅极层叠结构gst1至gst4的第一组cp_a和第二组cp_b。第一组cp_a的单元柱cp可以包括多个列a1至a4。第二组cp_b的单元柱cp可以包括与第一组cp_a的单元格柱cp对称的多个列b1至b4。例如，如图14所示，第一组cp_a的单元柱cp可以包括第一列a1至第四列a4，第二组cp_b的单元柱cp可以包括第一列b1至第四列b4。然而，本发明不限于此。例如，第一组cp_a的单元柱cp可以包括四列或更多列单元柱，第二组cp_b的单元柱cp可以包括四列或更多列单元柱。
漏极分离狭缝dsi可以穿过栅极层叠结构gst1至gst4的上部层叠结构。漏极分离狭缝dsi可以沿着第一方向d1延伸。漏极分离狭缝dsi可以被布置在第一组cp_a的单元柱cp与第二组cp_b的单元柱cp之间。
根据实施方式，半导体装置还可以包括穿过栅极层叠结构gst1至gst4的虚拟柱dp。虚拟柱dp可以沿着第一方向d1成行布置在第一组cp_a的单元柱cp与第二组cp_b的单元柱cp之间。换句话说，虚拟柱dp可以沿着漏极分离狭缝dsi布置，并且可以与漏极分离狭缝dsi交叠。
如图14中所示的沿着第二方向d2截取的单元柱cp和分离区域sa的截面图与图2a和图2b中所例示的截面图相同。沿着第一方向d1截取的分离区域sa的截面图与图2c中所例示的截面图相同。
图15a和图15b分别是沿着图14中的线“d-d’”和线“e-e’”截取的截面图。
参照图15a和图15b，栅极层叠结构gst2可以包括在第三方向d3上交替层叠的导电图案gp1至gpn和层间绝缘层ild。第三方向d3可以与第一方向d1和第二方向d2垂直相交。栅极层叠结构gst2可以围绕第一cp_a和第二组cp_b的单元柱cp和虚拟柱dp。在第三方向d3上，漏极分离狭缝dsi中与虚拟柱dp交叠的第一部分的深度可以不同于漏极分离狭缝dsi中与虚拟柱dp不交叠的第二部分的深度。
第一组cp_a和第二组cp_b中的每个单元柱cp可以均包括沟道层ch。第一组cp_a和第二组cp_b中的每个单元柱cp还可以包括围绕沟道层ch的多层存储层ml。第一组cp_a和第二组cp_b中的每个单元柱cp还可以包括被沟道层ch包围的芯绝缘层co。
沟道层ch可以接触布置在栅极层叠结构gst2下方的源极层201。源极层201可以是半导体基板。源极层201可以与参照图2a和图2b所述的源极层101基本相同。
多层存储层ml和芯绝缘层co可以与参照图2a和图2b所述的的多层存储层ml和芯绝缘层co相同。
虚拟柱dp可以具有与第一组cp_a和第二组cp_b的单元柱cp基本相同的结构。虚拟柱dp可以穿过第一组cp_a的单元柱cp与第二组cp_b的单元柱cp之间的栅极层叠结构gst2。
如参照图2a和图2b所述，导电图案gp1至gpn可以被配置为源极选择线ssl、字线wl和漏极选择线dsl1和dsl2。
漏极分离狭缝dsi可以被布置在第一组cp_a的单元柱cp与第二组cp_b的单元柱cp之间，并且与虚拟柱dp交叠。漏极分离狭缝dsi可以将栅极层叠结构gst2的上部层叠结构分成第一选择层叠结构ust1和第二选择层叠结构ust2。漏极选择线dsl1和dsl2可以被分成包括在第一选择层叠结构ust1中的第一组cp_a的漏极选择线dsl1和包括在第二选择层叠结构ust2中的第二组cp_b的漏极选择线dsl2。漏极分离狭缝dsi可以填充有绝缘层271。
图16是例示根据本发明的实施方式的半导体装置的栅极层叠结构和分离栅极层叠结构的结构的平面图。图16是沿着栅极层叠结构的最上面表面上的彼此相交的在第一和第二方向d1和d2延伸的平面截取的平面图。
参照图16，半导体装置可以包括由分离区域sa分离的栅极层叠结构gst1至gst4。每个分离区域sa可以具有与图1中所述的结构基本相同的结构。单元柱cp可以穿过栅极层叠结构gst1至gst4。每个分离区域sa可以包括沿第一方向d1交替布置的第一狭缝si1和第二狭缝si2。
第一狭缝si1和第二狭缝si2可以具有与参照图1所述的结构基本相同的结构。
公共源极线csl可以填充分离区域sa。公共源极线csl可以沿第一方向d1延伸。公共源极线csl可以被分成布置在第一狭缝si1中的第一部分(图17a和17c中的p1，未例示)和布置在第二狭缝si2中的第二部分p2。将参照17a至图17c更详细地描述公共源极线csl的结构。将参照图3所示的公共源极线csl的三维结构。
公共源极线csl可以通过保护层321或侧壁绝缘层351而与栅极层叠结构gst1至gst4间隔开。保护层321可以被形成在每个第一狭缝si1的侧壁上。侧壁绝缘层351可以被形成在每个第二狭缝si2的侧壁上。侧壁绝缘层351可以被布置成与第二阻挡绝缘层343相邻。
公共源极线csl可以包括填充有支撑绝缘层333的第一凹部。第一凹部可以填充第一狭缝si1并且在第一方向d1上彼此间隔开。第一凹部的布置可以与参照图3所述的布置相同。
侧壁绝缘层351可以沿着公共源极线csl和支撑绝缘层333之间的边界延伸。通过栅极层叠结构gst1至gst4的单元柱cp的布置可以与参照图1所述的布置基本相同。
绝缘插塞lp可以沿着分离区域sa延伸的方向布置。绝缘插塞lp可以被布置成以便不抑制共源极线csl的第二部分p2与布置在其下方的源极层(图17a至图17c中的301和341，未示出)之间的接触。更具体地，绝缘插塞lp可以与第一狭缝si1交叠。将参照图17a至图17c更详细地描述绝缘插塞lp和源极层301和341的结构。
图17a至图17c分别是沿着图16中的线“f-f’”、线“g-g’”和线“h-h’”截取的截面图。更具体地，图17a是沿图16中的线“f-f’”截取的截面图，图17b是沿图16中的线“g-g’”截取的截面图，以及图17c是沿图16中的线“h-h’”截取的截面图。
参照图17a和图17b，栅极层叠结构gst1和gst2中的每一个均可以包括在第三方向d3上交替层叠的导电图案gp1至gpn和层间绝缘层ild。第三方向d3可以与第一方向d1和第二方向d2垂直相交。栅极层叠结构gst1和gst2中的每一个可围绕单元柱cp。
每个单元柱cp均可以包括沟道层ch。每个单元柱cp还可以包括围绕沟道层ch的第一多层存储层ml1和第二多层存储层ml2。每个单元柱cp还可以包括被沟道层ch围绕的芯绝缘层co。
被栅极层叠结构gst1和gst2围绕的每个沟道层ch可以与布置在栅极层叠结构gst1和gst2下方的源极层301和341接触。每个沟道层ch可以延伸到源极层301和341中。
源极层301和341可以包括接触沟道层ch的侧壁的接触源极层341和布置在接触源极层341下方的基部源极层301。接触源极层341和基部源极层301可以包括金属层和掺杂硅层中的至少一个。例如，接触源极层341和基部源极层301中的每一个均可以包括掺杂硅层。在实施方式中，基部源极层301可以具有包括金属层和掺杂硅层的层叠结构，并且接触源极层341可以包括掺杂硅层。接触源极层341可以被形成为完全掩埋基部源极层301与栅极层叠结构gst1和gst2中的每一个之间的源极区域。此外，如图17a至图17c所示，接触源极层341可以从沟道层ch和基部源极层301的侧壁生长。接触源极层341可以包括凹槽ca3，该凹槽ca3包括至少一种绝缘材料。例如，接触源极层341的凹槽ca3可以填充有被第二阻挡绝缘层343围绕的侧壁绝缘层351。然而，在另一实施方式中，气隙可以被限定在接触源极层341的凹槽ca3中。
第一多层存储层ml1可以沿着每个单元柱cp的除了进入到接触源极层341和基部源极层301的单元柱cp的长度之外的整个长度形成在每个沟道层ch与栅极层叠结构gst1和gst2中的每一个之间。沟道层ch沿着每个单元柱cp的包括进入到接触源极层341和基部源极层301的单元柱cp的长度的整个长度延伸，并围绕芯绝缘层co。第二多层存储层ml2可以被形成在围绕部分进入到基部源极层301的芯绝缘层co的底部的每个沟道层ch的一部分与基部源极层301之间。因此，接触源极层341可以被布置在第一多层存储层ml1与第二多层存储层ml2之间，以将第一多层存储层ml1和第二多层存储层ml2分离。
第一多层存储层ml1和第二多层存储层ml2中的每一个均可以包括隧道绝缘层、数据存储层和第一阻挡绝缘层。隧道绝缘层可以包括能够隧穿电荷的氧化硅层。数据存储层可以包括能够俘获电荷的氮化硅层。第一阻挡绝缘层可以包括能够阻挡电荷的氧化硅层。芯绝缘层co可以被形成为填充由每个单元柱cp内部的沟道层ch限定的中心区域，中心区域从与可以用作漏极选择线dsl的最上面的导电层gpn的顶表面基本上位于同一高度的顶表面延伸至基部源极层301内部的底表面。更具体地，如图17a所示，在实施方式中，芯绝缘层co的底表面可以至少稍微低于基部源极层301的顶表面，并且可以不穿透基部源极层301。
导电图案gp1至gpn可以被配置为如参照图1所述的源极选择线ssl、字线wl和漏极选择线dsl。导电图案gp1至gpn中的每一个均可以被第二阻挡绝缘层343围绕。
如图17b更好地所示，第二阻挡绝缘层343也可以沿着面向公共源极线csl的第二部分p2的每个层间绝缘层ild的侧壁延伸。侧壁绝缘层351被设置在公共源极线csl的第二部分p2与每个层间绝缘层ild的侧壁和面向公共源极线csl的第二部分p2的导电图案gp1至gpn中的每一个的侧壁之间。
当接触源极层341具有凹槽ca3时，第二阻挡绝缘层343可以沿着接触源极层341的凹槽ca3的表面延伸。第二阻挡绝缘层343可以包括具有比第一多层存储层ml1和第二多层存储层ml2的第一阻挡绝缘层高的介电常数的材料。例如，第二阻挡绝缘层343可以包括金属氧化物层，并且更具体地，可以包括氧化铝层。
栅极层叠结构gst1和gst2中的每一个可以具有限定在第一高度1h’与第二高度2h’之间的高度。分离区域sa可以被布置在相邻的栅极层叠结构gst1与gst2之间。
如图17a所示，分离区域sa的第一狭缝si1可以填充有公共源极线csl的第一部分p1和支撑绝缘层333。更具体地，公共源极线csl的第一部分p1可以填充第一狭缝si1的下部。支撑绝缘层333可以填充被限定为公共源极线csl的第一凹部ca1的第一狭缝si1的上部。支撑绝缘层333可以在制造半导体装置期间用作支撑体。为了稳定地支撑栅极层叠结构gst1和gst2，支撑绝缘层333可以延伸至第一高度1h’与第二高度2h’之间的位置，例如，从第二高度2h’到一个导电图案gpn-1的高度。因此，支撑绝缘层333可以具有面向沟道层ch的部分的侧壁。
公共源极线csl的第一部分p1和支撑绝缘层333可以被形成在保护层321上。保护层321可以沿着第一狭缝si1的侧壁和底表面延伸。公共源极线csl的第一部分p1可以被侧壁绝缘层351围绕。侧壁绝缘层351可以在公共源极线csl的第一部分p1与支撑绝缘层333之间以及公共源极线csl的第一部分p1与保护层321之间延伸。第二阻挡绝缘层343可以围绕公共源极线csl的第一部分p1。特别地，第二阻挡绝缘层343可以围绕侧壁绝缘层351的外壁。
保护层321可以延伸以穿过公共源极线csl的第一部分p1下方的接触源极层341。下面要描述的第二源极孔307b可以通过接触源极层341来形成，并且延伸到基部源极层301中。每个第二源极孔307b均可以填充有保护层321。以下，填充每个第二源极孔307b的保护层321的一部分被称为绝缘插塞lp。绝缘插塞lp可以与公共源极线csl的第一凹部ca1和第一部分p1交叠。绝缘插塞lp可以穿过接触源极层341。绝缘插塞lp可以延伸到基部源极层301中。
如图17b所示，分离区域sa的第二狭缝si2可以填充有公共源极线csl的第二部分p2。公共源极线csl的第二部分p2可以沿着第三方向d3延伸以填充第二狭缝si2，使得在第三方向d3上第二部分p2可以长于第一部分p1。更具体地，公共源极线csl的第二部分p2可以从第二狭缝si2的底表面延伸至第二高度2h’。尽管图17b中未示出，但公共源极线csl可以延伸至高于第二高度2h’。
侧壁绝缘层351可以沿着第二狭缝si2的侧壁延伸。公共源极线csl的第二部分p2可以通过侧壁绝缘层351而与栅极层叠结构gst1和gst2绝缘。公共源极线csl的第二部分p2的底表面可以与接触源极层341接触。
参照图17c，分离区域sa可以填充有包括在第一方向d1上交替布置的第一部分p1和第二部分p2的公共源极线csl。公共源极线csl的每个第一部分p1可以被布置在源极层301和341与支撑绝缘层333之间，并且通过第二阻挡绝缘层343、保护层321和侧壁绝缘层351而与源极层301和341间隔开。公共源极线csl的每个第二部分p2可以延伸以与源极层301和341当中的接触源极层341接触，并且延伸以面向支撑绝缘层333的侧壁。
支撑绝缘层333可以填充第一凹部ca1并被第二阻挡绝缘层343和侧壁绝缘层351围绕。
绝缘插塞lp可以与第一凹部ca1和第一部分p1交叠，以便不抑制第二部分p2与接触源极层341之间的接触。绝缘插塞lp可以穿过接触源极层341。如参照图17a所述，绝缘插塞lp可以是保护层321的一部分。分离区域sa中的保护层321可以被第二阻挡绝缘层343和侧壁绝缘层351围绕。
如上所述，在第三方向d3上公共源极线csl的第一部分p1可以短于第二部分p2。
包括绝缘材料的第二阻挡绝缘层343、保护层321和侧壁绝缘层351可以被布置在每个第一部分p1与源极层301和341之间。
图18a至图25c是例示根据本发明的实施方式的半导体装置的制造方法的截面图。更具体地，图18a至25a是沿图16中的线“f-f’”截取的截面图。图18b至图25b是沿图16中的线“g-g’”截取的截面图。图18c至图25c是沿图16中的线“h-h’”截取的截面图。
图18a至18c是例示形成源极层叠结构、形成牺牲柱、形成层叠结构以及形成通孔的处理的截面图。
参照图18a至图18c，形成源极层叠结构srt的处理可以包括形成基部源极层301以及在基部源极层301上形成牺牲源极层305。可以在形成牺牲源极层305之前形成源极保护层303。基部源极层301可以包括导电层。牺牲源极层305可以包括具有不同于形成层叠结构sta的第一材料层313和第二材料层315的蚀刻速率的材料。例如，牺牲源极层305可以包括硅层。源极保护层303可以包括具有不同于牺牲源极层305的蚀刻速率的材料。例如，源极保护层303可以包括氧化物层。
在形成源极层叠结构srt之后，可以蚀刻源极层叠结构srt以形成第一源极孔307a和第二源极孔307b。第一源极孔307a和第二源极孔307b可以穿过牺牲源极层305并且延伸到基部源极层301中。用于形成第一源极孔307a和第二源极孔307b的蚀刻处理可以包括通过光刻处理而在源极层叠结构srt的上部上形成掩膜图案(未例示)，通过将掩膜图案用作蚀刻屏障的蚀刻处理蚀刻源极层叠结构srt，以及去除掩膜图案。可以鉴于要在后续处理期间形成的通孔h的位置来设计形成第一源极孔307a的位置。更具体地，第一源极孔307a可以被形成在第一源极孔307a可以与通孔h交叠的位置处。可以鉴于要在后续处理期间形成的第一狭缝的位置来设计第二源极孔307b的位置。更具体地，第二源极孔307b可以被形成在第二源极孔307b与第一狭缝交叠的位置处。
随后，可以形成填充第一源极孔307a的第一牺牲柱309a和填充第二源极孔307b的第二牺牲柱309b。形成第一牺牲柱309a和第二牺牲柱309b的处理可以包括在源极层叠结构srt上形成牺牲层以完全填充第一源极孔307a和第二源极孔307b，并对牺牲层进行平整以暴露源极层叠结构srt的上表面。牺牲层可以包括具有不同于基部源极层301、源极保护层303和牺牲源极层305的蚀刻速率的材料。例如，牺牲层可以包括氮化钛层。
随后，层叠结构sta可以包括彼此交替层叠的第一材料层313和第二材料层315。第一材料层313和第二材料层315可以包括与参照图5a至图5c所述的第一材料层和第二材料层或参照图12a和图12b所述的第一材料层和第二材料层相同的材料。以下，为了便于说明，例示了如图5a至图5c所述的包括层间绝缘层和牺牲材料层第一材料313层和第二材料层315。
随后，可以蚀刻第一材料层313和第二材料层315以形成通孔h。通孔h可以穿过层叠结构sta以暴露第一牺牲柱309a。形成通孔h的处理可以包括通过光刻处理而在层叠结构sta的上部上形成掩膜图案(未例示)，通过利用将掩膜图案用作蚀刻屏障的蚀刻处理来蚀刻层叠结构sta，以及去除掩膜图案。
图19a至图19c是例示形成初级单元柱的处理和形成第一狭缝的处理的的截面图。
参照图19a至图19c，可以去除通过通孔(图18a和图18b中的h)而暴露的第一牺牲柱(图18a和图18b中的309a)，以对通过通孔与第一源极孔(图18a和图18b中的307a)之间的连接而限定的沟道孔进行开口。随后，可以在沟道孔中形成初级单元柱pcp。
形成初级单元柱pcp的处理可以包括在每个沟道孔的表面上方形成多层存储层ml，并在多层存储层ml上形成沟道层ch。多层存储层ml和沟道层ch可以沿着每个沟道孔的侧壁和底表面延伸。多层存储层ml可以通过依次层叠第一阻挡绝缘层、数据存储层和隧道绝缘层来形成。沟道层ch可以围绕芯绝缘层co。为了形成围绕芯绝缘层co的沟道层ch，可以在每个沟道孔中的多层存储层ml上形成第一半导体层，通过第一半导体层开口的每个沟道孔的中心区域可以填充有芯绝缘层co，可以部分地蚀刻芯绝缘层co的上部，并且蚀刻芯绝缘层co的部分可以填充有第二半导体层。第二半导体层可以接触第一半导体层并且包括具有比第一半导体层高的浓度的杂质。第一半导体层可以掺杂杂质或可以不掺杂杂质。第一半导体层和第二半导体层中的每一个可以形成沟道层ch并且包括硅层。
随后，可以形成穿过第一材料层313和第二材料层315的第一狭缝si1。第一狭缝si1可以与第二牺牲柱309b交叠。第二牺牲柱309b可以被第一狭缝si1暴露。形成第一狭缝si1的处理可以包括通过光刻处理而在层叠结构sta的上部形成掩膜图案(未例示)，通过将掩膜图案用作蚀刻屏障的蚀刻处理来蚀刻层叠结构sta，并去除掩膜图案。第一狭缝si1可以在参照图16所述的第一方向d1和第二方向d2上彼此间隔开。
图20a至图20c是例示形成填充第一狭缝和第二源极孔的材料层的处理的截面图。
参照图20a至图20c，可以在第一狭缝si1的表面上形成保护层321。保护层321可以延伸至层叠结构sta的上表面以覆盖初级单元柱pcp。保护层321可以延伸以填充第二源极孔307b。
形成保护层321的处理可以包括通过第一狭缝si1去除第二源极孔307b中的第二牺牲柱309b以暴露第二源极孔307b，并且沉积保护层321以填充第二源极孔307b。第二源极孔307b中的保护层321可以被定义为绝缘插塞lp。
保护层321可以包括具有不同于要在后续处理期间形成的第三材料层325的蚀刻速率的材料。保护层321可以包括绝缘材料。例如，保护层321可以包括氧化物层。
随后，第三材料层325可以被形成在保护层321上。第三材料层325可以填充第一狭缝si1的下部。填充第一狭缝si1的下部的第三材料层325可以通过参照图6a至图6c所述的处理和参照图7a至图7c所述的处理来形成。
随后，可以形成支撑绝缘层333以填充第一狭缝si1的上部。形成支撑绝缘层333的处理可以与参照图7a至图7c所述的形成第四材料层的处理基本相同。
层叠结构sta可以被填充第一狭缝si1的第三材料层325和第四材料层(即，支撑绝缘层333)支撑。
图21a至图21c是例示形成第二狭缝的处理的截面图。
参照图21a至图21c，可以形成穿过第一材料层313和第二材料层315的第二狭缝si2。第二狭缝si2可以如参照图16所述的沿着第一方向d1布置在相邻的第一狭缝si1之间。第二狭缝si2可以联接至第一狭缝si1。第二材料层315和第三材料层325可以通过第二狭缝si2的侧壁而暴露出来。
形成第二狭缝si2的蚀刻处理可以与参照图9a至图9c所述的蚀刻处理相同。
图22a至图22c是例示对源极区域进行开口的处理的截面图。
参照图22a至图22c，当层叠结构sta由绝缘插塞lp支撑时，可以通过第二狭缝si2去除牺牲源极层(图21a至图21c中的305)。因此，形成在沟道层ch的侧壁上的多层存储层(图21a和图21b中的ml)可以被部分地暴露，并且源极区域sr可以被部分地开口。可以通过第二狭缝si2去除由于去除牺牲源极层而暴露的多层存储层的一部分。因此，沟道层ch的侧壁可能会被源极区域sr暴露。源极区域sr可以将多层存储层划分成第一多层存储层ml1和第二多层存储层ml2。因此，可以限定包括第一多层存储层ml1、第二多层存储层ml2、沟道层ch和芯绝缘层co的单元柱cp。
虽然去除了牺牲源极层，但是源极保护层(图21a至图21c中的303)可以防止基部源极层301的损失。可以通过用于去除多层存储层的蚀刻处理来去除源极保护层。可以完全去除源极保护层以暴露基部源极层301。
源极区域sr可以被限定在层叠结构sta与基部源极层301之间，并且暴露沟道层ch的侧壁和基部源极层301的上表面。
图23a至图23c是例示形成接触源极层的处理的截面图。
参照图23a至图23c，可以通过第二狭缝si2在层叠结构sta与基部源极层301之间开口的源极区域(图22a和图22b中的sr)中形成接触源极层341。接触源极层341可以接触基部源极层301和沟道层ch的侧壁。
接触源极层341可以通过将基部源极层301和沟道层ch用作种子(seed)的生长方法或通过用于涂覆配置为接触源极层341的导电层的涂覆方法来形成。
接触源极层341可以被形成为完全填充层叠结构sta与基部源极层301之间的源极区域。如图23a至图23c所示，接触源极层341可以具有距离基极源极层301的上表面和沟道层ch的侧壁的预定厚度，并且包括形成在其上的凹槽ca3。
如上所述，可以通过如图18a至图23c中所示的依次形成源极层叠结构srt、形成第一源极孔307a和第二源极孔307b、形成第一牺牲柱309a和第二牺牲柱309b、对源极区域sr进行开口、以及形成接触源极层341来形成接触沟道层ch的源极层301和341。由于沟道层ch的侧壁在形成接触源极层341之前被源极区域暴露，所以接触源极层341可以接触通过源极区域而暴露的沟道层ch的侧壁。
图24a至图24c是例示形成第一开口和第二开口的处理的截面图。
参照图24a至图24c，当第一材料层313被第四材料层(即，支撑绝缘层333)支撑时，可以通过第二狭缝si2去除第二材料层(图23a和图23b中的315)和第三材料层(图23a中的325)。因此，可以在去除第二材料层的区域中形成第一开口op1，并且可以在去除第三材料层的第一狭缝si1中形成第二开口op2。形成第一开口op1和第二开口op2的处理可以与参照图10a至图10c所述的处理基本相同。
图25a至图25c是例示形成导电图案的处理和形成公共源极线的处理的截面图。
参照图25a至图25c，可以在如参照图24a和图24b所述的第一开口op1中形成导电图案gp1至gpn。为了形成导电图案gp1至gpn，当第一材料层313被第四材料层(即，支撑绝缘层333)支撑时，第一开口op1可以通过第二狭缝si2而填充有栅极导电材料。
在形成导电图案gp1至gpn之前，还可以在如图24a和图24b所示的第一开口op1的表面上形成第二阻挡绝缘层343。可以在第二阻挡绝缘层343上形成导电图案gp1至gpn。第二阻挡绝缘层343可以沿着第二狭缝si2的表面、支撑绝缘层333的上表面、绝缘插塞lp的表面、接触源极层341的表面以及第二开口op2的表面延伸。
可以利用参照图11a至图11c所述的处理形成导电图案gp1至gpn。
在形成导电图案gp1至gpn之后，可以在第二开口op2的表面和第二狭缝si2的表面上形成侧壁绝缘层351。侧壁绝缘层351可以沿着支撑绝缘层333的上表面延伸。侧壁绝缘层351可以被形成在第二阻挡绝缘层343上。如图24a和图24b所示，当凹槽ca3被限定在接触源极层341的表面上时，侧壁绝缘层351可以被形成为完全填充接触源极层341的凹槽ca3。在形成侧壁绝缘层351之后，可以部分地去除侧壁绝缘层351和第二阻挡绝缘层343以对第二狭缝si2的底表面进行开口，使得可以暴露接触源极层341。
随后，可以形成公共源极线csl以完全填充第二开口op2和第二狭缝si2。公共源极线csl可以包括导电材料并且可以通过第二狭缝si2的底表面接触布置在层叠结构下方的源极层(具体地，接触源极层341)。
如图25a和图25b所示的第一材料层313可以与图16中所示的层间绝缘层ild对应。
图26和图27是例示本发明的各种修改示例的平面图。更具体地，图26和图27是沿着栅极层叠结构的顶表面上的在第一方向d1和第二方向d2上延伸的平面截取的平面图。
参照图26和图27，半导体装置可以包括通过分离区域sa而彼此间隔开的栅极层叠结构gst1至gst4。单元柱cp可以通过栅极层叠结构gst1至gst4中的每一个来形成。每个分离区域sa可以包括在第一方向d1上彼此交替布置的第一狭缝si1和第二狭缝si2。
第一狭缝si1和第二狭缝si2可以具有与参照图1所述的结构相同的结构。
公共源极线csl可以具有与参照图16所述的结构基本相同的结构。
公共源极线csl可以通过保护层321或侧壁绝缘层351而与栅极层叠结构gst1至gst4间隔开。保护层321可以被形成在第一狭缝si1的侧壁上。侧壁绝缘层351可以被形成在每个第二狭缝si2的侧壁上。侧壁绝缘层351可以被布置成与第二阻挡绝缘层343相邻。
公共源极线csl可以包括填充有支撑绝缘层333的第一凹部。第一凹部可以被布置在第一狭缝si1中，并且在第一方向d1上彼此间隔开。第一凹部的布置可以与参照图3所述的布置相同。
侧壁绝缘层351可以沿着公共源极线csl与支撑绝缘层333之间的边界延伸。穿过栅极层叠结构gst1至gst4的单元柱cp可以具有与参照图1所述的布置相同的布置。
绝缘插塞lp可以沿着分离区域sa延伸的方向布置。绝缘插塞lp可以与参照图16所述的第一狭缝si1交叠。
参照图26，绝缘插塞lp可以被形成为椭圆形。然而，绝缘插塞lp可以具有各种截面形状。
参照图27，单元柱cp可以被划分成穿过栅极层叠结构gst1至gst4的第一组cp_a和第二组cp_b。第一组cp_a的单元柱cp可以包括多个列a1至a4，并且第二组cp_b的单元柱cp可以包括与第一组cp_a的单元柱cp对称的多个列b1至b4。
漏极分离狭缝dsi可以穿过栅极层叠结构gst1至gst4中的每一个的上部层叠结构。漏极分离狭缝dsi可以沿着第一方向d1延伸。漏极分离狭缝dsi可以被布置在第一组cp_a的单元柱cp与第二组cp_b的单元柱cp之间。
根据实施方式，半导体装置还可以包括穿过栅极层叠结构gst1至gst4的虚拟柱dp。虚拟柱dp可以沿着第一方向d1成行布置在第一组cp_a的单元柱cp与第二组cp_b的单元柱cp之间。换句话说，虚拟柱dp在与漏极分离狭缝dsi交叠的同时可以沿着漏极分离狭缝dsi布置。
如图26和图27所示的单元柱cp和分离区域sa在第二方向d2上的截面可以与图17a和图17b所示的截面相同。分离区域sa在第一方向d1上的截面可以与图17c所示的截面相同。
图1至图27示出了与源极层接触的公共源极线被布置在第一狭缝和第二狭缝中的示例，并且单元柱包括直线型沟道层。然而，本发明不限于此。例如，本发明也可以应用于每个单元柱包括具有包含u或w形状的各种形状的沟道层的结构。第一狭缝和第二狭缝可以仅包括绝缘材料。
根据实施方式，可以在栅极层叠结构之间的分离区域中形成支撑绝缘层，从而可以减少诸如栅极层叠结构弯曲的结构变形。
图28是例示根据本发明的实施方式的存储系统1100的框图。
参照图28，存储系统1100可以包括控制器1110和存储装置1120。存储装置1120可以包括图1至图3所示的结构、图14所示的结构、图15a至图15c所示的结构、图16所示的结构、图17a至图17c所示的结构以及图26和图27所示的结构中的至少一种结构。
存储装置1120可以是包括多个闪存芯片的多芯片封装。根据实施方式，可以减小形成芯片的导电图案的电阻，而不会增大芯片尺寸，并且可以避免不同导电图案之间的桥接缺陷。
存储控制器1110可以被配置为控制存储装置1120，并且包括静态随机存取存储器(sram)1111、cpu1112、主机接口1113，纠错码(ecc)1114和存储器接口1115。sram1111可以用作cpu1112的操作存储器，cpu1112可以执行用于存储控制器1110的数据交换的控制操作，主机接口1113可以包括与主机接触的数据交换协议。此外，ecc1114可以检测并纠正从存储装置1120读取的数据中所包括的错误，并且存储器接口1115可以执行与存储装置1120的连接。此外，存储控制器1110还可以包括用于存储代码数据的只读存储器(rom)，该代码数据用于与主机进行连接。
上述存储系统1100可以是组合了存储装置1120和控制器1100的固态盘(ssd)的存储卡。例如，当存储系统1100为ssd时，存储控制器1110可以通过诸如通用串行总线(usb)、多媒体卡(mmc)、外围组件互连-快速(pci-e)、串行高级技术附件(sata)、并行高级技术附件(pata)、小型计算机小接口(scsi)、增强型小硬盘接口(esdi)、集成驱动电子(ide)等的各种接口协议中的一种来与外部源(例如，主机)进行通信。
图29是例示根据本发明的实施方式的包括参照图28所示的存储系统的计算系统1200的框图。
参照图29，根据本发明的实施方式的计算系统1200可以包括电连接至系统总线1260的cpu1220、随机存取存储器(ram)1230、用户接口1240、调制解调器1250、存储系统1210等。此外，当计算系统1200为移动装置时，还可以包括用于向计算系统1200提供工作电压的电池，并且还可以包括应用芯片组、相机图像处理器(cis)、移动dram等。
存储系统1210可以包括存储装置1212和存储控制器1211。存储装置1212和存储控制器1211可以与参照图28所述的存储装置1120和存储控制器1110对应。
对本领域技术人员而言，将显而易见的是，在不脱离本发明的精神或范围的情况下，可以对本发明的上述示例性实施方式进行各种修改。因此，本发明旨在涵盖所有的这种修改，只要它们落入所附权利要求及其等同物的范围内即可。
相关申请的交叉引用
本申请要求于2016年11月8日提交的韩国专利申请第10-2016-0148176号的优先权，将其全部内容通过引用结合于此。