制造半导体装置的方法与流程

相关申请的交叉引用

2016年9月26日提交的日本专利申请第2016-186996号的全部内容(包括说明书、附图和摘要)通过引用并入本文。

本发明涉及一种制造半导体装置的方法，尤其可适用于例如具有misfet的半导体装置的制造方法。

背景技术：

在半导体衬底之上，经由栅极绝缘膜形成栅电极。通过离子注入或类似技术，形成源极/漏极区域。因此，可以形成misfet(金属-绝缘体-半导体场效应晶体管：mis场效应晶体管或mis晶体管)。

可选地，在半导体衬底之上，经由栅极绝缘膜形成伪栅电极。通过离子注入或类似技术形成源极/漏极区域。随后，用金属栅电极代替所述伪栅电极。结果，也可以形成misfet。

日本未经审查的专利申请公开第2014-127527号(专利文献1)，日本未经审查的专利申请公开第2013-26466号(专利文献2)和日本未经审查的专利申请公开第2012-99517号(专利文献3)，分别公开了通过后栅工艺制作具有金属栅电极的misfet的技术。日本未经审查的专利申请公开第2008-41939号(专利文献4)公开了关于硅各向异性蚀刻方法的技术。

【专利文献】

【专利文献1】：日本未经审查的专利申请公开第2014-127527号。

【专利文献2】：日本未经审查的专利申请公开第2013-26466号。

【专利文献3】：日本未经审查的专利申请公开第2012-99517号。

【专利文献4】：日本未经审查的专利申请公开第2008-41939号。

技术实现要素：

对于具有misfet的半导体装置，需要尽可能改善其可靠性。

通过本说明书和附图的描述，其他目的和新特征将会变得明显。

根据一种实施方式，根据半导体装置的制造方法，在形成伪栅电极之后，形成用于misfet的源极或漏极的半导体区域。之后，用misfet的栅电极来代替该伪栅电极。当移除所述伪栅电极时，执行通过apm对所述伪栅电极的表面进行湿法蚀刻的步骤，以及，之后，执行通过使用氨水的湿法蚀刻将所述伪栅电极移除的步骤。

进一步地，根据另一种实施方式，根据半导体装置的制造方法，在形成所述伪栅电极之后，形成用于misfet的源极或漏极的半导体区域。之后，用misfet的栅电极代替该伪栅电极。当移除所述伪栅电极时，执行通过酸性的第一化学品湿法蚀刻所述伪栅电极的表面的步骤，并且，之后，执行通过使用氨水的湿法蚀刻将所述伪栅电极移除的步骤。

根据一种实施方式，可以改善所述半导体装置的可靠性。

附图说明

图1是示出一种实施方式的半导体装置的制造步骤的工序流程图；

图2是示出图1之后的所述半导体装置的制造步骤的工序流程图；

图3是示出图2之后的所述半导体装置的制造步骤的工序流程图；

图4是在制造步骤中一种实施方式的所述半导体装置的主要部分的截面图；

图5是在图4之后的制造步骤中的所述半导体装置的主要部分的截面图；

图6是在图5之后的制造步骤中的所述半导体装置的主要部分的截面图；

图7是在图6之后的制造步骤中的所述半导体装置的主要部分的截面图；

图8是在图7之后的制造步骤中的所述半导体装置的主要部分的截面图；

图9是在图8之后的制造步骤中的所述半导体装置的主要部分的截面图；

图10是在图9之后的制造步骤中的所述半导体装置的主要部分的截面图；

图11是在图10之后的制造步骤中的所述半导体装置的主要部分的截面图；

图12是在图11之后的制造步骤中的所述半导体装置的主要部分的截面图；

图13是在与图12相同的制造步骤中省略盖绝缘膜时的所述半导体装置的主要部分的截面图；

图14是在图12之后的制造步骤中的所述半导体装置的主要部分的截面图；

图15是在图14之后的制造步骤中的所述半导体装置的主要部分的截面图；

图16是在图15之后的制造步骤中的所述半导体装置的主要部分的截面图；

图17是在图16之后的制造步骤中的所述半导体装置的主要部分的截面图；

图18是在图17之后的制造步骤中的所述半导体装置的主要部分的截面图；

图19是在图18之后的制造步骤中的所述半导体装置的主要部分的截面图；

图20是在图19之后的制造步骤中的所述半导体装置的主要部分的截面图；

图21是在图20之后的制造步骤中的所述半导体装置的主要部分的截面图；

图22是在图21之后的制造步骤中的所述半导体装置的主要部分的截面图；

图23是在图22之后的制造步骤中的所述半导体装置的主要部分的截面图；

图24是在图23之后的制造步骤中的所述半导体装置的主要部分的截面图；

图25是在图24之后的制造步骤中的所述半导体装置的主要部分的截面图；

图26是在图25之后的制造步骤中的所述半导体装置的主要部分的截面图；

图27是显示步骤s14的蚀刻步骤的详细流程图；

图28是示意性地显示步骤s14中所用的处理设备的说明图；

图29是显示在另一个实施方式中步骤s14的蚀刻步骤的详细流程图；

图30是示意性地显示在另一个实施方式中步骤s14中所用的处理设备的说明图；

图31是显示在其他实施方式中步骤s14的蚀刻步骤的详细流程图；以及

图32是示意性地显示在其他实施方式中步骤s14中所用的处理设备的说明图。

具体实施方式

在下面实施方式的描述中，为了方便起见，必要时将实施方式分为多个部分或示例进行描述。然而，除非另有明确说明，这些多个部分或多个实施方式不是不相关的，而是具有如下关系：其中一者可以是另一者的一部分或整体的变形例、具体描述、补充描述。此外，在下面的实施方式中，当涉及元件的数字等(包括件数、数值、数量、范围)时，除另有说明的情况、本发明原理上明确限于特定的值的情况、或其他情况之外，元件的数量等不限于特定的值，而是可以大于或小于该特定的值。另外，在接下来的实施方式中，无需多言，组成元件(包括组成步骤等)不一定是必需的，除另有说明的情况、认为原理上无疑是必需的情况、或其他情况之外。类似地，在接下来的实施方式中，当提及组成元件的形状和位置关系等时，可以理解它们包括与其实质相近或类似的形状等，除另有说明的情况、认为原理上形状等显然不相似的情况、或其他情况之外。这也适用于前述的数字(包括件数、数值、数量、范围)。

在下文中，将参照附图详细描述各个实施方式。顺便提一句，在用于描述各个实施方式的所有附图中，具有相同功能的部件给与相同的参考符号和数字，并且不省略重复说明。另外，在接下来的实施方式中，除非另有必要，否则将不重复描述相同或相似部分。

此外，在实施方式中使用的附图中，为了使附图容易理解，即使在截面图中也可以省略阴影线。反之，为了使附图容易理解，即使在平面图中也可以添加阴影线。

【第一实施方式】

<关于半导体装置的制造步骤>

将参照附图来说明本实施方式的半导体装置的制造方法。本实施方式的半导体装置的制造方法是用于制造具有misfet的半导体装置的方法。

图1至图3是示出本实施方式的半导体装置的制造步骤的各个流程图。图4至图26分别是在制造步骤中本实施方式的半导体装置的主要部分的截面图。图4至图26的各个截面图分别示出了misfet形成区1a和misfet形成区1b的主要部分的截面图，以及示出了在misfet形成区1a和misfet形成区1b形成多个misfet的方式。

首先，如图4所示，准备(提供)半导体衬底(半导体晶片)sb(图1的步骤s1)，例如，由电阻率为约1～10ωcm的p型单晶硅形成所述半导体衬底sb。该半导体衬底sb具有misfet形成区1a和misfet形成区1b。

在本文中，misfet形成区1a是半导体衬底sb的(主表面)的区域，在该区域将通过后栅极工艺(gate-lastprocess)形成misfet。然而，misfet形成区1b是半导体衬底sb的(主表面)的区域，在该区域将通过先栅极工艺(gate-firstprocess)形成misfet。在同一个半导体衬底sb上存在misfet形成区1a和misfet形成区1b。换言之，misfet形成区1a和misfet形成区1b对应同一个半导体衬底sb的主表面的互不相同的平面区域。顺便提一句，为了便于理解，在图4至图26的各个截面图中，misfet形成区1a和misfet形成区1b显示为彼此相邻。然而，如果需要，可改变misfet形成区1a和misfet形成区1b之间的实际位置关系。

然后，在半导体衬底sb的主表面，形成用于界定(分割)有源区的元件隔离区(元件间隔离绝缘区)st(图1的步骤s2)。

所述元件隔离区st由绝缘体形成，如氧化硅，并可通过例如sti(shallowtrenchisolation，浅沟槽隔离)方法或locos(localoxidizationofsilicon，硅的局部氧化)法形成。例如，用于元件隔离的沟槽形成在半导体衬底sb的主表面中。然后，在该元件隔离沟槽中嵌入由例如硅氧化物形成的绝缘体。由此，可以形成所述元件隔离区st。

元件隔离区st界定了半导体衬底sb的有源区。在misfet形成区1a中由元件隔离区st界定的有源区中，以后述的方式形成misfet。而在misfet形成区1b中由元件隔离区st界定的有源区中，以后述的方式形成misfet。

然后，如图5所示，在半导体衬底上sb中，形成p型阱(p型半导体区域)pw1和pw2(图1的步骤s3)。可以通过在半导体衬底sb中离子注入p型杂质(如硼(b))，形成p型阱pw1和pw2。

在misfet形成区1a的半导体衬底上sb中，形成p型阱pw1。在misfet形成区1b的半导体衬底上sb中，形成p型阱pw2。p型阱pw1和pw2形成为从半导体衬底sb的主表面穿过规定深度。p型阱pw1和p型阱pw2是相同的导电类型，因此，可以通过相同的离子注入步骤形成，或可通过不同的离子注入步骤形成。

然后，通过稀释的氢氟酸清洗或类似方式清洁半导体衬底sb的表面(p型阱pw1和pw2)。然后，在半导体衬底sb的主表面(p型阱pw1和pw2的表面)，形成用于栅极绝缘膜的绝缘膜gf(图1的步骤s4)。

绝缘膜gf形成在misfet形成区1a中的半导体衬底sb的表面之上(即，p型阱pw1的上表面)和misfet形成区1b中的半导体衬底sb的表面之上(即，p型阱pw2的上表面)。作为绝缘膜gf，例如，可以使用氧化硅膜，也可使用氮氧化硅膜。

当绝缘膜gf是氧化硅膜时，可以通过例如热氧化法形成绝缘膜gf。可选地，当绝缘膜gf是氮氧化硅膜时，可以用如下方式形成绝缘膜gf：例如，通过利用n2o，o2，h2高温短时氧化法或热氧化的方法形成氧化硅膜；然后，在等离子体中进行氮化处理(等离子氮化)。绝缘膜gf形成的薄膜厚度的可以设置为例如约2nm至3nm。附带地，在图5中，为了方便，绝缘膜gf显示为也形成在元件隔离区st之上。然而，实际上，当通过热氧化的方法形成绝缘膜gf时，元件隔离区st上是不会形成绝缘膜gf的。

另一方面，在步骤s4中，misfet形成区1a中的绝缘膜gf与misfet形成区1b的绝缘膜gf可以通过相互不同的步骤形成。在这种情况下，misfet形成区1a中的绝缘膜gf的厚度与misfet形成区1b中的绝缘膜gf的厚度也可设置为互不相同。

然后，形成栅电极dg和栅电极ge(图1的步骤s5)。例如，可以以下述方式(图6和图7)执行步骤s5的形成栅电极dg和栅电极ge的步骤。

即，首先，如图6所示，在半导体衬底sb的主表面之上(整个主表面)，即，在misfet形成区1a和misfet形成区1b中的绝缘膜gf之上，形成(沉积)硅膜ps。

硅膜ps是用于形成后述的栅电极dg和栅电极ge的导电膜。硅膜ps形成下文所述的栅电极dg和栅电极ge。硅膜ps是由多晶硅薄膜(多晶硅膜)形成的，并且可以使用cvd(化学气相沉积)方法或类似方法形成。以下也是可能的：在沉积过程中，硅膜ps形成为非晶硅薄膜，然后，通过随后的热处理，将由所述非晶硅薄膜形成的硅膜ps转变成由多晶硅薄膜形成的硅膜ps。misfet形成区1b中的硅膜ps优选是掺杂n型杂质(如磷(p)或砷(as))的n型硅膜。将杂质掺入硅薄膜ps中的方法包括在沉积过程中掺杂的方法，以及在沉积后通过离子注入的方式掺杂的方法。此外，在下文所述的步骤s14中去除后述的栅电极dg。因此，misfet形成区1a中的硅膜ps可以掺杂或者可不掺杂。

然后，在硅膜ps上形成绝缘膜cpz。绝缘膜cpz是由氮化硅膜或类似物形成的，并可以利用cvd法或类似的方法形成。图6示出了这个阶段。

然后，使用光刻法和干法蚀刻法，对绝缘膜cpz图案化。然后，使用图案化的绝缘膜cpz作为蚀刻掩模(硬掩模)，对硅膜ps进行干法蚀刻和图案化。结果，如图7所示，形成由图案化的硅膜ps形成的栅电极dg和栅电极ge。栅电极dg经由misfet形成区1a中的绝缘膜gf形成在半导体衬底sb(p型阱pw1)的上方。而栅电极ge经由misfet形成区1b中的绝缘膜gf形成在半导体衬底sb(p型阱pw2)的上方。在栅电极dg之上，形成由图案化的绝缘膜cpz形成的盖绝缘膜cp1。在栅电极ge之上，形成由图案化的绝缘膜cpz形成的盖绝缘膜cp2。盖绝缘膜cp1具有与栅电极dg几乎相同的平面形状。盖绝缘膜cp2具有与栅电极ge几乎相同的平面形状。

以这种方式，执行步骤s5的栅电极dg和栅电极ge形成步骤。

此外，绝缘膜gf的未被栅电极dg和栅电极ge覆盖的部分，可以通过所述用于图案化硅膜ps的干法蚀刻、或随后的湿法蚀刻等除去。

形成在misfet形成区1a中的栅电极dg和盖绝缘膜cp1的分层结构在下文中被称之为层叠体lt1。而形成在misfet形成区1b中的栅电极ge和盖绝缘膜cp2的分层结构在下文中被称之为层叠体lt2。层叠体lt1通过misfet形成区1a中的绝缘膜gf形成在半导体衬底sb(p型阱pw1)之上。层叠体lt2通过misfet形成区1b中的绝缘膜gf形成在半导体衬底sb(p型阱pw2)之上。此外，栅电极dg是伪栅电极(假栅电极)，并随后被移除。

之后，如图8所示，采用离子注入法形成n^-型半导体区域(n型杂质扩散层、扩展区域或ldd区)ex1和ex2(图1的步骤s6)。

在步骤s6中，通过离子注入法，利用层叠体lt1和层叠体lt2作为掩模(离子注入抑制掩膜)，将n型杂质(如砷(as)或磷(p))掺入半导体衬底sb(p型阱pw1和pw2)。由此，可形成n^-型半导体区域ex1和ex2。在这一步骤中，在misfet形成区1a中，层叠体lt1作为掩模(离子注入抑制掩膜)。结果，n^-型半导体区域ex1形成在半导体衬底sb(p型阱pw1)中层叠体lt1的相对的两侧区域中。而在misfet形成区1b中，层叠体lt2作为掩模(离子注入抑制掩膜)。结果，n^-型半导体区域ex2形成在半导体衬底sb(p型阱pw2)中层叠体lt2的相对的两侧区域中。

n^-型半导体区ex1可作为形成在misfet形成区1a中的misfet的源/漏极区域(源极区域或漏极区域)的一部分。而n^-型半导体区ex2可作为形成在misfet形成区1b中的misfet的源/漏极区域(源极区域或漏极区域)的一部分。n^-型半导体区ex1和n^-型半导体区ex2可以通过同一离子注入步骤形成，也可以通过不同的离子注入步骤形成。

之后，如图9所示，形成侧壁间隔件sw作为层叠体lt1和层叠体lt2各自相对的侧面上的侧壁绝缘膜(图1的步骤s7)。侧壁间隔件sw形成步骤可按以下方式执行。

即，首先，在半导体衬底sb的整个主表面之上，采用cvd法或类似的方法沉积用于形成侧壁间隔件sw的绝缘膜以便覆盖层叠体lt1和层叠体lt2。侧壁间隔件sw形成绝缘膜是由例如氧化硅膜或氮化硅膜或其层叠膜形成。然后，对侧壁间隔件sw形成绝缘膜进行各向异性蚀刻(回蚀)。结果，如图9所示，在层叠体lt1的相对的侧面上和在层叠体lt2的相对的侧面上留下了所述绝缘膜(侧壁间隔件sw形成绝缘膜)，从而形成侧壁间隔件sw。

之后，如图10所示，采用离子注入法形成n⁺型半导体区域(n型杂质扩散层或源极/漏极区域)sd1和sd2(图1的步骤s8)。

在步骤s8中，利用层叠体lt1和层叠体lt2以及它们各自侧壁上的侧壁间隔件sw作为掩模(离子注入抑制掩膜)，将n型杂质(如砷(as)或磷(p))离子注入到半导体衬底sb(p型阱pw1和pw2)中。由此，可形成n⁺型半导体区域sd1和sd2。在本步骤中，在misfet形成区1a中，层叠体lt1及其相对的侧面上的侧壁间隔件sw作为掩模(离子注入抑制掩膜)。结果，n⁺型半导体区域sd1形成在半导体衬底sb(p型阱pw1)中由层叠体lt1及其相对的侧面上的侧壁间隔件sw形成的结构的相对的两侧区域中。而在misfet形成区1b中，层叠体lt2及其相对的侧面上的侧壁间隔件sw作为掩模(离子注入抑制掩膜)。结果，n⁺型半导体区域sd2形成在半导体衬底sb(p型阱pw2)中的由层叠体lt2及其相对的侧面上的侧壁间隔件sw形成的结构的相对的两侧区域中。这导致形成ldd(lightlydopeddrain，轻掺杂漏极)结构。n⁺型半导体区域sd1和n⁺型半导体区域sd2可以通过相同的离子注入步骤形成，也可以通过不同的离子注入步骤形成。

以这种方式，在misfet形成区1a的半导体衬底sb(p型阱pw1)中，n^-型半导体区ex1和具有比ex1更高的杂质浓度的n⁺型半导体区sd1形成用作misfet的源极/漏极区域(用于源极或漏极的半导体区域)的n型半导体区域。而在misfet形成区1b的半导体衬底sb(p型阱pw2)中，n^-型半导体区ex2和具有比ex2更高的杂质浓度的n⁺型半导体区sd2形成用作misfet的源极/漏极区域(用于源极或漏极的半导体区域)的n型半导体区域。n⁺型半导体区sd1的杂质浓度比n^-型半导体区ex1的高，并且其结深度比n^-型半导体区ex1的深。n⁺型半导体区sd2的杂质浓度比n^-型半导体区ex2的高，且其结深度比n^-型半导体区ex2的深。

之后，执行活化退火(图1的步骤s9)，其是一种用于激活到目前为止掺杂的杂质(掺杂到n^-型半导体区域ex1、ex2以及n⁺型半导体区sd1、sd2等中的杂质)热处理。

以这种方式，在misfet形成区1b中，形成了misfet的栅电极ge和源极/漏极区域，在misfet形成区1a中，形成了misfet的源极/漏极区域。而在misfet形成区1a中，最终使用的栅电极(下文所述的栅电极mg)还没有形成。

之后，形成金属硅化物层sl(图1的步骤s10)。

所述金属硅化物层sl可以通过所谓自对准硅化物(salicide:selfalignedsilicide)工艺形成。具体而言，该金属硅化物层sl可以按照下列方式形成。

即，首先，如图11所示，在半导体衬底sb的主表面的全部之上，包括在n⁺型半导体区sd1和sd2的上表面(正面)之上，用于形成金属硅化物层sl的金属膜mm形成(堆积)为覆盖在层叠体lt1、层叠体lt2和侧壁间隔sw上。对于金属膜mm，可以使用单质金属膜(纯金属膜)或合金膜。例如，该金属膜mm由钴(co)膜、镍(ni)膜或镍铂合金膜形成，并且可以使用溅射法或类似方法形成。然后，对半导体衬底sb进行热处理(用于形成金属硅化物层sl的热处理)。结果，使n⁺型半导体区sd1和sd2各自的上层部分与金属膜mm反应。由此，如图12所示，在n⁺型半导体区sd1和sd2各自的顶部(上层部分)形成了金属硅化物层sl。随后，通过湿法蚀刻或类似的方法除去金属膜mm的未反应部分。图12示出了这一阶段的截面图。可选地，在除去金属膜mm的未反应部分之后，还可以再进行热处理。当金属膜mm是钴膜时，该金属硅化物层sl由硅化钴层形成。当金属膜mm是镍膜时，该金属硅化物层sl由硅化镍层形成。当金属膜mm是镍铂合金膜时，金属硅化物层sl由掺入铂的硅化镍层形成。

因此，通过所谓的自对准硅化物工艺，在n⁺型半导体区sd1和sd2各自的顶部形成了所述金属硅化物层sl。由此，可以减少源极电阻或漏极电阻。

此外，在本实施方式中，在栅电极dg上形成有盖绝缘膜cp1，在栅电极ge上形成有盖绝缘膜cp2。由此，在栅电极dg和栅电极ge上未形成所述金属硅化物层sl。

另一方面，可以省略形成盖绝缘膜cp1和盖绝缘膜cp2。在这种情况下，在形成硅膜ps后，不进行形成绝缘膜cpz的步骤而图案化硅膜ps。由此，形成栅电极dg和栅电极ge。当省略形成盖绝缘膜cp1和盖绝缘膜cp2时，在有关图8到图12的步骤(步骤s6至s10)的说明中，“层叠体lt1”可以理解为“栅电极dg”、“层叠体lt2”可以理解为“栅电极ge”。当省略形成盖绝缘膜cp1和盖绝缘膜cp2时，在执行步骤s10(金属硅化物层sl的形成步骤)时，未在图12中示出，而是如图13所示，金属硅化物层sl不仅形成在n⁺型半导体区sd1和n⁺型半导体区sd2各自的顶部，也形成在栅电极dg和栅电极ge的顶部。在此，图13是示出了当不形成盖绝缘膜cp1和盖绝缘膜cp2时执行步骤s10那个阶段的主要部分的截面图，对应于如图12所示的相同的步骤阶段。然而，即使在图13所示的步骤s10中在栅电极dg和栅电极ge各自的顶部已经形成金属硅化物层sl，也会通过后述的步骤s12的抛光步骤去除所述栅电极dg和栅电极ge顶部的金属硅化物层sl。

之后，如图14所示，在半导体衬底sb上的整个主表面上，绝缘膜(层间绝缘膜)il1形成(堆积)作为层间绝缘膜，以覆盖层叠体lt1和层叠体lt2(栅电极dg和栅电极ge)和侧壁间件隔sw(图2的步骤s11)。

绝缘膜il1由氧化硅膜的单层膜形成、或由氮化硅膜和形成在该氮化硅膜上形成的氧化硅膜(其比所述氮化硅膜厚)的层叠膜形成，并可以使用例如cvd法形成。

然后，采用cmp(化学机械抛光)或者类似的方法，对绝缘膜il1的上表面进行抛光(图2的步骤s12)。

如图15所示，通过步骤s12的抛光步骤，暴露栅电极dg和栅电极ge各自的上表面。即，执行步骤s12的抛光步骤直到暴露出栅电极dg和栅电极ge的顶面。通常期望增加过度抛光，即，即使在栅电极部分暴露之后继续抛光一定时间，使得栅电极在晶片表面(半导体衬底sb)完全露出。在不过分磨去栅电极的范围内，可在适当时间应用过度抛光。

当栅电极dg和栅电极ge上已形成盖绝缘膜cp1和盖绝缘膜cp2时，步骤s12的抛光步骤不仅抛光和移除绝缘膜il1，还要抛光和移除盖绝缘膜cp1和盖绝缘膜cp2。由此，暴露栅电极dg和栅电极ge各自的顶面。

然而，如在图13中，当栅电极dg和栅电极ge上未形成盖绝缘膜cp1和盖绝缘膜cp2时，步骤s10中，栅电极dg和栅电极ge各自的顶部形成有金属硅化物层sl。在这种情况下，步骤s12的抛光步骤不仅抛光和移除绝缘膜il1，还对栅电极dg和栅电极ge各自顶部的金属硅化物层sl进行抛光和移除。由此，暴露栅电极dg和栅电极ge各自的顶面。因此，在执行步骤s10获得图12的结构和执行步骤s10获得图13的结构这两种情况下，执行步骤s12的抛光步骤使得栅电极dg和栅电极ge各自顶面(硅表面)暴露。由此获得图15的结构。

在任何情况下，执行步骤s12的抛光步骤使得栅电极dg和栅电极ge各自顶面露出。

此外，为了防止在后述的步骤s17的抛光步骤中产生金属膜me的抛光残渣，期望执行步骤s12的抛光步骤以充分保证抛光后的绝缘膜il1的上表面的平坦度以及抑制绝缘膜il1的凹陷。

然后，在绝缘膜il1上形成这种覆盖栅电极ge但不覆盖并暴露栅电极dg的保护膜(掩膜层)hm(图2的步骤s13)。例如，以下述方式(图16和图17)，执行步骤s13的保护膜hm形成步骤。

即，如图16所示，首先，在半导体衬底sb之上，即在绝缘膜il1上，用于形成保护膜hm的材料膜hma以覆盖栅电极dg和栅电极ge的方式形成。之后，在材料膜hma上，采用光刻技术形成光刻胶图案pr1。在平面图中，光刻胶图案pr1具有内部包括栅电极dg的开口op。在平面图中，该开口op与栅电极ge不相重叠。然后，使用该光刻胶图案pr1作为蚀刻掩模，将材料膜hma的从光刻胶图案pr1的开口op暴露的部分蚀刻并去除。由此，材料膜hma被图案化，得到保护膜hm。之后，去除光刻胶图案pr1。图17示出了这个阶段。如图15所示，步骤s12的抛光步骤暴露栅电极dg和栅电极ge。然而，保护膜hm的形成产生以下状态：如图17所示，栅电极dg的顶面未被保护膜hm覆盖而是露出的，栅电极ge被保护膜hm覆盖而未露出。因此，保护膜hm可视为覆盖栅电极ge和暴露栅电极dg的掩膜层。

另外，为了在下述的步骤s14中去除栅电极dg而保留栅电极ge，在步骤s13中形成这种覆盖栅电极ge而暴露栅电极dg的保护膜hm。即，保护膜hm作为下述步骤s14中的掩模层(硬掩模)。作为保护膜hm(材料膜hma)的材料，可以提及金属材料(金属导电性导电性的金属化合物材料)或绝缘材料。保护膜hm的材料优选在下述步骤s14中去除栅电极dg时难以蚀刻的材料，并且，优选在下述步骤s17的抛光步骤中易于研磨的材料。当注重在下述的步骤s17的抛光步骤中易于抛光，氮化钛(tin)膜更适宜用作保护膜hm。当氮化钛(tin)膜用作保护膜hm时，使用氮化钛(tin)作为材料膜hma。可以使用例如pvd(physicalvapordeposition，物理气相沉积)方法形成氮化钛(tin)膜。

在此，将说明氮化钛薄膜作为材料膜hma的情况。在这种情况下，氮化钛膜的厚度(形成的薄膜厚度)可设置为例如约15nm，以便使用光刻胶图案pr1作为蚀刻掩模对该氮化钛膜(材料膜hma)进行蚀刻。另外，当使用光刻胶图案pr1作为蚀刻掩模对氮化钛薄膜(材料膜hma)进行蚀刻时，优选采用将hpm(hydrochloricacid-hydrogenperoxidemixture，盐酸-过氧化氢的混合物)作为蚀刻剂的湿法蚀刻。该步骤中，蚀刻剂的浓度比(体积混合比)可以设置为，例如，hcl:h2o2:h2o＝约1∶4∶200。蚀刻液的温度可以设定为例如，约70℃。氮化钛膜(材料膜hma)的蚀刻速率可设置为例如约0.02纳米/秒。包括过蚀刻时间的蚀刻时间可以设定为例如大约1000～1500秒。进一步地，使用光刻胶图案pr1作为蚀刻掩模，蚀刻氮化钛膜(材料膜hma)，从而形成保护膜hm。然后，去除光刻胶图案pr1。光刻胶去除过程包括两种方法：干法灰化处理和使用高温spm(sulfuricacid-hydrogenperoxidemixture，硫酸-过氧化氢混合物)的湿法处理。然而，使用spm可能会除去氮化钛膜(保护膜hm)。因此，优选通过氧等离子体的灰化处理去除光刻胶图案pr1，从而防止氮化钛(保护膜hm)膜被移除。顺便提一下，hpm是盐酸、过氧化氢和水的混合溶液。spm是硫酸、过氧化氢和水的混合溶液。

之后，如图18所示，通过蚀刻去除栅电极dg(图2的步骤s14)

通过湿法蚀刻的方式，执行步骤s14的栅电极dg的蚀刻步骤。另外，对于步骤s14的栅电极dg的蚀刻步骤，优选在绝缘膜il1、侧壁间隔件sw和绝缘膜gf相对于栅电极dg难以被蚀刻的条件下执行所述蚀刻。换言之，优选在高时刻选择比(etchingselectivity)条件下蚀刻所述栅电极dg，在该高时刻选择比条件下，绝缘膜il1、侧壁间隔件sw和绝缘膜gf的蚀刻速率小于所述栅电极dg的蚀刻速率。因此，在步骤s14的栅电极dg的蚀刻步骤中，可选择性地蚀刻栅电极dg。所述栅电极dg由硅(多晶硅)形成。由此，更容易确保在步骤s14中栅电极dg的高蚀刻选择比。

另外，在步骤s14中，栅电极dg尚未覆盖保护膜hm，已露出，因此被蚀刻和去除。然而，栅电极ge已经覆盖了保护膜hm，并没有露出，因此未被蚀刻并保持不变。

在步骤s14中，栅电极dg已被移除，从而形成沟槽(凹部或坑部)tr。沟槽tr是去除了栅电极dg的区域，对应于设置有栅电极dg直到该栅电极dg在步骤s14中被移除的区域。沟槽tr的底面由绝缘膜gf的上表面形成。沟槽tr的侧壁(侧表面)由侧壁间隔件sw的侧表面(直到栅电极dg被去除之前，该侧表面一直与该栅电极dg接触)形成。优选地，在沟槽tr的底部，不露出半导体衬底sb，并且绝缘膜gf保持层状(layerform)。

在步骤s14中，当沟槽tr底部的绝缘膜gf完全去除，由与栅电极dg相同材料(本例为硅)形成的半导体衬底sb暴露于沟槽tr底部。因此，可能在沟槽tr底部引起半导体衬底sb的意外过度蚀刻。为此，优选地，在沟槽tr底部的半导体衬底sb暴露之前完成步骤s14的蚀刻步骤，并且绝缘膜gf以层状留在沟槽tr的底部。为此，对步骤s14的蚀刻步骤而言，需要将蚀刻条件设置为使栅电极dg被可靠地删除并且栅电极dg的基底的绝缘膜gf以分层的形式留下而不被完全移除。

顺便提一下，尽管下文中详细说明，但在步骤s14中不执行使用单一蚀刻剂的湿法蚀刻。即，在本实施方式的情况下，在步骤s14中，首先，执行通过apm湿法蚀刻栅电极dg的表面的步骤(在下文所述的步骤s14a)。然后，执行通过采用氨水的湿法蚀刻去除栅电极dg的步骤(在下文所述的步骤s14b)。然而，在下文所述的第二实施方式情况下，在步骤s14中，首先，执行通过酸型化学品湿法蚀刻栅电极dg的表面的步骤(在下文所述的步骤s14c)。然后，执行通过采用氨水的湿法蚀刻去除栅电极dg的步骤(在下文所述的步骤s14d)。这些内容将在下文中进行更详细的描述。

之后，如图19所示，在半导体衬底sb之上，即，在绝缘膜il1和保护膜hm之上(包括沟槽tr的内表面(底面和侧壁)之上)，形成绝缘膜hk(图2的步骤s15)。然后，如图20所示，在半导体衬底sb之上，即在绝缘膜hk上，以填充沟槽tr内部的方式形成金属膜(导电膜)me，作为形成金属栅电极的导电膜(图2的步骤s16)。

在步骤s15中，在沟槽tr中，在沟槽tr的底面和侧壁(侧面)之上形成绝缘膜hk。然而，绝缘膜hk没有填满沟槽tr。步骤s16中金属膜me的形成产生如下状态：绝缘膜hk和金属膜me填满沟槽tr。

绝缘膜hk是形成在misfet形成区1a中的misfet的栅极绝缘膜的绝缘膜。金属膜me是用于形成在misfet形成区1a中的misfet的栅电极的导电膜。

绝缘膜hk是一种介电常数(相对介电常数)高于氮化硅的绝缘材料膜，所谓的高k膜(高介电常数膜)。顺便提一下，在本申请中，术语“高k膜”、“高介电常数膜”、“高介电常数绝缘膜”或“高介电常数栅极绝缘膜”指的是介电常数(相对介电常数)高于氮化硅的膜。

作为绝缘膜hk，可以使用诸如氧化铪膜、氧化锆膜、氧化铝膜、氧化钽膜或氧化镧膜之类的金属氧化物膜。此外，金属氧化物膜还可以包含氮(n)和硅(si)的一种或两种。可以通过例如ald(atomiclayerdeposition，原子层沉积)方法或cvd方法形成绝缘膜hk。在使用高介电常数膜(在此为绝缘膜hk)作为栅极绝缘膜的情况下，相比于使用硅氧化物膜作为栅极绝缘膜的情况，栅极绝缘膜的物理膜厚度增大。这可带来如下优势：使得晶体管的驱动能力提高，减少栅电极与衬底之间的漏电流。

作为金属膜me，可以使用的金属膜有：例如，氮化钛(tin)膜、氮化钽(tan)膜、氮化钨(wn)膜、碳化钛(tic)膜、碳化钽(tac)膜、碳化钨(wc)、碳氮化钽(tacn)膜、钛(ti)膜、钽(ta)膜、钛铝(tial)膜或铝(al)膜。顺带一句，在此提及的金属膜是指表现出金属导电性的导电膜，认为其不仅包括单质金属膜(纯金属膜)或合金膜，还包括显示金属导电性的金属复合膜(如金属氮化物膜或金属碳化物膜)。因此，金属膜me是显示金属导电性的导电膜，不限于单质金属膜(纯金属膜)或合金膜，并且可以是显示金属导电性的金属复合膜(例如金属氮化物膜或金属碳化物膜)。作为选择，金属膜me可以是层压膜(多个层叠膜的层压膜)。然而，在这种情况下，层压膜的底部被设置为金属膜(显示金属导电性的导电膜)。可选择地，也可将层压膜设置为多个金属膜(显示金属导电性的导电膜)的层压膜。可以使用例如溅射方法形成金属膜me。

作为金属膜me的一个更优选实施例，可以将金属膜me设置为氮化钛(tin)膜和位于该氮化钛膜之上的铝(al)膜的层叠膜。在这种情况下，首先，在绝缘膜hk上，例如，形成大约2～3纳米的氮化钛膜。然后，在该氮化钛膜上，形成铝膜以填充沟槽tr的内部。在该步骤，优选地，铝膜设置成比氮化钛膜更厚。由于铝膜具有低电阻率，因此，可以降低随后形成的栅电极mg的电阻。此外，稍后形成的栅电极mg的与栅极绝缘膜接触的部分(在此为氮化钛膜)的材料的功函数可以控制包括栅电极mg的晶体管的阈值电压。

之后，如图21所示，通过例如cmp方法的抛光处理除去沟槽tr之外的金属膜hk和绝缘膜me的不需要的部分。结果，绝缘膜hk和金属膜me嵌入在沟槽tr中(图2的步骤s17)。

即，在步骤s17中，去除金属膜me和绝缘膜hk位于沟槽tr外的部分，使得绝缘膜hk和金属膜me留在沟槽tr中。这产生留下的绝缘膜hk和金属膜me嵌入沟槽tr中的状态。即，金属膜me经由绝缘膜hk嵌入沟槽tr中。

以这种方式，在从移除了栅电极dg的区域的沟槽tr中，通过绝缘膜hk形成了金属栅电极构成的栅电极mg。嵌在沟槽tr中的金属膜me成为misfet形成区1a中的misfet的栅电极mg。嵌在沟槽tr中的绝缘膜hk作为misfet的栅极绝缘膜。换言之，金属膜me经由绝缘膜hk嵌入沟槽tr中，从而形成栅电极mg。

此外，在本实施方式中，栅电极dg被移除，并且被栅电极mg替换。栅电极mg用作misfet形成区1a中的misfet的栅电极。由此，栅电极dg为伪栅电极(假栅电极)，并可以视为替代栅电极或替换栅电极。栅电极mg可以作为形成misfet的栅电极。

此外，在本实施方式中，使用金属膜形成栅极电极mg。由此，可以将栅电极mg设置为金属栅电极。通过将栅电极mg设置为金属栅电极，可以获得抑制栅极电极mg的消耗现象(depletionphenomenon)和消除寄生电容的优点。此外，还可以获得使晶体管元件的尺寸减小(栅极绝缘膜的厚度减小)的优点。

在misfet形成区1a中，绝缘膜hk形成在沟槽tr的底表面和侧壁。栅电极mg与其底面和侧壁(侧面)的绝缘膜hk相邻。绝缘膜gf和绝缘膜hk介于栅电极mg和半导体衬底上sb(p型阱pw1)之间。绝缘膜hk介于栅电极mg和侧壁间隔件sw之间。位于栅电极mg正下方的绝缘膜gf和绝缘膜hk用作misfet的栅极绝缘膜。绝缘膜hk为高介电常数膜，因此用作高介电常数栅极绝缘膜。

另外，在步骤s17的抛光步骤中，保护膜hm也可被抛光和去除。为此，当执行步骤s17的抛光步骤时，栅电极ge和栅电极ge各自的顶部表面暴露。

另外，还在步骤s14的蚀刻并去除栅电极dg之后，在沟槽tr的底部，绝缘膜gf以分层形式留下。为此，在执行步骤s15、步骤s16和步骤s17以及形成栅电极mg后，栅极绝缘膜hk和绝缘膜gf插在栅电极mg和半导体衬底sb之间。即，在misfet形成区1a中，绝缘膜gf插在绝缘膜hk(绝缘膜hk位于栅电极mg下方的部分)和半导体衬底sb(p型阱pw1)之间(界面处)作为界面层。当高介电常数膜的绝缘膜hk不是直接地形成在半导体衬底sb的表面(硅表面)上，并且在绝缘膜hk(绝缘膜hk位于栅电极mg下方的部分)和半导体衬底sb(p型阱pw1)之间的接口处设置由薄氧化硅膜或氮氧化硅膜形成的界面层(在此为绝缘膜gf)时，可减少例如陷阱能级之类的缺陷的数量，以提高驱动力和可靠性。

另外，在步骤s17的抛光步骤中，不仅可以去除沟槽tr外的金属膜me和绝缘膜hk，还可以去除保护膜hm。顺便提一下，当保护膜hm是由绝缘体形成的时，在步骤s17的抛光步骤后，可留下该保护膜hm。

然后，如图22所示，覆盖整个misfet形成区1a并露出misfet形成区域1b的栅电极ge的绝缘膜(掩膜层)il2形成在绝缘膜il1之上(图2的步骤s18)。绝缘膜il2可以以如下方式形成。例如，在半导体衬底sb上，即，在绝缘膜il1上，形成绝缘膜(绝缘膜il2形成绝缘膜)以覆盖整个misfet形成区1a和misfet形成区1b。然后，利用光刻技术和蚀刻技术对该绝缘膜进行图案化。当绝缘膜il2形成时，栅电极ge的顶面未覆盖有绝缘膜il2，露出所述顶面；栅电极mg覆盖有绝缘膜il2，未露出栅电极mg。

绝缘膜il2优选由不同于绝缘膜il1的绝缘材料形成。这有利于形成具有期望的平面形状的绝缘膜il2。例如，当绝缘膜il1由氧化硅膜形成时，绝缘膜il2可由氮化硅膜形成。

然后，在栅电极ge的顶部形成金属硅化物层sl2(图2的步骤s19)。金属硅化物层sl2可通过执行所谓自对准硅化物工艺形成。具体而言，金属硅化物层sl2可以以如下方式形成。

即，首先，在绝缘膜il1和绝缘膜il2之上，包括在栅电极ge的顶面之上，形成(沉积)金属硅化物层sl2形成金属膜(未示出)。对于该金属膜，可以使用单质金属膜(纯金属膜)或合金膜。例如，所述金属膜由钴(co)膜、镍(ni)膜或镍铂合金膜形成，并且可以使用溅射法等形成。然后，对半导体衬底sb进行热处理(金属硅化物层sl2形成热处理)，从而使得栅电极ge的上层部分与金属硅化物层sl2形成金属膜反应。结果，如图23所示，在栅电极ge顶部形成金属硅化物层sl2。然后，金属膜(金属硅化物层sl2形成金属膜)的未反应部分通过湿法蚀刻等除去。图23示出此阶段的截面视图。另外，在除去金属膜未反应部分之后，还可以进一步执行热处理。

金属硅化物层sl2由例如硅化钴层、硅化镍层或镍铂硅化物层形成。

通过这样执行所谓的自对准硅化物工艺，可以以自对准方式在栅电极ge的顶部形成金属硅化物层sl2，从而降低栅极ge的电阻。

另外，由于金属栅电极构成的栅电极mg被绝缘膜2覆盖，因此金属硅化物层sl2可通过自对准硅化物工艺形成。这可以防止金属栅电极构成的栅电极mg受自对准硅化物工艺的影响。

另外，在本实施方式中，对在栅电极ge的顶部形成金属硅化物层sl2的情况进行了描述。另一方面，在栅电极ge的顶部可以不形成金属硅化物层sl2。当在栅电极ge的顶部不形成金属硅化物层sl2时，步骤s18(绝缘膜il2形成步骤)和步骤s19(金属硅化物层sl2形成步骤)可省略。

然后，如图24所示，在半导体衬底sb上的整个主表面之上，形成(沉积)绝缘膜(层间绝缘膜)il3作为层间绝缘膜。(图2的步骤s20)。

顺便提一句，图24示出了在通过蚀刻等去除绝缘膜il2之后形成绝缘膜il3的情况。在这种情况下，在绝缘膜il1上形成绝缘膜il3以覆盖栅电极mg、栅电极ge和侧壁间隔件sw。另一方面，还可以在不去除绝缘膜il2的情况下形成绝缘膜il3。

作为绝缘膜il3，可使用主要包括氧化硅的氧化硅型绝缘膜。在绝缘膜il3形成之后，绝缘膜il3的顶面通过cmp方法抛光，或是经受其他处理。因此，可以提高绝缘膜il3的上表面的平坦度。

然后，使用通过光刻法在绝缘膜il3上形成的光刻胶图案化(未示出)作为蚀刻掩模，干法蚀刻绝缘膜il1和绝缘膜il3。结果，如图25所示，在绝缘膜il1和绝缘膜il3中，形成接触孔(通孔)(图3的步骤s21)。然后，在每一个接触孔中形成由钨(w)、钛(ti)、氮化钛(tin)等形成的导电插塞pg(图3的步骤s22)。例如，在绝缘膜il3上，包括在接触孔的底面和侧壁之上，形成阻挡导体膜。然后，在阻挡导体膜上，由钨膜等形成的主导体膜形成为填充接触孔内部。例如，阻挡导体膜由钛膜或氮化钛膜或它们的层叠膜形成。然后，主导体膜和阻挡导体膜的位于接触孔ct之外的非必要部分，通过cmp方法、回蚀法等去除。结果，可以形成插塞pg。插塞pg形成在n⁺型半导体区sd1、n⁺型半导体区域sd2、栅电极mg和栅电极ge等之上，并与它们电连接。

然后，如图26所示，在内部嵌入有的插塞pg的绝缘膜il3之上，形成绝缘膜il4(图3的步骤s23)。然后，在绝缘膜il4的规定区域形成配线槽。然后，使用单镶嵌(singledamascene)技术，将配线m1嵌入所述配线槽(图3的步骤s24)。例如，配线m1为主要成分包含铜的铜线(嵌入式铜线)。配线m1通过插塞pg与n⁺型半导体区域sd1、n⁺型半导体区域sd2、栅电极mg、栅电极ge等电连接。

然后，利用双镶嵌(dualdamascene)方法等，形成第二层或后续层的配线，但本文中没有示出和没有说明。此外，配线m1和上层导线不限于镶嵌线，也可以通过图案化配线导体膜而形成，并可以形成为钨线、铝线等。

按照上述方式，到目前为止制造出了本实施方式的半导体装置。

另外，在本文中，对形成在misfet形成区域1a中的misfet为n沟道型misfet的情况进行了描述。然而，导电类型可反转，从而在misfet形成区域1a中形成p沟道型misfet。作为选择，也可在misfet形成区域1a中形成n沟道型misfet和p沟道型misfet这两者。另外，在本文中，对形成在misfet形成区域1b中的misfet为n沟道型misfet的情况进行了描述。然而，导电类型可反转，从而在misfet形成区域1b中形成p沟道型misfet。作为选择，可在misfet形成区域1b中形成n沟道型misfet和p沟道型misfet这两者。另外，在misfet形成区域1b中，可以形成非易失性存储器的存储单元(单栅型存储单元或分栅型存储单元。

<关于研究情况>

发明人对在利用后栅极工艺形成misfet的情况下通过蚀刻去除伪栅电极的方法进行了研究。通过蚀刻去除伪栅电极的步骤对应于本实施方式中的步骤s14的栅电极dg的蚀刻步骤。

在本文中，后栅极工艺是按照如下形成misfet的方法：在形成伪栅电极之后通过离子注入等形成源极/漏极区域，之后，伪栅电极被misfet的栅电极替换。在本实施方式的情况下，在misfet形成区1a中，通过后栅极工艺形成misfet，栅电极dg对应伪栅电极，栅电极mg对应misfet的栅电极。另一方面，先栅极工艺是按照如下形成misfet的方法：在形成misfet的栅电极之后通过离子注入等形成源极/漏极区域。在本实施方式的情况下，在misfet形成区1b中，通过先栅极工艺形成misfet，栅电极ge对应misfet的栅电极。

蚀刻主要分为干法蚀刻和湿法蚀刻两种。

当干法蚀刻应用于通过蚀刻去除伪栅电极的步骤(对应于步骤s14)时遇到问题是伪栅电极底部的栅极绝缘膜(对应于绝缘膜gf)上或半导体衬底sb上的等离子体损伤。在干法蚀刻过程中，通常利用高频波产生的等离子体来激活反应物质。反应物质具有高能量，因此，在蚀刻反应发生时反应物质攻击并损坏在该蚀刻步骤后会留下的衬底。另外，暴露于等离子体的材料的膜质量变劣。因此，干法蚀刻应用于通过蚀刻去除伪栅电极的步骤(对应于步骤s14)，导致栅极周围的对装置特性有直接贡献的材料(此处为绝缘膜gf和半导体衬底sb)损坏。这将导致装置的晶体管特性和可靠性的劣化。

在这样的情况下，在本实施方式中，对于通过蚀刻去除伪栅电极的步骤(对应于步骤s14)，假定采用湿法蚀刻而不是干法蚀刻。使用湿法蚀刻而非干法蚀刻可以蚀刻并去除伪栅电极且不会损坏伪栅电极的底部(在此为绝缘膜gf和半导体衬底sb)。

当湿法蚀刻用于通过蚀刻去除伪栅电极的步骤(对应于步骤s14)时遇到的问题是伪栅电极的去除能力，伪栅电极与其底部的绝缘膜之间蚀刻选择比。作为去除伪栅电极的障碍，可提到的是，不是整个伪栅电极而是伪栅电极的表面层。硅膜的表面与空气中的氧发生反应，容易形成一层氧化物层。由此，在由硅形成的伪栅电极(在此为栅极电极dg)的顶面易于形成与空气中的氧反应产生的氧化物层。此外，在后栅极工艺中，在伪栅电极(在此为栅极电极dg)的顶面，不仅形成单纯的氧化硅层，而且还形成相对于伪栅极的内部的异质表面层。

在伪栅电极(此处为栅电极dg)的顶面形成与伪栅电极的内部不同的异质表面层的原因包括：将在通过蚀刻去除伪栅电极的步骤(对应于步骤s14)之前执行的用于露出伪栅电极的抛光步骤(对应于步骤s12)。该抛光步骤使得在伪栅电极(此处为栅电极dg)的顶面形成不同于伪栅电极的内部的异质表面层。例如，抛光步骤中所使用的抛光浆料等的残留物的沉积导致在伪栅电极(此处为栅电极dg)的顶面形成不同于伪栅电极的内部的异质表面层。此外，当执行自对准硅化物工艺(对应步骤s10)时，相应地，金属元素在伪栅电极表面附近扩散或出现其他现象。这可导致在伪栅电极(此处为栅电极dg)的顶面形成不同于伪栅电极的内部的异质表面层。

作为在用于去除硅膜的湿法蚀刻中使用的蚀刻剂，通常采用的一种化学品如tmah(四甲基氢氧化铵)或氨水。tmah或氨水其自身具有充分溶解硅膜的能力。然而，当在由硅形成的伪栅电极的顶面形成不同于伪栅电极的内部的异质表面层时，tmah或氨水去除异质表面层的能力较弱。作为用于去除形成在由硅形成的伪栅电极顶面的异质表面层的化学品，通过在氨水中加入双氧水(h2o2)得到的apm(氨-过氧化氢混合物)是有效的。然而，当由硅形成的伪栅电极试图通过apm蚀刻时，在h2o2的作用下，硅的蚀刻速率将降低。因此，降低了伪栅电极的去除能力。顺便提一下，apm是氨、过氧化氢和水的混合溶液。

另外，作为去除表面氧化物层的化学药品，hf(氢氟酸)可以作为候选者。然而，氢氟酸(hf)是一种还可以去除伪栅电极的基底的氧化层的化学物质，并且其不具有移除硅的能力。由此，氢氟酸不能用作去伪栅电极的蚀刻剂。

因此，使用一种蚀刻剂的湿法蚀刻，不易于在抑制蚀刻伪栅电极的底部的同时准确地去除伪栅电极的表面层和由硅形成的伪栅电极本身。

当在通过蚀刻除去伪栅电极的步骤中，不能很好地除去伪栅电极而产生伪栅电极的蚀刻残留物时，会降低制造出的半导体装置的可靠性。或者降低了半导体装置的成品良率。由此，在通过蚀刻除去伪栅电极的步骤中，希望可以进行稳定的湿法蚀刻，从而防止产生伪栅电极的蚀刻残留物。

在这样的情况下，考虑到要去除伪栅电极的表面层、去除由硅形成的伪栅电极自身、抑制对伪栅电极的基底的蚀刻等，对于通过蚀刻去除伪栅电极的步骤(对应于步骤s14)，发明人对蚀刻化学品进行选择，并构建了处理顺序。下面将对此进行描述。

<关于步骤s14的蚀刻步骤>

图27是显示步骤s14的蚀刻步骤的详细流程图。

在本实施方式中，在步骤s14中，通过湿法蚀刻去除伪栅电极构成的栅电极dg。通过使用apm(apm溶液)的湿法蚀刻处理执行步骤s14的蚀刻(图27的步骤s14a)，并通过使用氨水的湿法蚀刻处理执行步骤s14的蚀刻(图27的步骤s14b)。在步骤s14中，首先，执行使用apm的湿法蚀刻处理(步骤s14a)。然后，执行使用氨水的湿法蚀刻处理(步骤s14b)。

在步骤s14中，首先，在s14a中，执行使用apm的湿法蚀刻处理，使栅电极dg的表面(顶面)通过apm被湿法蚀刻。即使执行步骤s14之前(例如，在步骤s12的抛光步骤中)在伪栅电极(此处为栅电极dg)的顶面形成不同于伪栅电极的内部的异质表面层时，该表面层可通过步骤s14a的使用apm的湿法蚀刻进行蚀刻和去除。

然后，通过步骤s14a的使用apm的湿法蚀刻处理后，执行步骤s14b的使用氨水的湿法蚀刻处理。结果，由硅形成的栅电极dg可被蚀刻并被去除。执行步骤s14b的使用氨水的湿法蚀刻处理，直到全部栅极dg被去除。在执行步骤s14之前(例如，在步骤s12的抛光步骤中)在栅电极dg的顶面形成的异质表面层，已通过步骤s14a的使用apm湿法蚀刻处理去除。因此，使用步骤s14b的使用氨水的湿法蚀刻处理，不需蚀刻异质表面层，只需去除由硅形成的栅电极dg。

顺便提一句，步骤s14a的使用apm的湿法蚀刻处理被视为通过apm湿法蚀刻栅电极dg的表面(顶面)的步骤，步骤s14b的使用氨水的湿法蚀刻处理也被视为通过氨水湿法蚀刻去除栅电极dg的步骤。

当使用氨水作为蚀刻剂时，可以提高硅的蚀刻选择比，因此只有硅可被选择性蚀刻。然而，当使用apm作为蚀刻剂时，硅的蚀刻选择比没有那么高。由此，氨水适合用于硅的去除。然而，对于栅电极dg的顶面形成的异质表面层的去除，氨水并不适合，相反，apm是更合适的。在这种情况下，在本实施方式中，在步骤s14中，首先，在步骤s14a中，通过apm湿法蚀刻栅电极dg的表面。然后，在步骤s14b中，使用氨水进行湿法蚀刻去除栅电极dg。

将描述用于步骤s14a的apm湿法蚀刻和步骤s14b的氨水湿法蚀刻的蚀刻条件的一个实施例。在步骤s14a的apm湿法蚀刻处理中，蚀刻剂的密度比(体积混合比)可设置为，例如，nh4oh:h2o2:h2o≈4：5：200，蚀刻剂的温度可设置为例如大约45℃，蚀刻时间可以设置为，例如大约300秒。在步骤s14b的氨水湿法蚀刻处理中，蚀刻剂的浓度比(体积混合比)可设置为，例如，nh4oh:h2o≈1:50，蚀刻剂的温度可以设定为例如大约50℃，蚀刻时间可以设置为例如大约1800秒，尽管这取决于栅电极dg的厚度。当使用所述蚀刻条件时，去除栅电极dg之后，基底的绝缘膜gf的蚀刻量(蚀刻厚度)可设置为例如大约1nm。此外，在步骤s4中，绝缘膜gf的成膜厚度可以设置为例如2nm至3nm。即，在步骤s14中绝缘膜gf的蚀刻量(蚀刻厚度)小于在步骤s4中绝缘膜gf的成膜厚度。由此，在步骤s14中去除栅电极dg之后，绝缘膜gf可以以层的形式留在沟槽tr的底部。这可以防止在步骤s14中蚀刻沟槽tr底部的半导体衬底sb。

apm湿法蚀刻处理有效用于蚀刻难以用氨水湿法蚀刻处理去除的层(在本文中，在栅电极dg的顶面上的异质表面层)。即，执行步骤s14之前(例如，在步骤s12的抛光步骤中)形成在栅电极dg顶面的异质表面层不易通过氨水去除，而倾向于通过apm去除。

不同于本实施方式，假设在步骤s14中不执行apm湿法蚀刻处理而只执行氨水湿法蚀刻处理的情况。这种情况被称为第一研究例。在第一研究例的情况下，执行步骤s14之前(例如，在步骤s12的抛光步骤中)形成在栅电极dg顶面的异质表面层难以仅通过氨水湿法蚀刻处理去除。因此，在湿法蚀刻完成的阶段，存在可能产生栅电极dg的蚀刻残留物的风险。

然而，不同于本实施方式，假设在步骤s14中不执行氨水湿法蚀刻处理而只执行apm湿法蚀刻处理的情况。这种情况被称为第二研究例。在第二研究例的情况下，执行步骤s14之前(例如，在步骤s12的抛光步骤中)形成在栅电极dg顶面的异质表面层可由apm湿法蚀刻处理去除。然而，采用apm湿法蚀刻处理，在apm包含的h2o2(过氧化氢)的作用下，由硅形成的栅电极dg的蚀刻速率降低。因此，蚀刻时间增加，使得半导体装置的生产量减少。例如，虽然取决于蚀刻剂的浓度，但使用apm的硅膜的蚀刻速率等于或小于使用氨水的硅膜的蚀刻速率的十分之一。而且，对于硅相对于氧化硅膜的蚀刻选择比，apm低于氨水。由此，在第二个研究例的情况下，栅电极dg的基底的绝缘膜gf的蚀刻量增加，这样存在沟槽tr底部可能露出半导体衬底sb的风险。另外，在第二个研究例中，层间绝缘膜(对应于绝缘膜il1)也受到一定程度的蚀刻。层间绝缘膜的较大蚀刻量增加了在步骤s17的抛光步骤产生抛光废渣的风险，因此是不可取的。

相反，在本实施方式中，首先，执行使用apm的湿法蚀刻处理。然后，执行使用氨水的湿法蚀刻处理。即，首先，通过apm湿法蚀刻栅电极dg的表面。因此，可以去除栅电极dg顶面形成的异质表面层。然后，用氨水进行湿法蚀刻，可以去除由硅形成的栅电极dg。执行步骤s14之前在栅电极dg的顶面形成的异质表面层可通过使用apm的湿法蚀刻处理去除。由此，在随后执行氨水的湿法蚀刻处理时，不需要蚀刻异质表面层，只需去除由硅形成的栅电极dg。因此，可以防止栅极电极dg的蚀刻残留物的产生。

为此，在本实施方式的情况下，相比于第一研究例的情况，可以提高步骤s14中栅电极dg的去除能力。这可以降低栅电极dg的蚀刻残留物产生的风险。为此，可以改善制造的半导体装置的可靠性。此外，可以提高半导体装置的制造良率。

另外，在本实施方式的情况下，相比于第二研究例的情况，可以缩短步骤s14的蚀刻时间。此外，在本实施方式的情况中，使用氨水的湿法蚀刻处理去除栅电极dg，以使绝缘膜gf露出。因此，在第二个研究例的情况下，绝缘膜gf被apm过度蚀刻。然而，在本实施方式的情况下，绝缘膜gf被氨水过度蚀刻。因此，在本实施例的情况下，与第二个研究例的情况相比，可以减少栅电极dg基底的绝缘膜gf的蚀刻量(蚀刻厚度)。这可以减少在步骤s14完成时沟槽tr底部可能露出半导体衬底sb的风险。为此，可以提高制造的半导体装置的可靠性。此外，可提高半导体装置的制造良率。

另外，在本实施方式的情况下，氨水主要用于去除栅电极dg。由此，相比于第二研究例的情况，可以缩短apm湿法蚀刻处理的时间。因此，也可以抑制步骤s14中层间绝缘膜(对应于绝缘膜il1)的蚀刻量(蚀刻厚度)。

另外，优选地，栅电极dg在步骤s14a中的蚀刻量(蚀刻厚度)小于栅电极dg在步骤s14b中的蚀刻量(蚀刻厚度)。这可以更精确地缩短步骤s14的蚀刻时间。

<关于步骤s14的具体步骤顺序>

图28是示意性地示出步骤s14中使用的处理设备(蚀刻设备)的说明图(截面图)。顺便提一下，在图28中，为了便于理解附图，省略了剖面线。

步骤s14使用的处理设备es是一种分批式处理装置，并具有处理罐(化学罐)bh。在处理罐bh中，将化学物质即化学品从处理罐bh的底部导入(供应)到处理罐bh中。此外，从处理罐底部bh导入的化学物质存储在处理罐bh中。然而，从处理罐bh的顶部溢出的化学物质将被收集到外部罐(收集罐)gb中。此外，在处理罐bh中，布置能够安装和保持晶片的、具有盒子的作用的沟槽cs。在晶片保持部的沟槽cs中，可以安置(容纳)多个晶片(半导体晶元)wf。顺便提一句，处理设备es(处理罐bh和外部罐gb)设置在与排气管道相连的处理室中，尽管没有示出。

然后，步骤s14蚀刻步骤的步骤顺序将简要描述如下。

即，在本实施方式中，使用单浴室式处理设备(one-bathtypetreatmentdevice)es，在一个处理罐bh中，晶片wf依次经过apm处理(对应于步骤s14a)、氨水处理(对应于步骤s14b)以及由纯水清洗处理(冲洗处理)。首先，晶片wf浸泡(浸透)在存储在处理罐bh的化学品(此处为apm)中，并保持规定时间，从而对晶片wf执行apm处理(对应于步骤s14a)。然后，晶片wf浸泡在处理罐bh中的化学品中，同时从处理罐bh的底部引入(供应)氨水进入处理罐bh中，导致从处理罐bh顶部溢出化学品。结果，对于处理罐中的化学品，apm逐渐被氨水替代。然后，同样，在用氨水替换处理罐bh中的化学后，使晶片wf在化学药品中浸没规定时间。因此，对晶片wf执行氨水处理(对应于步骤s14b)。在此期间，晶片wf浸没在处理罐bh中存储的化学物质中。然后，在处理罐bh中，对晶片wf执行水洗处理(冲洗处理)。

接下来，将更为具体地说明步骤s14的蚀刻步骤的顺序。

首先，在处理罐bh中的晶片保持部的沟槽cs中没有放置晶片wf的情形下，将apm(apm化学品)从处理罐bh的底部引入处理罐bh，并存储在其中。在本步骤中，例如，大约45℃的温水(加热的纯水)、nh4oh(氨水)和h2o2(双氧水)分别以25l/min、500ml/min和625ml/min的流速和约300秒的时间引入处理罐bh。因此，在处理罐bh中存储的化学品包括具有如下浓度比的apm：nh4oh:h2o2:h2o＝约4：5：200。温水的使用使得化学品的温度大约在45℃。顺便提一下，假设在此提到的流速和时间针对的是处理罐bh的体积为例如大约40l(升)的情况。从处理罐bh的顶部溢出的化学品(此处为apm)被收集在外部罐gb中，但不被重复使用。顺便提一下，温水、nh4oh(氨水)、h2o2(双氧水)可以混合状态引入处理罐bh，或可以非混合状态引入处理罐bh。在任一情况下，apm引入并存储在处理罐bh中。

然后，停止从处理罐bh底部将化学品(此处为apm)引入处理罐bh，并且检查存储在处理罐bh中的化学品(apm)的温度已稳定。然后，将多个晶片wf浸没在处理罐bh的化学品中，并且被放置(容纳)在晶片保持部的沟槽cs中。顺便提一下，这里使用的晶片wf对应于半导体衬底sb。即，刚刚经受了步骤s14之前的步骤的半导体衬底sb作为所述晶片wf浸泡在处理罐bh的化学物质中，并放置(容纳)在晶片保持部的沟槽cs中。放置在晶片保持部的沟槽cs中的多个晶片wf浸没在存储在处理罐bh中的化学品(此处为apm)中。在各个晶片wf上进行使用该化学品的湿处理(apm处理)。这对应于步骤s14a使用apm的湿法蚀刻处理，保持apm处理规定时间，例如，约1800秒。

晶片wf保持侵没在包括apm的化学品中预设时间(例如，大约1800秒)。然后，将氨水从处理罐bh的底部引入处理罐bh，从而从处理罐bh排出apm。因此，对于储存在处理罐bh中的化学品，用氨水代替apm。例如，约50℃的温水和氨水(浓度为30％的nh4oh)分别以25升/分钟和500毫升/分钟的流速和大约600秒的时间引入处理罐bh中。结果，nh4oh:h2o≈1:50的浓度比的氨水存储在处理罐bh中。在从处理罐bh底部引入氨水进入处理罐bh期间，储存在处理罐bh中的化学品从处理罐bh顶部溢出。因此，对于处理罐bh中的化学品，apm逐渐被氨水替换。从处理罐顶部bh溢出的化学物质被收集在外部罐gb中，但不重复使用。顺便提一下，在将氨水引入处理罐bh期间，在晶片保持部的沟槽cs中放置的多个晶片wf浸没在处理罐bh中存储的化学品中。此外，温水和nh4oh(氨水)可以以混合状态引入处理罐bh，或者可以以非混合状态引入处理罐bh。无论哪种情况，氨水都被引入并储存在处理罐bh中。

使化学品从处理罐bh顶部溢出的同时，从处理罐bh底部引入足够量的氨水进入处理罐bh。结果，作为储存在处理罐bh中的化学品，apm被氨水取代。虽然取决于处理罐bh的容量，但氨水例如以所述流速和时间从处理罐bh底部引入处理罐bh。结果，作为储存在处理罐中的化学品，apm可被氨水精确取代。

花规定的时间将氨水从处理罐bh的底部引入处理罐bh(例如，以所述流速，约600秒)。因此，作为储存在处理罐bh中的化学品，apm被氨水取代。然后，停止将氨水从处理罐bh底部引入处理罐bh。此后，不再从处理罐中的bh底部供应化学品到处理罐bh，设置在晶片保持部的沟槽cs中的多个晶片wf浸没于存储在处理罐bh中的化学品(此处为氨水)中，并保持规定的时间(例如，大约1200秒)。

在将氨水从处理罐bh的底部引入到处理罐bh期间(约600秒)，以及在随后停止将氨水引入到处理罐之后将晶片wf保持浸没在包含氨水的化学品中期间(约1200秒)，每一个晶片wf在处理罐bh中经受化学品(此处为氨水)的湿处理(氨水处理)。这对应于步骤s14b的使用氨水的湿法蚀刻处理。氨水处理进行的总时间为约1800秒。

将晶片wf保持浸没在包含氨水的化学品中持续预定的时间。然后，对晶片wf进行水清洗处理(冲洗处理)。具体地，可通过如下方式进行清洗处理。

首先，以预定的流速(例如，25l/min)和预定的时间(例如，约60秒)将室温(约23℃)的纯水从处理罐bh的底部引入到处理罐bh中。在将纯水从处理罐bh的底部引入到处理罐bh期间，贮存在处理罐bh中化学品从处理罐bh的顶部溢出。因此，处理罐bh中的化学品从氨水趋近于纯水。由此，化学品中的氨浓度下降。将从处理罐bh的顶部溢出的化学品收集在外部罐gb中，但不重复利用该化学品。然后，停止将纯水从处理罐bh的底部引入到处理罐bh中。当通过布置在处理罐bh顶部的喷头(未示出)喷出的纯水清洗(水清洗)晶片时，处理罐bh的内部经历快速倾倒。由此，将处理罐bh中的化学品从处理罐bh的底部排出(快速排出)至处理罐bh的外部。这就解除了晶片wf浸没在处理罐bh的化学品中的状态。由此，将化学品从晶片wf的表面去除。在将处理罐bh中的化学品排出至处理罐bh的外部之后，以预设的流速(例如，25l/min)和预设的时间(例如，约600秒)将纯水从处理罐bh的底部引入到处理罐bh中，并将纯水贮存在处理罐bh中。将从处理罐bh的顶部溢出的纯水收集在外部罐gb中。结果，将纯水贮存在处理罐bh中，并且布置在晶片保持部的沟槽cs中的多个晶片wf浸没在贮存在处理罐bh中的纯水中。通过这种方式进行水清洗处理。当在如上所述的水清洗处理中使用快速倾倒时，可以缩短水清洗处理所需要的时间。此外，可以抑制或者阻止在处理转移到水处理之后残留的氨成分引起的过度蚀刻。

然后，将布置在晶片保持部的沟槽cs中的多个晶片wf取出，并转移到处理罐bh的外部。由此，对晶片wf进行干燥处理。可以按下述方式进行干燥处理，例如，通过在干燥罐中使用ipa(异丙醇)对晶片wf进行干燥处理。由此，完成步骤s14。将晶片wf转移至制造设备执行下一步处理。

然后，在处理设备es中，如上所述，将apm从处理罐bh的底部引入至处理罐bh，并贮存在处理罐bh中。然后，将下一批次的多个晶片浸没在处理罐bh中的化学品中，并布置在晶片保持部的沟槽cs中。由此，对晶片进行apm处理(对应步骤14a)，省略其重复描述。

由此，在本实施方式中，通过将晶片wf(半导体衬底sb)浸没在处理罐bh中的包含apm的化学品中来进行步骤s14a。通过使用氨水代替apm作为浸没有晶片wf(半导体衬底sb)的化学品来进行步骤s14b。如上所述，在步骤s14a(apm处理)和步骤s14b(氨水处理)之间，不对晶片wf(半导体衬底sb)进行水清洗处理的步骤。在步骤s14b(氨水处理)之后，在处理罐bh中对晶片wf(半导体衬底sb)进行水清洗处理的步骤。然后，进行随后的步骤(步骤s15、s16和s17)。

在本实施方式中，对于使用分批式处理设备es的步骤s14的蚀刻，使用了单浴室处理方法(one-bathtreatmentmethod)，在该方法中，为每一批次化学处理配制化学品，在该次处理之后将该化学品排出。apm处理(对应步骤s14a)和氨水处理(对应步骤s14b)这两者均为使用包含氨的碱性化学品的处理。为此，apm处理(对应步骤s14a)和氨水处理(对应步骤s14b)可在一个处理罐bh中实施。由此，对于将化学品从apm换成氨水就不需要转移工序。在晶片wf浸没在化学品中的情形下，可将化学品从apm换成氨水。

与本实施方式不同的是，当分别提供用于进行apm处理(对应步骤s14a)的处理罐和用于进行氨水处理(对应步骤s14b)的处理罐时，在用于apm处理的处理罐中进行apm处理(对应步骤s14a)之后，需要将晶片从用于apm处理的处理罐转移至用于氨水处理的处理罐。在这种情况下，在该转移期间，水分从晶片表面去除，这样，晶片就暴露在空气中。由此，可在栅电极dg的表面形成氧化膜。然而，当在转移期间在栅电极dg的表面形成氧化膜时，该氧化膜不太可能通过氨水处理(对应步骤s14b)来去除。这可产生栅电极dg的蚀刻残渣。并且，在该转移期间，每一晶片表面的干燥产生水印。这就需要关注由该水印导致产生缺陷的问题。

与此相反，在本实施方式中，在一个处理罐bh中进行apm处理(对应步骤s14a)和氨水处理(对应步骤s14b)。由此，化学品可在晶片wf浸没在该化学品中的条件下从apm换为氨水。因此，可以连续地进行apm处理(对应步骤s14a)和氨水处理(对应步骤s14b)，而不会将晶片wf暴露在空气中。并且，在apm处理(对应步骤s14a)和氨水处理(对应步骤s14b)之间，不进行水清洗处理(冲洗处理)。为此，在通过apm处理(步骤s14a)将栅电极dg上表面的异质表层去除之后，晶片wf不会暴露在空气中。因此，可在栅电极dg的上表面不形成氧化膜的情况下进行氨水处理(步骤s14b)。其结果，可精确地将栅电极dg去除。这可更精确地防止在步骤s14完成之后产生栅电极dg的蚀刻残渣。进一步地，可以避免在apm处理(步骤s14a)之后且在进行氨水处理(步骤s14b)之前形成水印的风险。这可防止水印导致产生缺陷。

进一步地，在本实施方式中，apm处理(步骤s14a)中使用的化学品和氨水处理(步骤s14b)中使用的化学品不重复使用而是扔掉。因此，对于每一批次使用新配制的化学品进行apm处理(步骤s14a)或氨水处理(步骤s14b)。如果重复使用化学品，则累积在该化学品中的金属组分及硅膜(栅电极dg)的蚀刻产生的混合在该化学品中的组分可再次沉积为晶片上的外来物质。然而，在本实施方式中，可以避免这种顾虑。在本实施方式中使用分批式处理设备，不重复使用而是扔掉从处理罐中溢出的化学品。其结果，与使用从处理罐溢出的化学品在处理罐中循环并重复使用的批式处理设备的情况相比，可以获得更优异的蚀刻性能。

【第二实施方式】

图29为显示本第二实施方式的步骤s14的蚀刻步骤的细节的工艺流程图，其对应第一实施方式的图27。

在本第二实施方式中，将主要描述与第一实施方式的不同之处，而与第一实施方式的相同点将不再描述。第一实施方式和本第二实施方式在步骤s14是彼此不相同的。然而，在除了步骤s14的其他步骤，本第二实施方式与第一实施方式是相同的。

如图27和图29的附图标记所示，在本第二实施方式中，在步骤s14中，代替第一实施方式的步骤s14a中使用apm进行湿法蚀刻处理，在步骤s14c中使用酸类化学品(含酸的化学品或酸性化学品)进行湿法蚀刻处理。这一点是第一实施方式和第二实施方式之间的主要区别。在第一实施方式的情况下，在步骤s14a之后，并且在第二实施方式的情况下，在步骤s14c之后，进行使用氨水的湿法蚀刻处理(步骤s14b或s14d)。这在两种情况中共同的。以下将详细地进行描述。

在步骤s14中，伪栅电极构成的栅电极dg通过湿法蚀刻被去除。在第一实施方式中，通过使用apm的湿法蚀刻处理(图27的步骤s14a)及使用氨水的湿法蚀刻处理(图27的步骤s14b)来进行步骤s14的蚀刻。相比之下，在第二实施方式中，通过使用酸性化学品的湿法蚀刻处理(图29的步骤s14c)和使用氨水的湿法蚀刻处理(图29的步骤s14d)来进行步骤s14的蚀刻。即，在第二实施方式中，在步骤s14中，首先，进行使用酸性化学品的的湿法蚀刻处理(图29的步骤s14c)，然后，进行使用氨水的湿法蚀刻处理(图29的步骤s14d)。

在本第二实施方式中，在步骤s14中，首先，在步骤s14c，进行使用酸性化学品的湿法蚀刻处理。由此，使用酸性化学品湿法蚀刻栅电极dg的表面(上表面)。即使在进行步骤s14之前(例如在步骤s12的抛光步骤中)在栅电极dg的上表面形成与栅电极dg的内部不同的异质表面层时，该表面层可通过步骤s14c的使用酸性化学品的湿法蚀刻处理被蚀刻并去除。

然后，在步骤s14c的使用酸性化学品的湿法蚀刻处理之后，进行步骤s14d的使用氨水的湿法蚀刻处理。由此，由硅形成的栅电极dg可被蚀刻并去除。步骤s14d的使用氨水的湿法蚀刻进行至整个栅电极dg被去除为止。在进行步骤s14之前(例如在步骤s12的抛光步骤中)形成于栅电极dg上表面的异质表面层已经通过步骤s14c的酸性化学品的湿法蚀刻处理被去除。为此，在通过步骤s14d的使用氨水的湿法蚀刻来蚀刻时不需要蚀刻异质表面层。只需去除由硅形成的栅电极dg。

顺便提一下，可将步骤s14c的使用酸性化学品的湿法蚀刻处理视为使用化学品湿法蚀刻栅电极dg的表面(上表面)的步骤。将步骤s14d的使用氨水的湿法蚀刻处理视为通过使用氨水的湿法蚀刻去除栅电极dg的步骤。

当氨水用作蚀刻剂时，可提高硅的蚀刻选择比。相应地，只有硅可被选择性蚀刻。因此，氨水适于去除硅。然而，氨水不适合去除形成于栅电极dg的上表面的异质表面层。酸性化学品比氨水更适合蚀刻该异质表面层。在这种情况下，在第二实施方式中，在步骤s14中，首先，在步骤s14c中使用酸性化学品湿法蚀刻栅电极dg的表面。然后，在步骤s14d中，通过使用氨水的湿法蚀刻去除栅电极dg。

在第二实施方式中，在步骤s14，首先使用酸性化学品湿法蚀刻栅电极dg的表面。由此，可去除形成于栅电极dg的上表面的异质表面层。然后，通过使用氨水的湿法蚀刻可去除由硅形成的栅电极dg。可通过使用酸性化学品的湿法蚀刻处理去除在步骤s14之前形成于栅电极dg的上表面的异质表面层。为此，在随后将进行的使用氨水的湿法蚀刻中不需要蚀刻该异质表面层。只需去除由硅形成的栅电极dg。这可阻止产生栅电极dg的蚀刻残渣。

因此，与仅仅进行步骤s14d的使用氨水的湿法蚀刻而不进行步骤s14c来去除栅电极dg(不同于第二实施方式)的情况相比，在第二实施方式的情况下可提高步骤s14的栅电极dg去除能力，并且可降低产生栅电极dg的蚀刻残渣的风险。由此，可提高制造的半导体装置的可靠性。并且可提高半导体装置的成品率。

进一步地，在本第二实施方式中，在步骤s14c之后，通过步骤s14d的使用氨水的湿法蚀刻来去除栅电极dg。这可缩短步骤s14的蚀刻时间。并且，正如第一实施方式，在第二实施方式中，同样，通过使用氨水的湿法蚀刻处理去除栅电极dg，并将绝缘膜gf暴露出来。由此，绝缘膜gf被氨水过度蚀刻。为此，正如第一实施方式，在第二实施方式中，也可降低栅电极dg底部的绝缘膜gf的蚀刻量(蚀刻厚度)。这可降低在完成步骤s14之后的阶段半导体衬底sb可能暴露于沟槽tr的底部的风险。由此可以提高制造的半导体装置的可靠性。并且，可提高半导体装置的成品率

进一步地，在第二实施方式中，使用氨水主要是为了去除栅电极dg。由此可缩短使用酸性化学品的湿法蚀刻处理(步骤s14c)的时间。这也可抑制步骤s14中层间绝缘膜(对应绝缘膜il1)的蚀刻量(蚀刻厚度)。

进一步地，步骤s14c中的栅电极dg的蚀刻量(蚀刻厚度)优选地小于步骤s14d中的栅电极dg的蚀刻量(蚀刻厚度)。这可以更加确定地缩短步骤s14中的蚀刻时间。

在步骤s14之前形成于栅电极dg的上表面的异质表面层在第一实施方式的情况中下通过步骤s14a中的apm来去除，而在本第二实施方式的情况下通过步骤s14c中的酸性化学品来去除。为此，当在进行步骤s14之前形成于栅电极dg上表面的异质表面层具有不太可能被apm去除而倾向于被酸性化学品去除的性质时，通过应用第二实施方式，可以更好地提高阻止产生栅电极dg的蚀刻残渣的效果。

进一步地，在第一实施方式中，在步骤s14a中使用碱性化学品apm，在步骤s14b中使用碱性化学品氨水。为此，步骤s14a中使用的处理罐和步骤s14b中使用的处理罐是共用的。因此，步骤s14a和步骤s14b在相同的处理罐中进行。

相比之下，在本第二实施方式中，在步骤s14c中使用酸性化学品，在步骤s14d中使用碱性化学品氨水。为此，步骤s14c中使用的处理罐和步骤s14d中使用的处理罐不能共用，需要分别提供处理罐。换言之，下述步骤是必需的：在步骤s14c的处理罐(对应随后描述的处理罐bh1)中执行步骤s14c之后，将晶片(半导体衬底sb)从步骤s14c的处理罐转移至步骤s14d的处理罐中(对应随后描述的处理罐bh2)，然后在步骤s14d的处理罐中执行步骤s14d。因此，在将晶片(半导体衬底sb)从步骤s14c的处理罐转移至步骤s14d的处理罐的过程中，晶片会暴露在空气中，这样会在栅电极dg的表面形成氧化膜。该氧化膜可能会产生栅电极dg的蚀刻残渣。进一步地，在转移过程中，每一个晶片的表面被干燥，这样就会形成水印。这就需要考虑该水印导致形成缺陷的问题。

为此，在本第二实施方式中，在步骤s14中期望减少处理罐之间的转移次数。因此，优选地，在步骤s14c的处理罐中完成酸性化学品的蚀刻处理之后，在步骤s14c的处理罐中进行水清洗处理。然后，不进行晶片干燥步骤，就将晶片转移至步骤s14d的处理罐中。在步骤s14d的处理罐中进行使用氨水的蚀刻处理。完成使用氨水的蚀刻处理之后，在步骤s14d的处理罐中进行水清洗处理。

顺便提一句，在本第二实施方式中，在步骤s14c的处理罐中进行步骤s14c之后，需将晶片从步骤s14c的处理罐中转移至步骤s14d的处理罐中。然而，在第一实施方式中，apm处理(对应步骤s14a)和氨水处理(对应步骤s14b)可在一个处理罐bh中进行。因此，在第一实施方式中，步骤s14a和步骤s14b可连续地进行，而不会将晶片暴露于空气中。为此，在第一实施方式中，在步骤s14a中去除栅电极dg的上表面的异质表面层之后，晶片不会暴露于空气中。因此，可在栅电极dg的上表面不形成氧化膜的情况下进行氨水处理(步骤s14b)。就此而言，第一实施方式相对于第二实施方式更有优势。换言之，第一实施方式相对于第二实施方式的优势在于可以避免在步骤s14a和步骤s14b之间将晶片暴露于空气中以在栅电极dg的表面形成氧化膜的顾虑。进一步地，第一实施方式相对于第二实施方式的优势还在于可以避免在步骤s14a之后且在进行氨水处理(步骤s14b)之前形成水印的风险。

在本第二实施方式中，在步骤s14c中使用酸性化学品。作为酸性化学品，可优选使用的有氢氟酸(稀释的氢氟酸)、fpm(氢氟酸-过氧化氢混合物)、盐酸(稀释的盐酸)或hpm。顺便提一下，如上所述，hpm为盐酸、过氧化氢和水的混合溶液。而fpm为氢氟酸、过氧化氢和水的混合溶液。

在本第二实施方式中，在步骤s14c中使用酸性化学品来去除在步骤s14之前形成于栅电极dg的上表面的异质表面层。当该异质表面层为氧化膜或类似等同物时，作为步骤s14c中使用的酸性化学品，氢氟酸(稀释的氢氟酸)或fpm是优选的。可选地，在该异质表面层包含金属元素的情况下，具体而言，当金属沉积在栅电极dg的上表面时，当富含金属元素的蚀刻抑制层沉积在栅电极dg的上表面时或在其他情形下，作为步骤s14c中使用的酸性化学品，hpm是优选的。

以下将结合图30来描述当步骤s14c中使用的酸性化学品为氢氟酸时步骤s14的蚀刻处理的工艺步骤。

图30是示意地显示本第二实施方式中的步骤s14使用的处理设备(蚀刻设备)的说明图(横截面视图)。顺便提一下，在图30中，为了便于理解该附图，省略了剖面线。

如图30所示，在本第二实施方式中，步骤s14中用的处理设备为分批式处理设备，并具有两个处理罐(化学罐)bh1和bh2。处理罐bh1和bh2分别允许从它们各自的底部将相应的化学品引入(供给)至处理罐bh1和bh2。进一步地，从处理罐bh1的底部引入的化学品贮存在处理罐bh1中。从处理罐bh1的顶部溢出的化学品将被收集在外部罐(收集罐)gb1中。类似地，从处理罐bh2的底部引入的化学品贮存在处理罐bh2中。从处理罐bh2的顶部溢出的化学品将被收集在外部罐(收集罐)gb2中。进一步地，在处理罐bh1中布置有晶片保持部的沟槽cs1，在处理罐bh2中布置有晶片保持部的沟槽cs2。可在晶片保持部的沟槽cs1和cs2中放置(容纳)多个晶片(半导体晶片)。

首先，在处理罐bh1中的晶片保持部分的沟槽cs1中没有放置晶片wf的情况下，将化学品从处理罐bh1的底部引入(供给)至处理罐bh1中。在本步骤中可使用的化学品例如为用500倍的纯水稀释hf浓度为50％的氢氟酸未稀释溶液而获得的化学品(氢氟酸水溶液)。例如，将室温纯水和hf浓度为50％的氢氟酸未稀释溶液分别以25l/min和50ml/min的流速和约300秒的时间引入至处理罐bh1中。处理罐bh1和处理罐bh2中的每一个的体积例如为约40l。将从处理罐bh1的顶部溢出的化学品(此处为氢氟酸水溶液)收集在外部罐(收集罐)gb1中，但不重复利用该化学品。将处理罐bh1中的化学品(此处为氢氟酸水溶液)的温度控制在室温(约23℃)。

然后，停止从处理罐bh1的底部向处理罐bh1引入化学品(此处为氢氟酸水溶液)之后，将多个晶片wf浸没在贮存在处理罐bh1中的化学品(此处为氢氟酸水溶液)中。所述多个晶片wf被布置(容纳)在晶片保持部的沟槽cs1中。顺便提一下，将刚刚经历过步骤s14之前的步骤的半导体衬底sb作为所述晶片wf浸没在处理罐bh1中的化学品中，并将该半导体衬底sb布置在晶片保持部的沟槽cs1中。将布置在晶片保持部的沟槽cs1中的多个晶片wf保持浸没在贮存在处理罐bh1中的化学品(氢氟酸水溶液)中，并持续规定的时间(例如，约120秒)。对每一个晶片wf进行使用化学品(氢氟酸处理)的湿法处理。这对应于步骤s14c的使用酸性化学品的湿法蚀刻处理。顺便提一句，假设在步骤s14c中进行能够去除约1.2nm的热氧化膜的这种蚀刻的情况下，此处所提及的条件(例如氢氟酸浓度和处理时间)是示例性的。

将晶片wf保持浸没在贮存在处理罐bh1中的化学品(氢氟酸水溶液)中并持续预设的时间。然后，处理转向进行水清洗处理(冲洗处理)。该水清洗处理和在第一实施方式中进行使用氨水的处理之后在处理罐bh中进行的水清洗处理是一样的。因此，在此处省略其重复的描述。因此，在处理罐bh1中进行步骤s14c和随后的水清洗处理。

然后，将布置在晶片保持部的沟槽cs1中的多个晶片wf取出，并从处理罐bh1转移到处理罐bh2。在处理罐bh2中，预先贮存有氨水作为化学品。待使用的氨水的浓度等可设置成与第一实施方式中的步骤s14b的相同。然后，将从处理罐bh1转移待处理罐bh2中的多个晶片wf浸没在贮存在处理罐bh2中的化学品(氨水)中，并多个晶片布置(安置)在晶片保持部的沟槽cs2中。将布置在晶片保持部的沟槽cs2中的多个晶片wf保持浸没在贮存在处理罐bh2中的化学品(氨水)中，并持续预设的时间(与步骤s14b的相同)。每个晶片wf经历使用化学品的湿法处理(氨水处理)。这对应于步骤s14d的使用氨水的湿法蚀刻处理。

将每个晶片wf保持浸没在贮存在处理罐bh2中的化学品(氨水)中持续预设的时间。然后，进行水清洗处理(冲洗处理)。该水清洗处理和在第一实施方式中在处理罐bh中进行使用氨水的处理之后在处理罐bh中进行的水清洗处理是一样的。因此，在此处省略重复的描述。因此，在处理罐bh2中进行步骤s14d和随后的水清洗处理。

然后，将布置在晶片保持部分的沟槽cs2中的多个晶片取出，并将多个晶片转移至处理罐bh2的外部，并且对多个晶片进行干燥处理。由此，完成步骤s14，并将晶片wf转移至制造设备以进行随后的步骤。

然后，以下将描述当步骤s14c使用的酸性化学品为hpm时步骤s14的蚀刻步骤的工艺顺序。顺便提一下，hpm的ph(氢离子指数)比apm低，hpm的金属去除能力比apm优异，并且具有能够避免必需蚀刻氧化膜的优势。然而，hpm具有蚀刻氮化钛(tin)的作用。为此，当在步骤s14c中使用hpm时，对于保护膜hm，不使用氮化钛(tin)，优选使用另一种材料(例如，氧化硅膜或氮化硅膜)。

首先，在处理罐bh1中的晶片保持部的沟槽cs1中没有布置晶片wf的情况下，将化学品从处理罐bh1的底部引入(供给)至处理罐bh1中。在这一步骤中，例如，将70℃的温水、hcl(盐酸)及h2o2(过氧化氢)分别以25l/min、125ml/min、及500ml/min的流速和约300秒的时间引入至处理罐bh1中。结果，在处理罐bh1中贮存的化学品包括如下浓度比的hpm：hcl:h2o2:h2o≈1:4:200。贮存在处理罐bh1中的化学品的温度约为70℃。将从处理罐bh1的顶部溢出的化学品(此处为hpm)收集在外部罐gb1中，但不重复利用该化学品。

然后，停止从处理罐bh1的底部向处理罐bh1引入化学品(此处为hpm)，并且检查贮存在处理罐bh1中的化学品(hpm)的温度已经稳定。然后，将多个晶片wf浸没在贮存在处理罐bh1中的化学品中(hpm)，并将多个晶片wf布置(安置)在晶片保持部的沟槽cs中。将布置在晶片保持部的沟槽cs1中的多个晶片wf保持浸没在贮存在处理罐bh1中的化学品(hpm)中，并持续预设的时间(例如，约600秒)。对每一个晶片wf进行使用化学品(hpm化学品)的湿法处理。这对应于步骤s14c的使用酸性化学品的湿法蚀刻处理。

将每个晶片wf保持浸没在贮存在处理罐bh1中的化学品(hpm)中并持续预设的时间。然后，进行水清洗处理(冲洗处理)。该水清洗处理和在第一实施方式中在处理罐bh中进行使用氨水的处理之后在处理罐bh中进行的水清洗处理是一样的。因此，在此处省略重复的描述。因此，在处理罐bh1中进行步骤s14c和随后的水清洗处理。

此后，在步骤s14c中使用hpm的情况也和在步骤s14c中使用氢氟酸的情况相同。将多个晶片wf从处理罐bh1中转移至处理罐bh2中，并对多个晶片进行步骤s14d的使用氨水的处理，并在处理罐bh2中进行随后的水清洗处理。在此处省略重复的描述。

因此，在本第二实施方式中，通过将晶片wf(半导体衬底sb)浸没在处理罐bh1中的酸性化学品中进行步骤s14c。通过将晶片wf(半导体衬底sb)浸没在处理罐bh2中的化学品(即氨水)中进行步骤s14d。步骤s14c中使用的酸性化学品优选地包括氢氟酸(稀释的氢氟酸)、fpm(氢氟酸-过氧化氢混合物)、盐酸(稀释的盐酸)或hpm。如上所述，在步骤s14c的使用酸性化学品的处理和步骤s14d的使用氨水的处理之间，执行在处理罐bh1中对晶片wf(半导体衬底sb)进行水清洗处理的步骤。进一步地，在步骤s14d(氨水处理)之后，执行在处理罐bh2中对晶片wf(半导体衬底sb)进行水清洗处理。然后，进行随后的步骤(步骤s15、步骤s16和步骤s17)。

【第三实施方式】

在本第三实施方式中，将主要描述与第一实施方式的不同之处。与第一实施方式相同的内容将不再重复描述。

图31是显示本第三实施方式中的步骤s14的蚀刻步骤的细节的工艺流程图，其对应于第一实施方式的图27。

在本实施方式中，在步骤s14中，连续地进行步骤s14a(apm处理)和步骤s14b(氨水处理)。然后，进行使用酸性化学品(冲洗液)清洗半导体衬底sb(晶片wf)的步骤(图31的步骤s14e)。

在步骤s14之后，在步骤s15中形成栅极绝缘膜的绝缘膜hk。在形成绝缘膜hk之前，优选地，进行使用酸性化学品的清洗处理。通过使用酸性化学品的清洗处理，可去除金属污染物或类似物，在每个清洗干净的膜上可形成绝缘膜hk。这可提高制造的半导体装置的可靠性。为此，在步骤s14b之后且在步骤s15之前，进行使用酸性化学品的清洗处理(图31的步骤s14e)。优选地可使用spm、hpm或盐酸(稀释的盐酸)作为步骤s14e中使用的酸性化学品(冲洗液)。

在本第三实施方式中，在步骤s14a和步骤s14b之后连续地执行作为步骤s14e的在形成栅极绝缘膜的绝缘膜hk之前待进行的使用酸性化学品的清洗处理(预清洗处理)。为此，在本第三实施方式，可使用一个处理设备进行步骤s14a、步骤s14b和步骤s14e。进一步地，在本第三实施方式中，优选地，在步骤s14b和步骤s14e之间不进行干燥步骤。换言之，优选地，在以与第一实施方式中相同的方式进行步骤s14a和步骤s14b之后，在不对晶片wf(半导体衬底sb)进行干燥步骤的情况下进行步骤s14e。由此，可避免在进行步骤s14e之前形成例如水印的异物的风险。这就可以阻止例如水印的杂质导致产生缺陷。

以下将结合图23描述本第三实施方式的步骤s14的蚀刻步骤的工艺顺序。

图32是示意地显示在本第三实施方式中用于步骤s14的处理设备(蚀刻设备)的说明图(横截面视图)。顺便提一下，在图32中，为了便于理解该附图，省略剖面线。

如图32所示，在本第三实施方式中，用于步骤s14中的处理设备为分批式处理设备，并具有两个处理罐(化学罐)bh和bh3。处理罐bh和bh3分别允许从它们各自的底部将化学品分别引入(供给)至处理罐bh和bh3。进一步地，从处理罐bh的底部引入的化学品贮存在处理罐bh中。而从处理罐bh的顶部溢出的化学品将被收集在外部罐(收集罐)gb中。类似地，从处理罐bh3的底部引入的化学品贮存在处理罐bh3中。而从处理罐bh3的顶部溢出的化学品将被收集在外部罐(收集罐)gb3中。进一步地，晶片保持部的沟槽cs布置在处理罐bh中，晶片保持部的沟槽cs3布置在处理罐bh3中。在晶片保持部的沟槽cs或cs3中布置(安置)有多个晶片(半导体晶片)wf。

在本第三实施方式中，以与第一实施方式中相同的方式，在处理罐bh中进行apm处理(步骤s14a)和氨水处理(步骤s14b)。然后，以与第一实施方式中相同的方式，在处理罐bh中进行水清洗处理(冲洗处理)。然而，在此省略重复的描述。之后，在本第三实施方式中，将布置在晶片保持部的沟槽cs中的多个晶片取出，在不对晶片wf进行干燥处理的情况下，将多个晶片从处理罐bh转移至处理罐bh3中。在处理罐bh3中，预先贮存有酸性化学品作为化学品(冲洗液)。酸性化学品是从处理罐bh3的底部引入(供给)至处理罐bh3中。从处理罐bh3的顶部溢出的化学品收集在外部罐gb3中，但不重复使用该化学品。然后，将从处理罐bh转移至处理罐bh3的多个晶片wf浸没在贮存在处理罐bh3中的化学品(酸性化学品)中，并将多个晶片布置(安置)在晶片保持部分的沟槽cs3中。当晶片wf浸没在贮存在处理罐bh3中的化学品中时，停止从处理罐bh3的底部向处理罐bh3引入化学品。布置在晶片保持部的沟槽cs3中的多个晶片wf保持浸没在贮存在处理罐bh3中的化学品(酸性化学品)中，并持续预设的时间。对每个晶片进行使用化学品的湿法处理。这对应于步骤s14e的使用酸性化学品的清洗处理。换言之，通过将晶片wf(半导体衬底sb)浸没在贮存在处理罐bh3中的化学品(冲洗液)中进行步骤s14e的清洗处理(清洗步骤)。用于步骤s14e的酸性化学品(冲洗液)优选地包括spm、hpm或盐酸。如上所述，在本第三实施方式中，在步骤s14b的使用氨水的蚀刻处理和步骤s14e的使用酸性化学品的清洗处理之间不执行干燥半导体晶片wf(半导体衬底sb)的处理(步骤)。

将每个晶片wf保持浸没在贮存在处理罐bh3中的化学品(酸性化学品)中，并持续预设的时间。然后，进行水清洗处理(冲洗处理)。该水清洗处理和在第一实施方式中在处理罐bh中进行使用氨水的处理之后在处理罐bh中进行的水清洗处理是一样的。因此，在此处省略重复的描述。因此，在处理罐bh3中进行步骤s14e和随后的水清洗处理。

然后，将布置在晶片保持部分的沟槽cs3中的多个晶片wf取出，并移到处理罐bh3的外部，然后进行干燥处理。由此完成步骤s14。将晶片wf转移至制造设备进行后续步骤。

顺便提一下，当贮存在处理罐bh3中的酸性化学品为spm时，化学品的浓度比(体积混合比)可设定为，例如，h2so4:h2o2≈5:1(容纳有预定量的水)。化学品的温度可设定为，例如，约140℃。处理时间(晶片wf浸没在化学品中的时间)可设定为，例如，约600秒。

此外，当贮存在处理罐bh3中的酸性化学品为hpm时，化学品的浓度比(体积混合比)可设定为，例如，hcl:h2o2:h2o＝约1:4:200。化学品的温度可设定为，例如，约70℃。处理时间(晶片wf浸没在化学品中的时间)可设定为，例如，约600秒。

然而，当贮存在处理罐bh3中的酸性化学品为盐酸(稀释的盐酸)时，化学品的浓度比(体积混合比)可设定为，例如，hcl:h2o≈1:2000。化学品的温度可设定为，例如室温(约23℃)。处理时间(晶片wf浸没在化学品中时间)可设定为，例如，约120秒。

到此处为止，本发明的发明人完成的发明已经通过实施方式的方式得到了具体描述。然而，人们自然可理解的是，本发明不限于这些实施方式，可在不背离本发明实质的范围内进行各种各样的变化。