本揭示是关于ⅲ-v族半导体层、诸如高电子迁移率晶体管(high-electronmobilitytransistor,hemt)的ⅲ-v半导体元件以及其制造方法。
背景技术：
基于两个ⅲ-v族化合物半导体的异质结构的高电子迁移率晶体管(high-electronmobilitytransistor,hemt)归因于其于异质界面处的大的能带偏移及极化感应电荷而呈现优秀二维电子气体(2deg)特性，进而导致高薄层浓度及高迁移率。若ⅲ-v族半导体层通过mocvd(金属有机化学气相沉积)形成，则大体需要高生长温度。除此之外，当在具有高深宽比的结构(诸如鳍结构)上沉积时，由mocvd制备的薄膜的阶梯覆盖(stepcoverage)较差。由此，一般难以在纳米尺度的鳍的侧壁上通过mocvd生长ⅲ-v族化合物半导体异质结构。于侧壁处的不良界面品质可引起强电子散射并且降低元件迁移率。
技术实现要素：
依据本揭示的一些实施方式，一种制造高电子迁移率晶体管的方法，其包含：在基板上形成第一ⅲ-v族半导体层；图案化第一ⅲ-v族半导体层以形成鳍及凹陷表面；以及形成第二ⅲ-v族半导体层以覆盖鳍及凹陷表面的顶表面及全部侧表面。第二ⅲ-v族半导体层通过等离子辅助原子层沉积形成，其中等离子处理是在每次形成刚沉积的单层时进行。
附图说明
本揭示的态样可从以下的详细说明及随附的附图理解。值得在此注明的是，根据产业上的实际应用，各个特征并未按照比例绘制，事实上，各个特征的尺寸可以任意的放大或缩小，以利清楚地说明。
图1是绘示根据本揭示的实施方式的等离子辅助原子层沉积的流程；
图2a及图2b是绘示在根据本揭示的实施方式制造的gan层上形成的aln层的xrd(x射线绕射)结果；
图3是绘示通过不同方法制备的aln层的电子性质的比较；
图4a及图4b是绘示根据本揭示的实施方式的aln及gan的堆叠的结构；
图5是绘示根据本揭示的实施方式的用于制造ⅲ-v半导体fet元件的各个阶段之一的横截面图；
图6是绘示根据本揭示的实施方式的用于制造ⅲ-v半导体fet元件的各个阶段之一的横截面图；
图7是绘示根据本揭示的实施方式的用于制造ⅲ-v半导体fet元件的各个阶段之一的横截面图；
图8是绘示根据本揭示的实施方式的用于制造ⅲ-v半导体fet元件的各个阶段之一的横截面图；
图9是绘示根据本揭示的实施方式的用于制造ⅲ-v半导体fet元件的各个阶段之一的横截面图；
图10是绘示根据本揭示的实施方式的用于制造ⅲ-v半导体fet元件的各个阶段之一的横截面图；
图11是绘示根据本揭示的实施方式的用于制造ⅲ-v半导体fet元件的各个阶段之一的横截面图；
图12是绘示根据本揭示的实施方式的用于制造ⅲ-v半导体fet元件的各个阶段之一的横截面图；
图13是绘示根据本揭示的实施方式的用于制造ⅲ-v半导体fet元件的各个阶段之一的横截面图；
图14是绘示根据本揭示的实施方式的用于制造ⅲ-v半导体fet元件的各个阶段之一的横截面图；
图15是绘示根据本揭示的实施方式的用于制造ⅲ-v半导体fet元件的各个阶段之一的横截面图；
图16是绘示根据本揭示的实施方式的用于制造ⅲ-v半导体fet元件的各个阶段之一的横截面图；
图17是绘示根据本揭示的实施方式的用于制造ⅲ-v半导体fet元件的各个阶段之一的横截面图；
图18是绘示根据本揭示的实施方式的用于制造ⅲ-v半导体fet元件的各个阶段之一的横截面图；
图19是绘示根据本揭示的实施方式的用于制造ⅲ-v半导体fet元件的各个阶段之一的横截面图；
图20是绘示根据本揭示的实施方式的用于制造ⅲ-v半导体fet元件的各个阶段之一的横截面图；
图21是绘示根据本揭示的实施方式的用于制造ⅲ-v半导体fet元件的各个阶段之一的横截面图；
图22是绘示根据本揭示的实施方式的用于制造ⅲ-v半导体fet元件的各个阶段之一的横截面图；
图23是绘示根据本揭示的实施方式的用于制造ⅲ-v半导体fet元件的各个阶段之一的横截面图；
图24是绘示根据本揭示的实施方式的用于制造ⅲ-v半导体fet元件的各个阶段之一的横截面图；
图25是绘示根据本揭示的实施方式的用于制造ⅲ-v半导体fet元件的各个阶段之一的横截面图；
图26是绘示根据本揭示的实施方式的用于制造ⅲ-v半导体fet元件的各个阶段之一的横截面图；
图27是绘示根据本揭示的实施方式的用于制造ⅲ-v半导体fet元件的各个阶段之一的横截面图；
图28是绘示根据本揭示的实施方式的用于制造ⅲ-v半导体fet元件的各个阶段之一的横截面图；
图29是绘示根据本揭示的实施方式的用于制造ⅲ-v半导体fet元件的各个阶段之一的横截面图。
具体实施方式
应理解以下揭示提供许多不同实施方式或实例，以便实施本揭示的不同特征。下文描述组件及排列的特定实施方式或实例以简化本揭示。当然，这些实施方式或实例仅为示例且并不意欲为限制性。例如，元件的尺寸不限于所揭示的范围或值，但可取决于制程条件及/或元件的期望性质。此外，以下描述中在第二特征上方或第二特征上形成第一特征可包括以直接接触形成第一特征及第二特征的实施方式，且亦可包括可在第一特征与第二特征之间形成额外特征以使得第一特征与第二特征可不处于直接接触的实施方式。出于简明性及清晰的目的，各个特征可以不同比例任意描绘。
进一步地，为了便于描述，本文可使用空间相对性术语(诸如“之下”、“下方”、“下部”、“上方”、“上部”及类似者)来描述诸图中所示出的一个元件或特征与另一元件(或多个元件)或特征(或多个特征)的关系。除了诸图所描绘的定向外，空间相对性术语意欲包含使用或操作中元件的不同定向。元件可经其他方式定向(旋转90度或处于其他定向)且由此可类似解读本文所使用的空间相对性描述词。此外，术语“由…制成”可意谓“包含”或“由…组成”。以下操作的顺序可改变。一或多个额外操作可在以下操作期间或在以下操作之后进行，并且可移除以下操作的一或多个。
在本揭示中，将通过ⅲ-v族半导体材料形成的异质结构施加至高电子迁移率晶体管(high-electronmobilitytransistor,hemt)。更特定地，在高电子迁移率晶体管中施加alxga1-xn/gan(0<x<1)异质结构。在本揭示的实施方式中，alxga1-xn阻障层通过在gan层上进行原位ar等离子处理的pe-ald(plasmaenhancedatomiclayerdeposition,等离子辅助原子层沉积)生长。根据实施方式通过pe-ald形成的alxga1-xn阻障层呈现良好晶体品质及2deg(two-dimensionalelectrongas,二维电子气体)特性。
图1是绘示根据本揭示的实施方式的等离子辅助原子层沉积的例示性流程。在一些实施方式中的操作(1)中，第一源材料提供在基板上方。在一些实施方式中，基板包括在基底基板上磊晶形成的gan层。基底基板可能为gan、蓝宝石或si。第一源材料是用于ⅲ族元素诸如al、ga及in的源材料(前驱物)。例如，第一源材料是三甲基铝(trimethylaluminium,tma或tmal)、三乙基铝(triethylaluminium,tea或teal)、三甲基镓(trimethylgallium,tmg或tmga)、三乙基镓(triethylgallium,teg或tega)、三甲基铟(trimethylindiumtmi或tmin)、三乙基铟(triethylindium,tei或tein)、二-异丙基甲基铟(di-isopropylmethylindium,dipmein)、及乙基二甲基铟(ethyldimethylindium,edmin)的至少一个。在一些实施方式中，使用tma。在一些实施方式中，将腔室中的压力维持于约0.1torr至约1.0torr，并且tma的分压是每个脉冲约0.01torr至约0.05torr。
在操作(1)之后的操作(2)中，非反应性气体是利用来吹扫基板。非反应性气体可包括he、ar、ne及/或n2。在一些实施方式中，ar用作吹扫气体。如图1所示，铝前驱物(tma)的单层在gan基板上形成。在操作(1)及(2)中，不采用用于膜沉积的等离子辅助。
在操作(2)之后的操作(3)中，第二源材料提供在基板上方，由此形成第一半导体材料的第一刚沉积的单层。第二源材料是用于v族元素诸如n、as及sb的源材料(前驱物)。在一些实施方式中，使用原子氮源气体。例如，第二源材料是n2、n2与h2的混合物及nh3的至少一个。第二源气体作为等离子在基板上方供应。在一些实施方式中，将腔室中的压力维持于约0.5torr至约1.5torr，并且n2及h2的气体流率均是约10sccm至约100sccm。
在操作(3)之后的操作(4)中，非反应性气体是利用来吹扫基板。非反应性气体可包括he、ar、ne及/或n2。在一些实施方式中，ar用作吹扫气体。操作(4)中的吹扫气体可与操作(2)中的吹扫气体相同或不同。如图1所示，作为第一刚沉积的单层的aln的单层在gan基板上形成。在操作(4)中，不采用用于膜沉积的等离子辅助。
在操作(4)之后的操作(5)中，等离子是利用来处理第一刚沉积的单层，由此形成第一半导体材料的第一单层，aln单层。在一些实施方式中，用于处理第一单层的等离子的源气体包括he、ar、ne及n2的至少一个。在一些实施方式中，采用ar等离子。原位等离子处理提供了用于aln层的结晶能量。在一些实施方式中，将腔室的压力维持于约0.1torr至约1.0torr，并且ar或he流率是约50sccm至约150sccm。在一些实施方式中，进行等离子处理持续约30秒至约60秒。
可重复操作(1)-(5)以获得期望膜厚度。例如，通过重复操作(1)-(5)五次，可获得具有约0.5nm的厚度的aln层。
当tmg气体用作第一源材料气体(前驱物)并且含氮气体用作第二源材料气体时，形成gan单层。
在一些实施方式中，包括操作(1)-(5)的pe-ald制程于在从约200℃至约800℃的范围中的基板温度进行。在其他实施方式中，基板温度是在从约250℃至约350℃的范围中。
图2a及图2b是绘示在通过使用pe-ald制造的gan层上形成的aln层的xrd(x射线绕射)结果。如图2a所示，xrdθ-2θ扫描确认了在通过利用原位等离子处理进行的pe-ald制备的gan磊晶层上的aln层以六角结构结晶。此外，如图2b所示，xrdω扫描显示了aln阻障层的半峰全幅值(fullwidthathalfmaximum,fwhm)达到360arcsec(＝0.1度)，表示高品质单晶aln层。
图3是绘示通过不同方法制备的aln层的电子性质的比较。如图3所示，原位等离子处理(操作(5))可改良aln/gan异质接面的电子性质。尽管在沉积aln期间不具有原位ar等离子处理的aln/gan异质接面呈现仅1.6×1012cm-2的薄层浓度ns，在沉积aln期间具有原位ar等离子处理的aln/gan异质接面中ns不期望地增加一个数量级至1.4×1013cm-2。针对在aln层上的原位ar等离子处理，迁移率亦不期望地从53.3cm2v-1s-1增加至214.1cm2v-1s-1。通过原位ar等离子处理的aln结晶度的明显增强回应于ns及迁移率的显著增加。薄层电子浓度及迁移率的显著增加可归因于在利用原位ar等离子处理制备的aln/gan异质接面附近2deg的开始。可获得针对原位he等离子处理的相似改良。在gan层上通过利用原位等离子处理进行的pe-ald生长的aln层呈现改良的2deg特性。在一些实施方式中，在图2a及图2b中，aln的厚度是约8nm，这等于80次ald(atomiclayerdeposition,原子层沉积)循环。
图4a及图4b是绘示根据本揭示的实施方式的aln及gan的例示性堆叠的结构。通过改变第一源材料于tma与tmg之间，可形成aln层及gan层的堆叠的结构。
在图4a中，两个aln单层2通过重复使用tma的操作(1)-(5)在基板1上形成。随后，一个gan单层3通过使用tmg的操作(1)-(5)在aln单层2上形成。通过重复两个aln单层2及一个gan单层3的形成，可形成堆叠的alxga1-xn层，其中x为2/3。
在图4b中，一个aln单层2通过使用tma的操作(1)-(5)在基板1上形成，并且随后，一个gan单层3通过使用tmg的操作(1)-(5)在aln单层2上形成。通过重复一个aln单层2及一个gan单层3的形成，可形成堆叠的alxga1-xn层，其中x为1/2。
aln单层2的数量及gan单层3的数量不限于图4a及图4b的情形。aln单层2的总数量(利用tma的操作(1)-(5)的重复数量)可与gan单层3的总数量(利用tmg的操作(1)-(5)的重复数量)相等或不同。当aln单层2的总数量为m1并且gan单层3的总数量为m2时，可形成堆叠的alxga1-xn层，其中x为m1/(m1+m2)。换言的，通过控制aln单层2及gan单层3的数量，可控制algan层的组成。
图5至图11是绘示根据本揭示的实施方式的用于制造ⅲ-v半导体fet元件的各个阶段的例示性横截面图。可改变以下操作的顺序。一或多个额外操作可在以下操作期间或在以下操作之后进行，并且可移除以下操作的一或多个。与前述实施方式相同或相似的材料、配置、操作及结构可应用至以下实施方式，并且可省略详细解释。
在图5中，第一ⅲ-v半导体层20在基板10上磊晶形成。基板10为第ⅲ-v族半导体、蓝宝石及硅之一。在一些实施方式中，基板10为蓝宝石基板。第一ⅲ-v半导体层20可通过使用如上所述的利用原位等离子处理进行的pe-ald形成。
随后，如图6所示，在一些实施方式中，第二ⅲ-v半导体层30通过使用金属有机化学气相沉积(mocvd)在第一ⅲ-v半导体层20上形成。
在一些实施方式中，与第一ⅲ-v半导体层20相比，第二ⅲ-v半导体层30具有较大能带间隙能量。在某些实施方式中，第一ⅲ-v半导体层20由gan制成，并且第二ⅲ-v半导体层30由alxga(1-x)n制成，其中0<x<1。alxga(1-x)n层包括aln的m1个单层及gan的m2个单层，并且x＝m1/(m1+m2)。
在一些实施方式中，第二ⅲ-v半导体层30的厚度是在从约1nm至约100nm的范围中。
随后，如图7所示，通过使用适宜韧化操作图案化第一ⅲ-v半导体层20及第二ⅲ-v半导体层30来隔离。在一些实施方式中，将第一ⅲ-v半导体层20及第二ⅲ-v半导体层30图案化至鳍结构中。
在某些实施方式中，在形成第二ⅲ-v半导体层30之前，第一ⅲ-v半导体层20经历隔离图案化以形成至鳍结构中，并且随后第二ⅲ-v半导体层30通过pe-ald形成。在此情形中，第一ⅲ-v半导体层20的鳍结构的顶表面及侧表面由第二ⅲ-v半导体层30覆盖。
在隔离图案化之后，如图8所示，形成介电层40以覆盖第二ⅲ-v半导体层30的顶表面及第一ⅲ-v半导体层20及第二ⅲ-v半导体层30的侧表面。介电层40包括al2o3、sio2、sin、hfo2、zro2、ta2o5及ga2o3的一或更多层。介电层40可通过化学气相沉积(chemicalvapordeposition,cvd)、物理气相沉积(physicalvapordeposition,pvd)及/或ald形成。在一些实施方式中，介电层40的厚度是在从约1nm至50nm的范围中。
在形成介电层40之后，如图9所示，源极/漏极开口45在介电层40中形成，并且随后，如图10所示，导电材料在源极/漏极开口45中形成，由此形成源电极/漏电极50。在此实施方式中，源极/漏极开口45于第二ⅲ-v半导体层30的表面处停止。在其他实施方式中，源极/漏极开口45穿透至第二ⅲ-v半导体层30中但未到达第一ⅲ-v半导体层20。用于源电极/漏电极50的导电材料为ti、al、ni、及au、以及其合金的至少一个。
随后，如图11所示，栅电极60在介电层40上形成。栅电极60为cr、ni、au、ti、pt、tin、tan、以及cr/au及ni/au的合金的至少一个。
图12至图14是绘示根据本揭示的实施方式的用于制造ⅲ-v半导体fet元件的各个阶段的例示性横截面图。与前述实施方式相同或相似的材料、配置、操作及结构可应用至以下实施方式，并且可省略详细解释。
在此实施方式中，如图12所示，形成源极/漏极开口47以穿过第二ⅲ-v半导体层30并且到达第一ⅲ-v半导体层20。随后，如图13所示，导电材料经填充在源极/漏极开口47中以与第一ⅲ-v半导体层20接触。在形成源电极/漏电极50之后，如图14所示，形成栅电极60。
图15至图20是绘示根据本揭示的另一实施方式的用于制造ⅲ-v半导体fet元件的各个阶段的例示性横截面图。可改变以下操作的顺序。一或多个额外操作可在以下操作期间或在以下操作之后进行，并且可移除以下操作的一或多个。与前述实施方式相同或相似的材料、配置、操作及结构可应用至以下实施方式，并且可省略详细解释。
在第一ⅲ-v半导体层20如图15所示在基板10上磊晶形成之后，如图16所示，将第一ⅲ-v半导体层20图案化至鳍结构中。鳍结构在x方向中延伸。随后，如图17所示，第二ⅲ-v半导体层30通过使用利用原位等离子处理进行的pe-ald在第一ⅲ-v半导体层20的鳍结构上形成。尽管图17是绘示第一ⅲ-v半导体层20及第二ⅲ-v半导体层30的一个横截面，第二ⅲ-v半导体层30覆盖第一ⅲ-v半导体层20的鳍结构的全部顶表面及侧表面。在一些实施方式中，第二ⅲ-v半导体层30的厚度是在从约1nm至约100nm的范围中。
随后，与图8相似，如图18所示，介电层40在第二ⅲ-v半导体层30上形成。在一些实施方式中，介电层40的厚度是在从约2nm至约20nm的范围中。
图19是绘示通过与形成图11的fet相似的操作形成的fet，并且图20是绘示通过与形成图14的fet相似的操作形成的fet。在图19及图20中，栅电极60在y方向中延伸并且介电层40不与第一ⅲ-v半导体层20直接接触。
图21至图26是绘示根据本揭示的实施方式的用于制造ⅲ-v半导体fet元件的各个阶段的例示性横截面图。可改变以下操作的顺序。一或多个额外操作可在以下操作期间或在以下操作之后进行，并且可移除以下操作的一或多个。与前述实施方式相同或相似的材料、配置、操作及结构可应用至以下实施方式，并且可省略详细解释。
第一ⅲ-v半导体层115在基板110上磊晶形成。基板110为ⅲ-v族半导体、蓝宝石及硅之一。在一些实施方式中，基板110为蓝宝石基板。第一ⅲ-v半导体层115可通过使用mocvd形成。
如图21所示，第一ⅲ-v半导体层115经图案化以形成鳍120及凹陷表面121。在一些实施方式中，鳍120的宽度w1是在从约5nm至约100nm的范围中。在一些实施方式中，来自凹陷表面121的鳍120的高度h1是在从约5nm至约500nm的范围中。
在形成鳍120之后，如图22所示，磊晶形成第二ⅲ-v半导体层130以覆盖鳍120及凹陷表面121的顶表面及侧表面。尽管图22是绘示鳍120的横截面，第二ⅲ-v半导体层130可覆盖鳍120的全部侧表面。第二ⅲ-v半导体层130通过使用如上文所述的利用原位等离子处理进行的pe-ald形成。
在一些实施方式中，与第一ⅲ-v半导体层115(鳍120)相比，第二ⅲ-v半导体层130具有较大能带间隙能量。在某些实施方式中，第一ⅲ-v半导体层115(鳍120)由gan制成，并且第二ⅲ-v半导体层130由alxga(1-x)n制成，其中0<x<1。alxga(1-x)n层包括aln的m1个单层及gan的m2个单层，并且x＝m1/(m1+m2)。
在一些实施方式中，第二ⅲ-v半导体层130的厚度是在从约10nm至约100nm的范围中。
在形成第二ⅲ-v半导体层130之后，如图23所示，栅极介电层140在第二ⅲ-v半导体层130上形成。栅极介电层140包括al2o3、sio2、sin、hfo2、zro2、ta2o5及ga2o3的一或更多层。栅极介电层140可通过化学气相沉积(cvd)、物理气相沉积(pvd)及/或ald形成。在一些实施方式中，栅极介电层140的厚度是在从约1nm至约50nm的范围中。
在形成栅极介电层140之后，如图24所示，形成栅电极160。导电材料的覆盖层在栅极介电层140上形成，并且进行图案化操作以界定栅电极160。在一些实施方式中，栅电极160为cr、ni、au、ti、pt、tin、tan以及ni/au及cr/au的合金的至少一个。
随后，如图25所示，形成间隔介电层170。作为间隔介电层170，绝缘材料诸如氧化硅、氮氧化硅或氮化硅的一或更多层通过lpcvd(低压化学气相沈积)、等离子cvd或可流动cvd形成。随后，如图26所示，间隔介电层170经图案化以形成源极/漏极开口并且源极/漏极开口由导电材料填充，由此形成源电极/漏电极150。用于源电极/漏电极150的导电材料为ti、al、ni及au以及其合金的至少一个。源电极/漏电极150与第二ⅲ-v半导体层130接触。
图27至图29是绘示根据本揭示的实施方式的用于制造ⅲ-v半导体fet元件的各个阶段的例示性横截面图。与前述实施方式相同或相似的材料、配置、操作及结构可应用至以下实施方式，并且可省略详细解释。
在如图24所示形成栅电极160之后，如图27所示蚀刻栅极介电层140。在一些实施方式中，亦选择性蚀刻第二ⅲ-v半导体层130。
随后，如图28所示，形成间隔介电层170，并且形成源极/漏极开口以暴露第一ⅲ-v半导体层120。
随后，如图29所示，源极/漏极开口由导电材料填充，由此形成源电极/漏电极150。源电极/漏电极150与第一及第二ⅲ-v半导体层130接触。
应理解，本文并非必须论述全部优点，无特定有点对全部实施方式或实例为必需，或其他实施方式或实例可提供不同优点。
通过使用利用原位等离子处理进行的pe-ald形成的alxga1-xn/gan异质结构可施加在fin-hemt中。pe-ald制程的高保形沉积导致在gan纳米尺度的鳍上alxga1-xn层的高阶梯覆盖。
根据本揭示的实施方式，通过在gan磊晶层上利用原位等离子处理进行的pe-ald生长的alxga1-xn层良好结晶并且呈现显著2deg特性。生长制程可于相对低的沉积温度(例如，200℃至800℃或250℃至350℃)进行。当在gan纳米尺度的鳍上沉积时，通过pe-ald生长的alxga1-xn层呈现优秀阶梯覆盖。因此，gan纳米尺度的鳍的全部侧壁可由alxga1-xn层围绕，由此在gan鳍的侧表面附近产生额外2deg层，由此改良电子性质。pe-ald制程在大面积中呈现良好阶梯覆盖、可靠性及均匀性。
根据本揭示的一个态样，在制造高电子迁移率晶体管的方法中，第一ⅲ-v族半导体层在基板上形成。第一ⅲ-v族半导体层经图案化以形成鳍及凹陷表面。形成第二ⅲ-v族半导体层以覆盖鳍及凹陷表面的顶表面及全部侧表面。第二ⅲ-v族半导体层通过等离子增强原子层沉积形成，其中在每次形成刚沉积的单层时，进行等离子处理。在一或多个前述或以下实施方式中，第二ⅲ-v族半导体层为第一ⅲ-v族半导体层的阻障层。在一或多个前述或以下实施方式中，第一ⅲ-v族半导体层为gan，且第二ⅲ-v族半导体层为alxga1-xn，其中0<x<1。在一或多个前述或以下实施方式中，制造高电子迁移率晶体管的方法进一步包括以下操作。在第二ⅲ-v族半导体层上形成栅极介电层，形成栅电极，并且形成源电极及漏电极。在一或多个前述或以下实施方式中，等离子辅助原子层沉积包括：进行(a)一或多次以及进行(b)一或多次。(a)包括通过以下步骤形成第一半导体材料的第一单层：(a-1)：在基板上方提供第一源材料；(b-1)：在(a-1)之后，利用非反应性气体吹扫基板；(c-1)：在(b-1)之后，在基板上方提供第二源材料，由此形成第一半导体材料的第一刚沉积的单层；(d-1)：在(c-1)之后，利用非反应性气体吹扫基板；以及(e-1)：在(d-1)之后，利用等离子处理第一刚沉积的单层，由此形成第一半导体材料的第一单层。(b)包括通过以下步骤形成第二半导体材料的第二单层：(a-2)：在基板上方提供第三源材料；(b-2)：在(a-2)之后，利用非反应性气体吹扫基板；(c-2)：在(b-2)之后，在基板上方提供第四源材料，由此形成第二半导体材料的第二刚沉积的单层；(d-2)：在(c-2)之后，利用非反应性气体吹扫基板；以及(e-2)：在(d-2)之后，利用等离子处理第二刚沉积的单层，由此形成第二半导体材料的第二单层。在一或多个前述或以下实施方式中，在(e-1)及(e-2)中用于处理第一及第二单层的等离子的源气体包括ar、he、ne及n2的至少一个。在一或多个前述或以下实施方式中，第一ⅲ-v族半导体层为在gan层上磊晶形成的gan。在一或多个前述或以下实施方式中，制造高电子迁移率晶体管的方法进一步包括形成与阻障层接触的源电极及漏电极。在一或多个前述或以下实施方式中，源电极及漏电极与第一ⅲ-v族半导体层接触。
根据本揭示的另一态样，在制造高电子迁移率晶体管的方法中的操作(a)中，ⅲ-v族半导体层在基板上方形成。在操作(b)中，在ⅲ-v族半导体层上，第一半导体材料的第一单层通过以下子操作(a-1)至(e-1)形成。在(a-1)中，在基板上方提供第一源材料。在(b-1)中，在(a-1)之后，利用非反应性气体吹扫基板。在(c-1)中，在(b-1)之后，在基板上方提供第二源材料，由此形成第一半导体材料的第一刚沉积的单层。在(d-1)中，在(c-1)之后，利用非反应性气体吹扫基板。在(e-1)中，在(d-1)之后，利用等离子处理第一刚沉积的单层，由此形成第一半导体材料的第一单层。在一或多个前述或以下实施方式中的操作(c)中，第二半导体材料的第二单层通过以下子操作(a-2)至(e-2)形成在第一单层上。在(a-2)中，在基板上方提供第三源材料。在(b-2)中，在(a-2)之后，利用非反应性气体吹扫基板。在(c-2)中，在(b-2)之后，在基板上方提供第四源材料，由此形成第二半导体材料的第二刚沉积的单层。在(d-2)中，在(c-2)之后，利用非反应性气体吹扫基板。在(e-2)中，在(d-2)之后，利用等离子处理第二刚沉积的单层，由此形成第二半导体材料的第二单层。在一或多个前述或以下实施方式中，重复操作(b)一次以上，并且重复操作(c)一次以上，由此在第一ⅲ-v族半导体层上形成阻障层。在一或多个前述或以下实施方式中，ⅲ-v族半导体层为在gan层上磊晶形成的gan，并且阻障层为alxga1-xn，其中0<x<1。在一或多个前述或以下实施方式中，第三源材料是三甲基铝、三乙基铝、三甲基镓、三乙基镓、三甲基铟、三乙基铟、二-异丙基甲基铟、及乙基二甲基铟之一。在一或多个前述或以下实施方式中，第四源材料包括等离子形式的n2、n2与h2的混合气体、及nh3的至少一个。在一或多个前述或以下实施方式中，操作(b)的重复总数量等于操作(c)的重复总数量。在一或多个前述或以下实施方式中，操作(b)的重复总数量与操作(c)的重复总数量不同。在一或多个前述或以下实施方式中，第一源材料是三甲基铝、三乙基铝、三甲基镓、三乙基镓、三甲基铟、三乙基铟、二-异丙基甲基铟、及乙基二甲基铟之一。在一或多个前述或以下实施方式中，第二源材料包括等离子形式的n2、n2与h2的混合气体、及nh3的至少一个。在一或多个前述或以下实施方式中，在(e-1)中用于处理第一单层的等离子的源气体包括ar、he、ne及n2的至少一个。在一或多个前述或以下实施方式中，在(a-1)至(e-1)中，于在200℃至800℃的温度范围中加热基板。在一或多个前述或以下实施方式中，ⅲ-v族半导体层为磊晶形成的gan层。在一或多个前述或以下实施方式中，在(b-1)及(d-1)中用于吹扫的非反应性气体包括ar、he、ne及n2的至少一个。在一或多个前述或以下实施方式中，制造高电子迁移率晶体管的方法进一步包括形成与阻障层接触的源电极及漏电极。在一或多个前述或以下实施方式中，源电极及漏电极与ⅲ-v半导体层接触。
根据本揭示的另一态样，半导体元件包括设置在基板上方并且通过第一ⅲ-v族半导体形成的鳍结构；形成以覆盖鳍结构的顶表面及全部侧表面的第二ⅲ-v族半导体层；在第二ⅲ-v族半导体层上形成的栅极介电层；在栅极介电层上形成的栅电极；以及源电极及漏电极。第二ⅲ-v族第二半导体层为与第一ⅲ-v族半导体不同的材料。
上文概述若干实施方式或实例的特征，使得熟悉此项技术者可更好地理解本揭示的态样。熟悉此项技术者应了解，可轻易使用本揭示作为设计或修改其他制程及结构的基础，以便实施本文所介绍的实施方式的相同目的及/或实现相同优势。熟悉此项技术者亦应认识到，此类等效结构并未脱离本揭示的精神及范畴，且可在不脱离本揭示的精神及范畴的情况下产生本文的各种变化、替代及更改。