集成芯片和形成图像传感器集成芯片的方法与流程

本发明的实施例涉及集成芯片和形成图像传感器集成芯片的方法。

背景技术：

具有图像传感器的集成电路(IC)例如用于各种现代电子设备，例如照相机和手机。近年来，互补金属氧化物半导体(CMOS)图像传感器已经开始广泛使用，大量地取代电荷耦合器件(CCD)图像传感器。与CCD图像传感器相比，CMOS图像传感器由于功耗低、尺寸小、数据处理快、数据直接输出和制造成本低等原因，越来越受到青睐。一些类型的CMOS图像传感器包括前侧照明(FSI)图像传感器和背侧照明(BSI)图像传感器。

技术实现要素：

本发明的实施例提供了一种集成芯片，包括：感光元件，布置在衬底内；吸收增强结构，沿着所述衬底的背侧布置在所述衬底内；互连结构，沿着所述衬底的前侧布置，并且通过所述感光元件与所述吸收增强结构间隔开；和反射结构，包括介电结构和多个半导体柱，所述多个半导体柱与所述介电结构匹配地接合，所述介电结构和半导体柱沿着所述衬底的前侧布置并且在所述感光元件与所述互连结构之间间隔开，其中，所述多个半导体柱和所述介电结构共同配置为在入射光撞击所述互连结构之前将已经穿过所述吸收增强结构并穿过所述感光元件的入射光反射回所述感光元件。

本发明的另一实施例提供了一种形成图像传感器集成芯片的方法，包括：在衬底的第一侧上实施第一蚀刻工艺，以沿着所述衬底的第一侧限定多个凸起；形成第一介电材料以接合所述凸起并且沿着所述衬底的第一侧建立吸收增强结构；在所述衬底的第二侧上实施第二蚀刻工艺，以沿着所述衬底的第二侧限定多个半导体柱；以及形成围绕所述多个半导体柱的材料以建立反射结构，所述材料具有与所述衬底的折射率不同的折射率；以及在所述衬底的第一侧与所述衬底的第二侧之间的所述衬底中形成感光元件。

本发明的又一实施例提供了一种形成图像传感器集成芯片的方法，包括：在半导体衬底的前侧与所述半导体衬底的背侧之间的所述半导体衬底中形成感光元件；在所述半导体衬底的前侧上实施第一蚀刻工艺，以留下从所述衬底的前侧的凹陷部分向外延伸的多个半导体柱；沿着所述衬底的前侧的凹陷部分形成第一介电材料，所述第一介电材料具有与所述半导体衬底的折射率不同的折射率，以围绕所述多个半导体柱中的每一个，从而建立反射结构；对所述第一介电材料的表面进行平坦化；沿着所述第一介电材料的平坦化表面形成互连结构，所述互连结构包括设置在互连介电结构中的多个金属线；沿着所述半导体衬底的背侧形成滤色器元件；以及形成与所述滤色器元件相邻的微透镜结构，所述微透镜结构通过所述滤色器元件与所述反射结构间隔开。

附图说明

当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本发明的各个方面。应该注意的是，根据工业中的标准实践，各个部件没有按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增加或减少。

图1示出了包括吸收增强结构和反射结构的图像传感器集成芯片的一些实施例的截面图。

图2示出了包括布置在感光元件的相对侧上的吸收增强结构和反射结构的图像传感器集成芯片的一些实施例的顶视图。

图3至图6示出了反射结构的一些附加实施例的一些顶视图。

图7示出了反射结构的一些实施例的截面图。

图8示出了包括布置在感光元件的相对侧上的吸收增强结构和反射结构的图像传感器集成芯片的一些实施例的截面图。图像传感器集成芯片还包括布置在吸收增强结构上方的滤色器阵列和透镜。

图9至图20示出了形成具有吸收增强结构和反射结构的图像传感器集成芯片的方法的一些实施例的截面图，吸收增强结构和反射结构布置在感光元件的相对侧上。

图21示出了形成具有吸收增强结构和反射结构的图像传感器集成芯片的方法的一些实施例的流程图。

具体实施方式

以下公开内容提供了用于实现所提供主题的不同特征的许多不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括以直接接触的方式形成第一部件和第二部件的实施例，并且也可以包括在第一部件和第二部件之间形成额外的部件，使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。

CMOS图像传感器包括多个像素区域，每个像素区域均具有感光元件。多个像素区域和对应的感光元件被布置成阵列，以便共同感测和/或记录光在阵列的感光元件上方传播的图像。近年来，CMOS图像传感器(CIS)集成芯片中的像素区域的数量普遍增加。随着CIS集成芯片中的像素区域的数量增加，由芯片捕获的图像的分辨率也增加。然而，随着像素区域的尺寸变小，由各传感器区域检测到的光量趋向于降低。这种减少的光强度可以导致增加的感测时间、降低的信号噪声容限和/或其他挑战。

在许多现代图像传感器中，滤色器配置为过滤提供给CMOS图像传感器芯片内的不同感光元件的入射光。例如，芯片可以具有布置在第一感光元件上方的配置为穿过红光的第一滤色器、布置在第二感光元件上方的配置为穿过蓝光的第二滤色器等。已经意识到，中介层可以布置在滤色器与感光元件之间。当相邻的中介层具有不同的折射率时，这些层可以根据菲涅尔方程折射(即，光波的传播方向的变化)入射光线。如果界面是非平面的，则折射光可以在横向方向上传播，并且最终导向远离期望的图像传感器，进一步降低要感测的图像的光强度。

本公开涉及一种图像传感器集成芯片，该芯片包括例如布置在衬底内的诸如光电二极管的感光元件。图像传感器集成芯片配置为接收穿过衬底的背侧的入射光。为了增加由感光元件吸收的光量，吸收增强结构设置在衬底的背侧与感光元件之间。此外，包括一系列半导体柱或介电柱的反射结构布置在感光元件与衬底的前侧之间。因此，感光元件“夹在”吸收增强结构与反射结构之间以增加吸收的光量。

因此，在工作期间，入射光穿过衬底的背侧被接收，并且在入射光的一些而不是全部被感光元件吸收之前该入射光穿过吸收增强结构。未被感光元件吸收的剩余光穿过感光元件并撞击反射结构。反射结构将至少一些未被吸收的光重新定向到感光元件。然后，一些反射光被感光元件吸收，使得反射结构有助于提高由图像传感器器件感测的入射光的百分比。

图1示出了包括吸收增强结构114和反射结构120的图像传感器集成芯片100的一些实施例的截面图。

集成的图像传感器集成芯片100包括具有像素区域103的半导体衬底102。像素区域103包括配置为将入射光115(例如，光子)转换成电信号(即，从入射光产生电子-空穴对)的感光元件104。在一些实施例中，感光元件104可以包括光电二极管。在一些实施例中，像素区域103可以布置在半导体衬底102内，作为包括行和/或列的阵列的一部分。

沿着半导体衬底102的前侧102f布置后段制程(BEOL)金属化堆叠件108。BEOL金属化堆叠件108包括互连介电结构110，互连介电结构110包围多个导电互连层112。互连介电结构110包括多个堆叠的层间介电(ILD)层。传输晶体管的栅电极113和源极/漏极区域111控制何时感测存储在像素区域103中的抑制电荷，传输晶体管的栅电极113和源极/漏极区域111也设置在半导体衬底102的前侧102f中或上方。

吸收增强结构114沿着半导体衬底102的背侧102b布置。吸收增强结构114配置为通过改善感光元件104的光子的吸收而增加下面的感光元件104的量子效率。在一些实施例中，吸收增强结构114可以配置为通过改变透射到感光元件104的入射光115的性质来提高量子效率。例如，在一些实施例中，半导体衬底102是单晶硅衬底，并且吸收增强结构114对应于半导体衬底102的背侧102b中的一个或多个凹槽116和与凹槽116匹配地接合的相应凸起117。凹槽填充有介电材料119，诸如与凸起117匹配地接合的二氧化硅层。凸起117是衬底(例如，由单晶硅制成的)的一部分，或者可选地由通过化学气相沉积、等离子体气相沉积等形成的非晶层或多晶硅层制成，凸起117在衬底的背侧102b上。在一些实施例中，凸起117是以有规律地间隔开的间距进行布置的和/或是以周期性模式进行布置的。凹槽116和凸起117相交处的界面114f有助于使入射光115重新定向穿过半导体衬底102并朝向感光元件104。在一些实施例中，如从上方观察的，凸起117是圆形、椭圆形、矩形和/或正方形(通常具有圆角)，并且可以包括成角度的侧壁。凹槽116和凸起117建立增加半导体衬底102的入射光115的吸收的形貌(例如，通过非平面表面减少光的反射)。在一些实施例中，每个凸起117的高度HAE可以在从200nm至1000nm的范围内；并且每个凸起的宽度WAE可以在从100nm至500nm的范围内。在一些实施例中，凸起117的中心可以对应于顶点或断面，凸起117的中心可以根据间隔或间距SAE而间隔开，SAE在从约200nm至约1000nm的范围内。

沿着半导体衬底102的前侧102f布置反射结构120，并且反射结构120布置在感光元件104与BEOL金属化堆叠件108之间。因此，相对于吸收增强结构114，反射结构120布置在感光元件104的相对侧上。反射结构120包括延伸到半导体衬底102的前侧102f中的一系列凹陷122。然后，这些凹陷122填充有材料，该材料的折射率不同于衬底的折射率。例如，在一些实施例中，凹陷122用诸如二氧化硅的介电材料填充，凹陷122采用围绕一系列半导体柱124的栅格结构形式。柱124完全延伸在感光元件104的表面区域下方。由于柱124的宽度、间距和/或材料组成，这些柱124与填充的凹陷122的组合配置为将从背侧102b穿过感光元件104的入射光115反射回感光元件104(参见箭头130)。在一些实施例中，柱124为圆锥体、截头圆锥体、棱锥体、截头棱锥体、圆柱体、立方体或盒子等形状。在一些实施例中，柱的前表面124f的宽度小于与栅电极113相对应的衬底的有源区的前表面的宽度。此外，在一些实施例中，柱的前表面124f的宽度与凹陷的最底表面122b的宽度相同，使得柱124和凹陷122倒置，但是在其他方面具有一致的横截面。

现在同时参考图1至图2，在一些实施例中，柱124具有从衬底的前侧102f测量的相等的高度HRS；具有从上方观察并且在柱124的最大深度的一半处测量的相等的宽度WRS(例如，圆形的相等直径)；和/或具有从上方观察并且在柱的最大深度的一半处测量的相等的长度LRS(例如，圆形的相等直径)。此外，在一些实施例中，相邻柱的中心以相等间隔开的间距SRS间隔开，以限定对柱进行布置的间距，使得任意两个柱的最外边缘之间的最小间距在整个像素区域103上方是相同的。在一些实施例中，SRS可以在从约200nm至约1000nm的范围内。此外，在一些实施例中，柱的高度HRS可以在从200nm至1000nm的范围内。柱的宽度WRS和柱的长度LRS可以在从100nm至500nm的范围内。宽度WRS可以大于、等于或小于宽度WAE；而高度HRS可以大于、等于或小于高度HAE；并且间距SRS可以大于、等于或小于间距SAE。在所示实施例中，侧壁角θRS小于侧壁角θAE，但在其他实施例中，θRS大于或等于侧壁角θAE。

如图2所示，当从上方观察时，柱124可以具有圆形(例如，124p)、正方形、多边形或具有圆角的方块形(例如，124p’)的外周边。在一些其他实施例中，柱也可以具有与给定像素区域内和/或芯片上方的其他柱不同的深度、不同的长度和/或不同的宽度，并且不同的最小间距也可以存在于给定像素103内和/或芯片上方的相邻的柱之间。例如，柱可以具有随机深度、长度、宽度和/或间距，或者可以根据预定图案具有不同的深度、长度、宽度或间距。

柱124的宽度、长度和间距之间的比率(W1/L1/S1)可以根据设计约束而变化，例如设计约束包括将反射回感光元件104和/或被衰减/过滤而反射回感光元件104的光的波长。图3示出了其中W1/L1/S1的比率约为2/2/1的有利实施例，而图4示出了其中W1/L1/S1的比率约为5/5/8的实例。因此，在一些实施例中，如图3所示，例如每个柱124可以具有大于柱之间的最小间距S1的宽度W1；而在其他实施例中，如图4所示，例如每个柱124可以具有小于柱之间的最小间距S1的宽度W1。

图5示出了另一个实例，其中，从上方观察，柱124沿着第一轴线502伸长。因此，在图5中，柱具有沿着第一轴线502测量的长度L1、和在垂直于第一轴线的第二轴线504上测量的宽度W1。长度L1大于宽度W1。此外，沿着相邻的柱124的相邻侧壁之间的第二轴线测量第一最小间距S1，并且沿着相邻的柱124的相邻侧壁之间的第一轴线测量第二最小间距S2，第二最小间距S2可以大于、等于或小于第一最小间距S1。

图6示出了具有不同尺寸的柱的另一个非限制性实例。在图6的实例中，柱的第一子集124a中的每一个均具有第一宽度W1，并具有以第一最小间距S1隔开的侧壁；而柱的第二子集124b中的每一个均具有第二宽度W2，并且具有以与第一最小间距不同的第二最小间距S2隔开的侧壁。第一宽度W1示出为大于第二宽度W2，例如大5％至400％。在图6的实施例中，对于柱124a的第一子集和柱124b的第二子集，柱124a、124b的中心以相等的间距S3间隔开，使得柱124a、124b的中心根据整个像素区域上方的均匀间距进行布置。尽管图6仅示出了两种尺寸的柱(124a、124b)，但是根据实施方式，也可以存在两种以上尺寸的柱。

图7示出了反射结构700的截面图，该反射结构700在页面上的方向相对于前面的图的方向翻转。因此，图7相对于图1“颠倒”。反射结构700包括设置在半导体衬底102的前侧102f中的凹陷或沟槽702、和其留下的从半导体衬底102的表面延伸出的掺杂硅的柱124。例如，凹陷702填充有诸如二氧化硅的材料706，二氧化硅的折射率不同于半导体衬底102的折射率。诸如氮化硅硬掩模的硬掩模708可选地存在于柱124的顶部上方。在一些实施例中，在制造器件期间，硬掩模708覆盖衬底的上表面，并且在硬掩模就位的情况下进行蚀刻以形成沟槽702并将柱124留在原位。由此，在一些情况下，硬掩模708可以保留在最终芯片中的适当位置，但是在其他实施例中，例如图1(和下面的图8)所示，在进行蚀刻之后已经去除了硬掩模708。在一些实施例中，硬掩模708可以具有约100nm的高度Hhm、位于其基部处的在140nm至150nm之间的第一宽度Whm1和位于其顶部处的在90nm与100nm之间的第二宽度Whm2。此外，柱可以具有从约400nm至约410nm的范围内的高度Hp，并且可以具有由在180nm与190nm之间的范围内的柱间距Wps隔开的上部。当然，这里描述的尺寸仅仅是实例，并不以任何方式限制本公开的范围。虽然图1(和下面的图8)没有描绘柱124上方的硬掩模，但是应当理解，这种硬掩模可以存在于可选实施例中。

图8示出了根据一些实施例的包括吸收增强结构814和反射结构120的图像传感器集成芯片800的一些附加实施例的截面图。

图像传感器集成芯片800包括具有多个像素区域103a、103b(分别具有感光元件104a、104b)的半导体衬底102，感光元件104a、104b配置为将入射光115转换为电信号。多个晶体管802沿着半导体衬底102的前侧102f布置。在一些实施例中，多个晶体管802可以包括传输晶体管，传输晶体管配置为将由感光元件104a、104b产生的电荷作为电信号传输。

包括互连介电结构110和多个导电互连层112的BEOL金属化堆叠件108沿着半导体衬底102的前侧102f布置。互连介电结构110包括一个或多个堆叠的层间介电(ILD)层。在各个实施例中，ILD层可以包括一个或多个低k介电层(即介电常数小于约3.9的电介质)、超低k介电层或氧化物(例如，硅氧化物)。多个导电互连层112包括金属线和金属通孔的交替层。在各个实施例中，例如，多个导电互连层112可以包括诸如铜、铝和/或钨的导电金属。

吸收增强结构814沿着半导体衬底102的背侧102b布置。在一些实施例中，吸收增强结构814包括在半导体衬底102的背侧102b上的非平面表面界面。该非平面表面界面包括设置在半导体衬底102的背侧102b中的多个凹槽816以及与凹槽816匹配地接合的多个相应的凸起817。凸起817由单晶硅或非晶硅层或多晶硅层制成。在一些实施例中，例如，凹槽816可以填充有介电材料806，诸如二氧化硅或高k电介质。

在一些实施例中，多个凹槽816可以包括布置在感光元件104a、104b上方的圆锥形凹陷。在其它实施例中，多个凹槽816可以包括锥形凹陷，锥形凹陷的宽度随着与感光元件104a、104b的距离的减小而减小。多个凹槽816可以具有在峰和谷之间交替的锯齿形轮廓。在一些实施例中，锯齿形轮廓可以布置在沿像素区域103a-103b的周边布置的水平平面平台(ledge)810之间。

栅格结构828包括限定位于感光元件104a、104b上面的开口的侧壁。栅格结构828从吸收增强结构814上方的顶表面垂直地延伸到低于半导体衬底102的最高点(例如，半导体衬底102的峰)的底表面。在一些实施例中，栅格结构828的底表面基本上与沿像素区域103a-103b的周边布置的平面平台810对准。在一些实施例中，栅格结构828可以包括金属。例如，栅格结构828可以包括铝。

在一些实施例中，抗反射层804衬于半导体衬底102的背侧102b。在一些实施例中，抗反射层804可进一步衬于凹陷和栅格结构的沟槽的内表面。在一些实施例中，抗反射层804可以包括高k介电层，高k介电层包括氧化铪(HfO2)、氧化钛(TiO2)、铪锆氧化物(HfZrO)、氧化钽(Ta2O3)、氧化铪硅(HfSiO4)、氧化锆(ZrO2)、氧化锆硅(ZrSiO2)等。抗反射层804有助于进一步增加到达感光元件104a、104b的光量。

吸收增强结构814改变透射到半导体衬底102的光子的能量。通过改变透射到衬底的光子的能量，可以增加透射光子的吸收(例如，具有高吸收率的能量可以通过吸收增强结构814进行透射)，从而增加由感光元件104a、104b产生的电荷载流子。此外，吸收增强结构814还可以阻挡光子传播到衬底之外，有效地捕获半导体衬底102内的光子。被捕获的光子随后被半导体衬底102重新吸收，这进一步增加了吸收。

沿着半导体衬底102的前侧102f布置反射结构820，因此反射结构820布置在感光元件104a、104b与BEOL金属化堆叠件108之间。反射结构820包括延伸到半导体衬底102的前侧中的一系列凹陷122、和其留下的从衬底的前侧102f延伸的一系列半导体柱124。凹陷填充有材料，该材料的折射率不同于衬底的折射率。例如，在一些实施例中，凹陷122用诸如二氧化硅的介电材料填充。由于柱124的宽度、间距和材料组成，柱124和填充凹陷的材料配置成将已经穿过感光元件的入射光反射回感光元件104。

在一些实施例中，像素区域103a、103b具有由沟槽隔离部件(诸如浅沟槽隔离(STI)部件或深沟槽隔离(DTI)部件)包围的外周边，沟槽隔离部件周边地围绕各个像素。因此，在图8中，沟槽隔离结构可以对应于附图标记830。在图8的实施例中，用于限制相邻像素之间的电流泄漏的沟槽隔离结构具有与凹陷122相同的截面形状(并且与柱124也是一致的，尽管是颠倒的)。这是有利的，因为沟槽隔离结构830和导柱124可以在一个掩模步骤中形成。然而，在其他实施例中，沟槽隔离结构830可以具有与凹陷122不同的截面形状。例如，隔离结构的侧壁可以比凹陷122的侧壁更宽地隔开，沟槽隔离结构的深度可以不同于凹陷122的深度(例如，沟槽结构的深度可以比凹陷122更深，如830a所示)，和/或沟槽隔离结构与凹陷122和/或柱124的形状相比可以具有更复杂的表面几何形状，例如多面体或球形。这可以利用多个掩模，但是为沟槽隔离结构830和柱124提供更大的微调功能。

多个滤色器822a-822b布置在半导体衬底102的背侧102b上方。多个滤色器822a-822b分别配置为传输特定波长的入射光115。例如，第一滤色器822a(例如，红色滤色器)可以传输具有第一范围内的波长的光，而第二滤色器822b可以传输具有与第一范围不同的第二范围内的波长的光。多个微透镜824布置在多个滤色器822a-822b上方。各个微透镜824与滤色器822a-822b横向对准，并且覆盖在像素区域103a-103b上方。

多个微透镜824配置成将入射光115(例如，光)聚焦到像素区域103a-103b。当入射光115撞击吸收增强结构814与半导体衬底102之间的界面时，入射光115的一部分折射为以与入射光115的角度不同的角度传输的折射辐射。栅格结构828包围各个像素103a、103b，并且配置为阻挡传播到相邻像素区域的折射辐射，从而减少相邻像素区域103a-103b之间的串扰。例如，栅格结构828阻挡在第一像素区域103a内产生的折射辐射传播到第二像素区域103b。

图9至图20示出了形成包括反射结构的图像传感器集成芯片的形成方法的一些实施例的截面图900-2000。尽管参考用于图像传感器集成芯片的形成反射结构的方法描述了图9至图20所示的截面图900-2000，应当理解，图9至图20所示的结构并不限于该形成方法，而是可以独立于该方法。此外，尽管该方法描述了背侧图像(BSI)传感器的形成，应当理解，所公开的反射结构也可以在前侧图像(FSI)传感器中使用。此外，所描述的动作或步骤的顺序不是限制性的，并且可以以其他顺序执行该动作或步骤，其中，该其他顺序根据实施方式增加了额外的动作或步骤或者省略了示出的动作或步骤。

如图9的截面图900所示，沿着衬底902的背侧902b形成第一图案化掩模层904，而衬底902的前侧902f保持未覆盖。衬底902可以是任何类型的半导体本体(例如，硅、SiGe、SOI等)以及与其相关联的任何其它类型的半导体和/或外延层。例如，在一些实施例中，衬底902可以包括基体衬底和外延层。第一图案化掩模层904包括布置在衬底902上方的限定开口906的侧壁。在一些实施例中，第一图案化掩模层904可以通过在衬底902上方沉积感光材料层(例如，正光刻胶或负光刻胶)来形成。感光材料层根据光掩模选择性地暴露于电磁辐射。电磁辐射改变感光材料内的暴露区域的溶解度以限定可溶性区域。感光材料随后被显影以通过去除可溶性区域来限定感光材料内的开口906。

如图10的截面图1000所示，根据第一图案化掩模层(图9的904)在衬底902的背侧902b上实施第一蚀刻工艺。随着第一图案化掩模层就位，通过将衬底902暴露于一种或多种蚀刻剂来实施第一蚀刻工艺。一种或多种蚀刻剂去除衬底902的部分以在衬底902中限定多个凹槽116，从而留下从背侧902b的凹槽部分延伸的一系列凸起117。在一些实施例中，第一蚀刻工艺可以包括干蚀刻工艺。例如，第一蚀刻工艺可以包括耦合等离子体蚀刻工艺，诸如电感耦合等离子体(ICP)蚀刻工艺或电容耦合等离子体(CCP)蚀刻工艺。在其他实施例中，第一蚀刻工艺可以包括湿蚀刻工艺。

如图11的截面图1100所示，根据第二图案化掩模层1102在衬底902的背侧902b上实施第二蚀刻工艺。通过将衬底902的未被掩模覆盖的区域暴露于一种或多种蚀刻剂来实施第二蚀刻工艺，第二蚀刻工艺去除未被掩模覆盖的区域中的衬底902的部分以在衬底902内限定沟槽1106。在一些实施例中，沟槽1106可以布置在衬底902的平坦表面1104上方。在一些实施例中，沟槽1106包括锥形侧壁，锥形侧壁使沟槽1106的宽度分别随着与衬底902的第二侧902b的距离的增加而减小。沟槽1106可以周边地围绕衬底中的各个像素区域103a、103b。

如图12的截面图1200所示，沿着衬底902的背侧902b形成抗反射层804。抗反射层804衬于衬底的背侧902b。在一些实施例中，抗反射层804可以进一步衬于沟槽1106的内表面。在一些实施例中，抗反射层804可以包括高k介电层，高k介电层包括氧化铪(HfO2)、氧化钛(TiO2)、铪锆氧化物(HfZrO)、氧化钽(Ta2O3)、氧化铪硅(HfSiO4)、氧化锆(ZrO2)、氧化锆硅(ZrSiO2)等。在一些实施例中，抗反射层804可以通过沉积技术(例如PVD、CVD、PE-CVD、ALD等)沉积。

如图13的截面图1300所示，在抗反射层804上方形成介电材料层1302。在各个实施例中，介电材料层1302可以包括氧化物(例如，硅氧化物)、TEOS等。在一些实施例中，介电材料层1302可以填充凹槽116，并且还可以包括填充沟槽1306的如从上方观察为环状的介电结构。介电材料层1302可以沉积为具有包括布置在凸起117上方并且彼此相交的多个弯曲表面的上表面1302u。在一些实施例中，可以通过随后的平坦化工艺(例如，化学机械平坦化工艺)去除多个弯曲表面，以沿着线1304形成基本平坦的表面。

如图14的截面图1400所示，随着另一个掩模结构1406就位，实施第三蚀刻工艺以从沟槽1306的上部内和/或上方去除环形结构的介电材料1302。从沟槽1306内去除介电材料层1302产生沟槽1306内的空腔1402。空腔1402随后用一种或多种反射填充材料1404进行填充。在各个实施例中，一种或多种反射填充材料1404可以包括金属，诸如铝(Al)、铑(Rh)、钌(Ru)、铜(Cu)、银(Ag)、金(Au)、钨(W)、钴(Co)、铁(Fe)、钼(Mo)、钛(Ti)、铬(Cr)和/或上述的组合。

在一些实施例中，一种或多种反射填充材料1404可以不填充整个空腔1402，产生包括一种或多种反射填充材料1404的一个或多个反射区域和包括空气间隙的反射区域。例如，在一些实施例中，沟槽1306可以具有弯曲的侧壁，弯曲的侧壁沿衬底902的顶表面限定了开口，衬底902的顶表面，即空腔1402的下部区域具有较小的宽度。当一种或多种反射填充材料1404沉积到空腔1402中时，一种或多种反射填充材料1404可以在填充整个空腔1402之前关闭开口，产生沟槽1306内的空气间隙。

如图15的截面图1500所示，介电材料层806接合到支撑衬底1502。在一些实施例中，支撑衬底1502可以包括硅衬底。在一些实施例中，衬底902可以在接合之后变薄(1504)以形成半导体衬底102。使衬底902变薄允许辐射更容易地传递到半导体衬底102内的感光元件。在各个实施例中，衬底902可以通过蚀刻和/或机械研磨衬底的前侧102f而变薄。

如图16所示，形成第四掩模结构1602，并且随着第四掩模结构1602就位，执行第四蚀刻工艺以在半导体衬底102的前侧102f中同时形成隔离沟槽1604和凹陷1606。因此，凹陷1606留下了从衬底的前侧向上延伸的半导体柱124的阵列；而隔离沟槽1604对应于围绕各个像素区域103a、103b的半导体柱的阵列的环状结构。隔离沟槽1604可以与填充有反射材料1404的栅格对准。通过同时形成柱和隔离沟槽，可以使用单个掩模用于该步骤，例如，柱和隔离沟槽可以对应于彼此具有相同的深度的隔离结构和凹陷(例如，参见图8中的830)。在沟槽隔离结构与半导体柱之间需要更大的控制/区别的其他实施例中，可以使用多个掩模和多个蚀刻，使得沟槽隔离结构和半导体柱可以具有不同的深度(例如，参见图8中的830a)。例如，可以使用第一掩模和第一蚀刻来形成凹陷1606，并且可以使用第二掩模和第二蚀刻来形成隔离沟槽1604。然而，应当理解，使用单个掩模简化了处理、降低了成本，并且代表许多技术节点的良好折衷。

如图17的截面图1700所示，可以形成诸如二氧化硅的一种或多种介电材料1704，以填充环状隔离沟槽1604并填充凹陷1606。然后，可以平坦化介电材料以使介电材料1704的上表面与衬底的前侧102f共面。以这种方式，分别形成沟槽隔离结构830以分别包围各个像素区域103a、103b的半导体柱124的阵列。感光元件104a、104b形成在半导体衬底102的像素区域103a、103b内。在一些实施例中，感光元件104a、104b可以包括通过将一种或多种掺杂剂物质注入到半导体衬底102的前侧102f中来形成的光电二极管。例如，光电二极管可以通过以下步骤形成：(例如，根据掩模层)选择性地实施第一注入工艺以形成具有第一掺杂类型(例如，n型)的第一区域，并且随后实施第二注入工艺以形成与第一区域邻接并具有与第一掺杂类型不同的第二掺杂类型(例如，p型)的第二区域。在一些实施例中，浮动扩散阱(未示出)也可以使用第一注入工艺或第二注入工艺中的一个来形成。

在像素区域103a-103b上方沿着半导体衬底102的前侧102f形成一个或多个晶体管802。在各个实施例中，一个或多个晶体管802可以对应于传输晶体管、源极跟随器晶体管、行选择晶体管和/或复位晶体管。在一些实施例中，一个或多个晶体管802可以通过在半导体衬底102的前侧102f上形成栅极介电膜和栅电极膜来形成。随后对栅极介电膜和栅电极膜进行图案化以形成栅极介电层1702d和栅电极113。侧壁间隔件1702s可以形成在栅电极113的外侧壁上。在一些实施例中，侧壁间隔件1702s可以通过以下步骤形成：在半导体衬底102的前侧102f上沉积间隔件层(例如，氮化物、氧化物等)，并选择性地蚀刻间隔件层以形成侧壁间隔件1702s。然后，在侧壁间隔件1702s的相对侧上形成源极/漏极区域111。在一些实施例中，源极/漏极区域111可以通过离子注入形成，或者可以通过将凹槽蚀刻到半导体衬底的前侧102f中，然后在凹槽中外延诸如SiGe或SiC区域的区域来形成。

如图18的截面图1800所示，多个导电互连层112形成在沿着半导体衬底102的前侧102f形成的互连介电结构110内。在一些实施例中，多个导电互连层112(例如铜层)可以使用镶嵌工艺(例如，单镶嵌工艺或双镶嵌工艺)形成。通过在半导体衬底102的前侧102f上方形成ILD层，蚀刻ILD层以形成通孔和/或金属沟槽，并用导电材料填充通孔和/或金属沟槽来实施镶嵌工艺。在一些实施例中，可以通过沉积技术(例如，PVD、CVD、PE-CVD、ALD等)来沉积ILD层，并且可以使用沉积工艺和/或镀敷工艺(例如电镀、化学镀等)来形成导电材料。在各个实施例中，例如，多个导电互连层112可以包括钨、铜或铝铜。

如图19的截面图1900所示，互连介电结构110接合到载体衬底1902，并且随后去除支撑衬底(图15的1502)。在一些实施例中，接合工艺可以使用布置在介电结构与载体衬底1902之间的中间接合氧化物层(未示出)。在一些实施例中，接合工艺可以包括熔融接合工艺。在一些实施例中，载体衬底1902可以包括硅衬底。

如图20的截面图2000所示，多个滤色器822a-822b也形成在介电材料层806上方。在一些实施例中，可以通过形成滤色器层并图案化滤色器层来形成多个滤色器822a-822b。滤色器层由允许透射具有特定波长范围的辐射(例如光)而阻挡波长在特定范围之外的光的材料形成。

在多个滤色器822a-822b上方形成多个微透镜824。在一些实施例中，多个微透镜824可以通过在多个滤色器之上(例如，通过旋涂方法或沉积工艺)沉积微透镜材料来形成。具有弯曲上表面的微透镜模板(未示出)被图案化在微透镜材料之上。在一些实施例中，微透镜模板可以包括使用分布曝光光剂量暴露的光刻胶材料(例如，对于负光刻胶，更多的光在弯曲部分的底部处暴露，并且较少的光在弯曲部分的顶部处暴露)，显影并烘烤以形成圆形。然后通过根据微透镜模板选择性地蚀刻微透镜材料来形成多个微透镜824。

图21示出了根据一些实施例的形成包括反射结构的图像传感器集成芯片的方法2100的一些实施例的流程图。

尽管本文将方法2100示出和描述为一系列动作或事件，但是将理解的是，这些动作或事件的所示顺序不解释为限制性的意义。例如，除了本文所示出和/或描述的那些之外，一些动作可以以不同的顺序和/或与其他动作或事件同时发生。此外，并不是所有示出的动作都可以用于实现本文描述的一个或多个方面或实施例。此外，本文描述的一个或多个动作可以在一个或多个单独的动作和/或阶段中执行。

在2102处，在衬底的第一侧内形成多个凹槽和/或凸起。在一些实施例中，可以通过根据图案化的掩模层选择性地蚀刻衬底的第一侧来形成多个凹槽和/或凸起。图9至图10示出了与动作2102相对应的一些实施例的截面图900-1000。

在2104处，在衬底的第一侧内形成多个沟槽。在一些实施例中，通过根据第二掩模层选择性地蚀刻衬底的第一侧来形成多个沟槽。图11示出了与动作2104相对应的一些实施例的截面图1100。

在2106处，在衬底的第一侧上方形成抗反射层。在一些实施例中，抗反射层也可以形成在多个沟槽内。图12示出了与2106处相对应的一些实施例的截面图1200。

在2108处，在抗反射层上形成介电材料层。图13示出了与2108处相对应的一些实施例的截面图1300。

在2110处，在多个沟槽内形成反射元件。图14示出了与动作2110相对应的一些实施例的截面图1400。在2112处，从多个沟槽内去除介电材料层以在多个沟槽内形成空腔。在2114处，在空腔内形成一种或多种反射填充材料。

在2116处，将介电材料层耦合到支撑衬底。图15示出了与动作2116相对应的一些实施例的截面图1500。

在2118处，将衬底减薄以减小衬底的厚度。图15示出了与动作2118相对应的一些实施例的截面图1500。

在2120处，在衬底的第二侧形成多个凹陷和/或沟槽。图16示出了与动作2120相对应的一些实施例的截面图1600。

在2122处，用介电材料填充多个凹陷和/或沟槽，以沿衬底的第二侧建立反射结构。图17示出了与动作2122相对应的一些实施例的截面图1700。

在2124处，在衬底的像素区域内形成感光元件。图17示出了与动作2124相对应的一些实施例的截面图1700。

在2126处，在感光元件上方沿着衬底的第二侧形成一个或多个晶体管栅极结构。图17示出了与动作2126相对应的一些实施例的截面图1700。

在2128处，沿着衬底的第二侧在介电结构内形成多个导电互连层。图18示出了与动作2128相对应的一些实施例的截面图1800。

在2130处，将介电结构耦合到载体衬底并移除支撑衬底。图19示出了与动作2130相对应的一些实施例的截面图1900。

在2132处，在吸收增强元件的介电材料层上方形成滤色器和微透镜。图20示出了与动作2132相对应的一些实施例的截面图2000。

一些实施例涉及一种集成芯片，所述集成芯片包括：感光元件，布置在衬底内；吸收增强结构，沿着所述衬底的背侧布置在所述衬底内；和互连结构，沿着所述衬底的前侧布置并且通过所述感光元件与所述吸收增强结构间隔开；反射结构，所述反射结构包括介电结构和与所述介电结构中的相应凹槽匹配地接合的多个半导体柱，沿着所述衬底的前侧布置并且在所述感光元件与所述互连结构之间间隔开。所述多个半导体柱和所述介电结构共同配置为在入射光撞击所述互连结构之前将已经穿过所述吸收增强结构并穿过所述感光元件的入射光反射回所述感光元件。

一些实施例涉及一种集成芯片，所述集成芯片包括：半导体衬底，所述半导体衬底具有第一侧和第二侧；多个像素区域，布置在所述衬底内的阵列中。每个像素区域包括设置在所述衬底的第一侧与所述衬底的第二侧之间的感光元件；吸收增强结构，布置在所述感光元件上方并且沿着所述衬底的第一侧。所述吸收增强结构包括从所述衬底的第一侧向外延伸的多个凸起；沟槽隔离结构，设置在所述衬底的第二侧上并且周边地围绕所述感光元件；反射结构，沿着所述衬底的第二侧布置在所述感光元件下面。所述反射结构被所述沟槽隔离结构周边地包围，并且包括多个半导体柱，所述多个半导体柱配置为将已经穿过所述吸收增强结构并且穿过所述感光元件的入射光反射回所述感光元件。

一些实施例涉及一种集成芯片，所述集成芯片包括：半导体衬底，具有前侧和背侧；感光元件，布置在所述衬底的前侧与背侧之间；和吸收增强结构，包括沿着所述衬底的背侧的多个凸起；滤色器元件，设置在所述吸收增强结构上方；和微透镜，设置在所述滤色器元件上方；互连结构，沿着所述衬底的前侧设置。所述互连结构通过所述感光元件与所述吸收增强结构分离；反射结构，沿着所述衬底的前侧布置并且在所述感光元件与所述互连结构之间间隔开。所述反射结构包括多个半导体柱，所述多个半导体柱从所述衬底的前侧延伸并且沿着所述衬底的前侧与介电结构中的相应的凹陷匹配地接合。所述多个半导体柱共同配置为将已经穿过所述吸收增强结构并且穿过所述感光元件的入射光反射回所述感光元件。

一些实施例涉及一种形成图像传感器集成芯片的方法。在所述方法中，在衬底的第一侧上实施第一蚀刻工艺，以沿着所述衬底的第一侧限定多个凸起；形成第一介电材料以接合所述凸起并且沿着所述衬底的第一侧建立吸收增强结构；在所述衬底的第二侧上实施第二蚀刻工艺，以沿着所述衬底的第二侧限定多个半导体柱；形成围绕所述多个半导体柱的材料，所述材料具有与所述衬底的折射率不同的折射率，从而建立反射结构；在所述衬底的第一侧与所述衬底的第二侧之间的所述衬底中形成感光元件。

在上述方法中，其中，所述材料的形成包括：沉积或生长第二介电材料以接触所述多个半导体柱的侧壁以建立所述反射结构。

在上述方法中，还包括：对所述第二介电材料的表面进行平坦化；以及沿着所述第二介电材料的平坦化表面形成互连结构，所述互连结构包括设置在互连介电结构中的多个金属线。

在上述方法中，还包括：形成衬于所述多个凸起的侧壁的抗反射涂层。

在上述方法中，还包括：在所述吸收增强结构上方形成滤色器元件；以及在所述滤色器元件上方形成微透镜结构。

在上述方法中，其中，所述多个凸起中的每一个均是圆锥形或棱锥形，并且其中，所述多个半导体柱中的每一个均是截头圆锥形或截头棱锥形。

一些实施例涉及一种形成图像传感器集成芯片的方法。在所述方法中，在半导体衬底的前侧与所述半导体衬底的背侧之间的所述半导体衬底中形成感光元件；在所述半导体衬底的前侧上实施第一蚀刻工艺，以留下从所述衬底的前侧的凹陷部分向外延伸的多个半导体柱；沿着所述衬底的前侧的凹陷部分形成具有与所述半导体衬底的折射率不同的折射率的第一介电材料，以围绕所述多个半导体柱中的每一个，从而建立反射结构；对所述第一介电材料的表面进行平坦化；沿着所述第一介电材料的平坦化表面形成互连结构，所述互连结构包括设置在互连介电结构中的多个金属线；沿着所述半导体衬底的背侧形成滤色器元件；形成与所述滤色器元件相邻的微透镜结构，所述微透镜通过所述滤色器元件与所述反射结构间隔开。

一些实施例涉及包括一种集成芯片，所述集成芯片包括：半导体衬底，具有第一侧和第二侧；感光元件，布置在所述第一侧与所述第二侧之间的所述衬底内，并且滤色器元件或微透镜设置在所述第一侧上方；反射结构，沿着所述衬底的第二侧布置，使得所述感光元件将所述反射结构与所述滤色器元件或所述微透镜分离；反射结构包括多个半导体柱，所述多个半导体柱从所述衬底的第二侧延伸并且沿着所述衬底的第二侧与介电结构中的相应的凹陷匹配地接合。所述多个半导体柱配置为将已经穿过所述滤色器元件或所述微透镜并穿过所述感光元件的入射光反射回所述感光元件。

在上述方法中，还包括：在形成所述滤色器元件和所述微透镜结构之前，在所述半导体衬底的背侧上实施第二蚀刻工艺以沿着所述半导体衬底的背侧限定多个凸起；以及形成第二介电材料以与所述多个凸起相接合，并沿着所述半导体衬底的背侧建立吸收增强结构。

在上述方法中，还包括：形成抗反射涂层，所述抗反射涂层衬于沟槽结构的内侧壁和底表面，并且衬于所述多个凸起。

在上述方法中，其中，所述多个凸起中的每一个均是圆锥形或棱锥形，并且其中，所述多个半导体柱中的每一个均是截头圆锥形或截头棱锥形。

在上述方法中，其中，从上方观察，所述半导体柱中的每一个均是圆形的或者具有圆角，并且呈现出彼此相等的横截面宽度，并且所述半导体柱的最邻近的半导体柱的相邻侧壁之间呈现相等的间距。

上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的各个方面。本领域人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中可以对其做出多种变化、替换以及改变。