像素阵列基板的制作方法

本发明是有关于一种基板，且特别是有关于一种像素阵列基板。

背景技术：

随着显示科技的进步，显示面板的解析度规格不断提升。以边缘场切换(Fringe-Field Switching,FFS)模式的显示面板为例，其像素阵列基板包括薄膜晶体管、与薄膜晶体管电性连接的像素电极以及与像素电极重叠的共用电极。一般而言，薄膜晶体管上覆盖有第一绝缘层，共用电极配置于第一绝缘层上，第二绝缘层覆盖共用电极，而像素电极设置于第二绝缘层上。像素电极至少需穿过共用电极的开口以及第二绝缘层的开口方能与薄膜晶体管电性连接。为使像素电极穿过共用电极时不易与共用电极短路，共用电极的开口的所有边缘与第二绝缘层的开口的所有边缘之间需保留一段相当的距离，所述距离占去实际上能用以显示的面积而使解析度不易更进一步地提升。

技术实现要素：

本发明提供一种像素阵列基板，包括所述像素阵列基板的显示面板具有高解析度。

本发明的像素阵列基板包括多个像素单元。每一像素单元包括一薄膜晶体管、配置于薄膜晶体管上的一第一绝缘层、配置于第一绝缘层上的一共用电极、覆盖共用电极的一第二绝缘层以及设置于第二绝缘层上的一像素电极。第一绝缘层具有一第一贯孔，第一贯孔具有于一第一方向上彼此相对的两个第一边缘以及于一第二方向上彼此相对的两个第二边缘。共用电极具有一开口且与第一贯孔连通，开口具有于第一方向上相对的两个第三边缘以及于第二方向上的至少一第四边缘，且共用电极的开口的第三边缘与第一绝缘层的第一贯孔的第一边缘切齐。第二绝缘层具有一第二贯孔且与开口以及第一贯孔连通，共用电极的开口的第四边缘未邻接第一贯孔与第二贯孔。像素电极通过第二绝缘层的第二贯孔、共用电极的开口及第一绝缘层的第一贯孔与薄膜晶体管电性连接。

在本发明的一实施例中，上述的共用电极的开口在第一方向上的宽度与第一绝缘层的第一贯孔在第一方向上的宽度实质相等。

在本发明的一实施例中，上述的共用电极的开口在第二方向上的宽度大于第一绝缘层的第一贯孔在第二方向上的宽度。

在本发明的一实施例中，上述的共用电极具有分别定义开口的第三边缘及至少一第四边缘的相对两个第一侧壁及至少一第二侧壁。第二绝缘层覆盖共用电极的至少一第二侧壁而不覆盖共用电极的第一侧壁。

在本发明的一实施例中，上述的像素电极延伸至覆盖共用电极的第二侧壁的第二绝缘层上，而不覆盖共用电极的第一侧壁。

在本发明的一实施例中，上述的像素电极具有一连接部，用以连接薄膜晶体管，连接部的至少一部分位于第一绝缘层的第一贯孔之内且与共用电极的开口的第三边缘相隔一距离。

在本发明的一实施例中，上述的像素电极具有一连接部，用以连接薄膜晶体管，连接部在第一方向上的宽度小于共用电极的开口在第一方向上的宽度。

在本发明的一实施例中，上述的第二绝缘层的第二贯孔在第一方向上具有彼此相对的两个第五边缘以及在第二方向上彼此相对的两个第六边缘。开口在第二方向上的宽度大于第二绝缘层的第二贯孔在第二方向上的宽度，而第一贯孔的第二边缘与第二贯孔的第六边缘切齐且邻接。

在本发明的一实施例中，上述的第二贯孔的第五边缘与第一贯孔的第一边缘切齐。

在本发明的一实施例中，上述的第二贯孔的第五边缘位于共用电极的实体上而不与第一贯孔的第一边缘切齐。

在本发明的一实施例中，上述的每一像素单元更包括一扫描线以及一数据线，与薄膜晶体管电性连接且彼此交错。扫描线沿第一方向延伸，而数据线沿第二方向延伸。

在本发明的一实施例中，上述的像素阵列基板更包括一触控信号线、一连接电极以及一桥接电极。触控信号线，设置于相邻的两个像素单元的数据线之间且沿着第二方向延伸。连接电极位于触控信号线上方且电性连接于相邻的两个像素单元的两个共用电极之间，桥接电极电性连接于触控信号线与连接电极之间。

在本发明的一实施例中，上述的桥接电极位于相邻的两个像素单元的两个像素电极之间且与像素电极隔开。

在本发明的一实施例中，上述的第二绝缘层更具有第三贯孔，桥接电极通过第三贯孔与连接电极电性连接。

在本发明的一实施例中，上述的第二绝缘层更具有一第四贯孔。第一绝缘层更具有与第四贯孔连通的一第五贯孔。桥接电极通过第四贯孔及第五贯孔与触控信号线电性连接。

在本发明的一实施例中，上述的桥接电极具有延伸至第四贯孔及第五贯孔内的一连接部。桥接电极的连接部在第一方向上的宽度小于第四贯孔在第一方向上的宽度。

基于上述，利用图案化后的共用电极做为在进行绝缘层图案化时第一绝缘层的硬遮罩，可使共用电极的开口的边缘能与贯孔的边缘达成自我对准，使共用电极的开口的边缘能充分地靠近第一绝缘层的贯孔的边缘，而增加共用电极的实体部的面积，进而提升像素阵列基板的开口率。此外，由于像素电极的连接部在第一方向上的宽度小于第一贯孔在第一方向上的宽度，使连接部成为像素电极填入第一贯孔即第二贯孔的细分枝。藉此，当像素电极所属膜层与共用电极所属膜层的对位精度不高时，细的像素电极的连接部也不容易接触到共用电极的侧壁造成短路问题，因而像素阵列基板的制造良率能提升。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。

附图说明

图1为本发明一实施例的像素阵列基板的上视示意图。

图2A为对应图1的剖面线A-A’的剖面示意图。

图2B为对应图1的剖面线B-B’的剖面示意图。

图3为图1的局部r的放大示意图。

图4为本发明一实施例的像素阵列基板的上视示意图。

图5A为对应图1的剖面线C-C’的剖面示意图。

图5B为对应图1的剖面线D’-D”的剖面示意图。

图6为图1的局部r’的放大示意图。

图7为本发明另一实施例的像素阵列基板的局部放大图。

图8为对应图7的剖面线E-E’的剖面示意图。

其中，附图标记：

1：显示区

2：周边区

10、10a：像素阵列基板

100、100a：像素单元

110：基底

120：栅极绝缘层

130：第一绝缘层

132：第一贯孔

134：第一边缘

135：第五贯孔

136：第二边缘

137：第八边缘

140：共用电极

142、143：开口

144：第三边缘

145：第一侧壁

146：第四边缘

147：第二侧壁

149：边缘

149a：侧壁

150、150a：第二绝缘层

152、152a：第二贯孔

153：第三贯孔

154、154a：第五边缘

155：第四贯孔

156、156a：第六边缘

157：第七边缘

158：第九边缘

160：像素电极

162：连接部

164：狭缝

170：触控信号线

180：连接电极

188：第十边缘

190：桥接电极

192：连接部

194：导电图案

200：触控感测电极

CH：半导体层

D：漏极

D1：第一方向

D2：第二方向

DL：数据线

G：栅极

K1、K2：距离

R：区域

r：局部

r’：局部

S：源极

SL：扫描线

T：薄膜晶体管

W1、W2、W3、W4、W5a、W6、W6a、W7、W8、Wa、Wa’、Wb、Wc、Wd、Wd’：宽度

A-A’、B-B’、C-C’、D’-D”、E-E’：切割线

具体实施方式

以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。

图1为本发明一实施例的像素阵列基板10的上视示意图。图2A为对应图1的剖线A-A’的像素阵列基板10的剖面示意图。图2B为对应图1的剖线B-B’的像素阵列基板10的剖面示意图。

请参照图1及图2A，像素阵列基板10包括多个像素单元100。多个像素单元100配置于基底110上。基底110主要是用以承载像素阵列基板10的构件。在本实施例中，基底110的材质可为玻璃、石英、有机聚合物、或是不透光/反射材料(例如：晶圆、陶瓷、或其他可适用的材料)、或是其他可适用的材料。图1仅示意性绘示像素阵列基板10的两个像素单元100，但像素阵列基板10所包括的像素单元100的数量并不限于两个，像素阵列基板10所包括的像素单元100的数量可视实际需求(例如：解析度规格)而定。本领域具有通常知识者根据图1所绘的两个像素单元100及下列说明应能实现所需的像素阵列基板10。

请参照图1及图2A，每一像素单元100包括薄膜晶体管T、第一绝缘层130、共用电极140、第二绝缘层150及像素电极160。在本实施例中，每一像素单元100更包括对应的扫描线SL及数据线DL。扫描线SL及数据线DL设置于基底110上。扫描线SL与数据线DL彼此交错设置。扫描线SL大致上沿着第一方向D1延伸，数据线DL大致上沿着第二方向D2延伸，而第一方向D1与第二方向D2交错。举例而言，在本实施例中，第一方向D1与第二方向D2可以垂直，但本发明不以此为限。基于导电性的考量，扫描线SL与数据线DL一般是使用金属材料，但本发明不限于此，在其他实施例中，扫描线SL与数据线DL也可以使用其他导电材料，例如：合金、金属材料的氮化物、金属材料的氧化物、金属材料的氮氧化物、或是金属材料与其他导电材料的堆叠层。

薄膜晶体管T与扫描线SL及数据线DL电性连接。详言之，在本实施例中，薄膜晶体管T包括栅极G、半导体层CH以及分别与半导体层CH的不同两区电性连接的源极S与漏极D。栅极G与半导体层CH之间设有栅极绝缘层120。扫描线SL与薄膜晶体管T的栅极G电性连接。举例而言，在本实施例中，栅极G可以是由扫描线SL向外延伸的一凸块，但本发明不以此为限。数据线DL与薄膜晶体管T的源极S电性连接。举例而言，在本实施例中，源极S可以是数据线DL与半导体层CH重叠的一部分，但本发明不以此为限。

请参照图2A，在本实施例中，栅极G可以位于半导体层CH的下方，而薄膜晶体管T可以是底部栅极型(bottom gate)晶体管。然而，本发明不限于此，根据其他实施例，薄膜晶体管T也可以是顶部栅极型(top gate)晶体管或其它适当型式的晶体管。另外，在本实施例中，栅极G与扫描线SL可以同属第一导电层，数据线DL、源极S与漏极D可同属第二导电层。然而，本发明不以此为限，在其它实施例中，栅极G、扫描线SL、数据线DL、源极S与漏极D各自所属的膜层也可视实际需求变化之。

请参照图1、图2A及图2B，像素电极160与薄膜晶体管T电性连接。详言之，像素电极160与薄膜晶体管T的漏极D电性连接。举例而言，在本实施例中，像素单元100还包括与漏极D电性连接的导电图案194，像素电极160具有连接部162，像素电极160的连接部162可直接覆盖导电图案194，以通过导电图案194与薄膜晶体管T的漏极D电性连接。在本实施例中，导电图案194与薄膜晶体管T的漏极D可以同属第二导电层，但本发明不以此为限，在其它实施例中，像素电极160也可以通过其它构件与薄膜晶体管T电性连接。

在本实施例中，像素电极160可以是透明导电层，其包括金属氧化物，例如：铟锡氧化物、铟锌氧化物、铝锡氧化物、铝锌氧化物、铟锗锌氧化物、或其它合适的氧化物、或者是上述至少二者的堆叠层，但本发明不以此为限。本发明并不限制像素电极160必需完全透明；在其它实施例中，若像素阵列基板10应用于反射式或半穿半反式的显示面板，则像素电极160也可以是反射导电层或反射导电层与透明导电层的组合。

请参照图1，共用电极140与像素电极160重叠。在本实施例中，共用电极140与像素电极160设置于同一基底110上。像素电极160具有多个狭缝164，狭缝164的边缘与共用电极140之间的电场用以驱动显示介质(例如：液晶)。换言之，在本实施例中，包括像素阵列基板10的显示面板(未绘示)例如是边缘场切换(Fringe-Field Switching,FFS)模式的显示面板。

在本实施例中，每一像素单元100可包括与各自的像素电极160重叠的共用电极140。在显示模式下，多个像素单元100的多个共用电极140具有相同的共用电压(common voltage)。在本实施例中，相邻的像素单元100的共用电极140之间具有一间距SP(绘于图1)，像素阵列基板10更包括连接电极180(绘于图1及图5B)，连接电极180设置于间距SP中，以电性连接于相邻的多个像素单元100的多个共用电极140之间。在本实施例中，连接电极180与共用电极140可属于同一膜层，但本发明不以此为限。于其他实施例中，亦可能相邻的像素单元100的共用电极140之间不具有间距。

图3为图1的局部r的放大示意图。请参考图1、图2A、图2B及图3，第一绝缘层130(标示于图2A)配置于薄膜晶体管T上，以覆盖薄膜晶体管T。第一绝缘层130具有第一贯孔132，其中第一贯孔132具有于第一方向D1上彼此相对的两个第一边缘134(标示于图2A及图3)以及于第二方向D2上彼此相对的两个第二边缘136(标示于图2B及图3)。在本实施例中，第一贯孔132的俯视形状例如是八边形。然而，本发明不以此为限，根据其他实施例，第一贯孔132的俯视形状也可为矩形、其它多边形、圆形或其它适当形状。在本实施例中，第一绝缘层130的材料包括无机材料(例如：氧化硅、氮化硅、氮氧化硅、其它合适的材料、或上述至少二种材料的堆叠层)、有机材料、或其它合适的材料、或上述的组合。

请参考图1、图2A及图2B，在本实施例中，共用电极140配置于第一绝缘层130上，且具有开口142。共用电极140的开口142的一部分与第一贯孔132连通。请参考图1、图2A、图2B及图3，共用电极140的开口142具有于第一方向D1上相对的两个第三边缘144(标示于图2A及图3)以及于第二方向D2上的至少一第四边缘146(标示于图2B及图3)。共用电极140具有相对两个第一侧壁145(标示于图2A)及至少一第二侧壁147(标示于图2B)。换句话说，共用电极140的第一侧壁145定义开口142的第三边缘144，而第二侧壁147定义开口142的第四边缘146。

请参照图1、图2A及图3，在本实施例中，共用电极140的开口142的第三边缘144与第一绝缘层130的第一贯孔132的第一边缘134切齐。换句话说，共用电极140的开口142在第一方向D1上的宽度W1与第一绝缘层130的第一贯孔132在第一方向D1上的宽度W3实质相等。此外，如图2A所示，共用电极140的开口142以及与其连通的第一绝缘层130的第一贯孔132暴露出与漏极D电性连接的导电图案194。

请参考图1、图2B以及图3，在本实施例中，共用电极140的开口142在第二方向D2上的宽度W2可以选择性地大于或等于第一绝缘层130的第一贯孔132在第二方向D2上的宽度W4。如图2B及图3所示，共用电极140的开口142在第二方向D2上的第四边缘146不会与第一贯孔132在第二方向D2上的第二边缘136切齐，且共用电极140的开口142的第四边缘146与第一绝缘层130的第一贯孔132的第二边缘136相隔一段距离K1。如图2B所示，部分的第二绝缘层150覆盖共用电极140的第二侧壁147，且位于共用电极140的第四边缘146与第一绝缘层130的第二边缘136之间；部分的像素电极160跨越所述部分的第二绝缘层150，以和导电图案194接触，进而与薄膜晶体管T的漏极D电性连接。藉此，像素电极160能与漏极D电性连接，但不会与共用电极140短路。

请参考图1、图2A、图2B及图3，在本实施例中，每一像素单元100的第二绝缘层150覆盖共用电极140且具有第二贯孔152。第二绝缘层150的第二贯孔152与共用电极140的部分开口142以及第一绝缘层130的第一贯孔132连通。共用电极140的开口142的第四边缘146没有邻接于第一绝缘层130的第一贯孔132以及第二绝缘层150的第二贯孔152。第二绝缘层150覆盖共用电极140的第二侧壁147而不覆盖共用电极140的第一侧壁145。

在本实施例的像素阵列基板10的制程中，于完成薄膜晶体管T后，依序形成整面的第一绝缘层130、具有开口142的共用电极140以及整面的第二绝缘层150；接着，可利用同一光罩同时图案化第一绝缘层130及第二绝缘层150，以形成第二绝缘层150的第二贯孔152及第一绝缘层130的第一贯孔132。在图案化第一绝缘层130及第二绝缘层150之前，由于具有开口142的共用电极140是配置在第一绝缘层130上，因此，在图案化第一绝缘层130及第二绝缘层150的过程中，共用电极140会保护其下的第一绝缘层130，共用电极140可视为第一绝缘层130的硬遮罩(hard mask)，而共用电极140的开口142的第三边缘144与第一绝缘层130的第一贯孔132的第一边缘134会自我对准(self align)。藉此，共用电极140的开口142的第三边缘144能非常充分地靠近第一绝缘层130的第一贯孔132的第一边缘134(即共用电极140的开口142的第三边缘144与第一绝缘层130的第一贯孔132的第一边缘134对齐)，而增加共用电极140的实体部的设置面积，进而提升像素阵列基板10的开口率。请参照图2A及图3，具体而言，第二绝缘层150的第二贯孔152在第一方向D1上具有彼此相对的两个第五边缘154。

请参照图2B及图3，第二绝缘层150的第二贯孔152在第二方向D2上具有彼此相对的两个第六边缘156。共用电极140的开口142在第二方向D2上的宽度W2可选择性地大于第二绝缘层150的第二贯孔152在第二方向D2上的宽度W6。在本实施例中，第一贯孔132的第二边缘136与第二贯孔152的第六边缘156可切齐且邻接，第二贯孔152的第五边缘154与第一贯孔132的第一边缘134切齐。更进一步地说，在本实施例中，由于第二绝缘层150的第二贯孔152及第一绝缘层130的第一贯孔134是利用同一遮罩形成，且第二贯孔152的面积不与共用电极140的实体部重叠，因此，第二绝缘层150的第二贯孔152的边缘与第一绝缘层130的第一贯孔134的边缘实质上可完全切齐。然而，本发明不以此为限，在其它实施例中，第二绝缘层150的第二贯孔152的边缘与第一绝缘层130的第一贯孔134的边缘也可部分切齐，部分不切齐，以下将配合其它图示于后续段落举例明之。

请参考图1、图2A、图2B及图3。在本实施例中，像素电极160设置于第二绝缘层150上，且通过第二绝缘层150的第二贯孔152、共用电极140的开口142及第一绝缘层130的第一贯孔132与薄膜晶体管T的漏极D电性连接。具体而言，像素电极160于第二方向D2上延伸至覆盖共用电极140的第二侧壁147的第二绝缘层150上，而不覆盖共用电极140的第一侧壁145。像素电极160的连接部162自于垂直基板方向上与共用电极140重叠的部分像素电极160延伸至第二绝缘层150的第二贯孔152、共用电极140的开口142以及第一绝缘层130的第一贯孔132中。连接部162于第二方向D2上跨过第二绝缘层150的第六边缘156以及第一绝缘层130的第二边缘136进入第二贯孔152、与第二贯孔152重叠的部分开口142以及第一贯孔132的面积内。

在本实施例中，像素电极160的连接部162在第一方向D1上的宽度Wb小于共用电极140的开口142在第一方向D1上的宽度W1。于垂直基板方向上视之，连接部162与共用电极140的开口142的相对两第三边缘144在第一方向D1上分别相隔距离Wa、Wa’。连接部162可视为像素电极160填入第二贯孔152及第一贯孔132的细分支。由于连接部162在第一方向D1上的宽度Wb小于共用电极140的开口142在第一方向D1上的宽度W1(宽度W1即共用电极140的相对两第一侧壁145在第一方向D1上的距离)，因此，即使像素电极160所属膜层与共用电极140所属膜层的对位精度不高，细的像素电极160的连接部162也不容易接触到共用电极140的第一侧壁145而造成短路问题。藉此，像素阵列基板10的制造良率能提升。举例而言，在本实施例中，连接部162的宽度Wb可例如为2.5μm-4μm，而开口142的宽度W1可例如为10μm-12μm，但本发明不以此为限。

图4为本发明一实施例的像素阵列基板的上视示意图。图1即为图4的区域R的放大图。请参照图1及图4，在本实施例中，相邻的像素单元100的多个共用电极140可通过连接电极180(标示于图1)电性连接。在触控模式下，彼此电性连接且集中在同一区块的多个共用电极140构成一组共用电极，同一组的多个共用电极140可视为一个触控感测电极200(标示于图4)。换言之，本实施例的像素阵列基板10整合有触控功能，像素阵列基板10与显示介质(未绘示)及对向基板(未绘示)组合后可形成内嵌式(in-cell)触控显示面板。在本实施例中，像素阵列基板10包括由所述多组共用电极140形成的多个触控感测电极200及多条触控信号线170。每一组的多个共用电极140(即每一个触控感测电极200)可电性连接至对应的至少一条触控信号线170。多条触控信号线170延伸至像素电极160所在显示区1(标示于图4)外，以与位于周边区2(标示于图4)的多个接垫(未绘示)电性连接。

图5A为对应图1的剖线C-C’的像素阵列基板10的剖面示意图。图5B为对应图1的剖线D’-D”的像素阵列基板10的剖面示意图。图6为图1的局部r’的放大示意图。请参考图1及图5B，在本实施例中，第二绝缘层150更具有第二贯孔152外的第三贯孔153，且第三贯孔153位于相邻的多个像素单元100的多个像素电极160之间。第三贯孔153可与电性连接于相邻两共用电极140之间的连接电极180至少部分重叠。在本实施例中，第三贯孔153的俯视形状可以是八边形。然而，本发明不以此为限，根据其他实施例，第三贯孔153的俯视形状也可为矩形、其它多边形、圆形或其它适当形状。

在本实施例中，像素阵列基板10还包括桥接电极190，桥接电极190与连接电极180至少部分重叠。桥接电极190位于相邻的多个像素单元100的多个像素电极160之间且与像素电极160电性隔离。在本实施例中，桥接电极190与像素电极160可属于同一膜层，但本发明不以此为限。桥接电极190可通过第二绝缘层150的第三贯孔153与电性连接于相邻两共用电极140之间的连接电极180电性连接。也就是说，桥接电极190的一端与用以做为触控感测电极200的共用电极140电性连接，而桥接电极190的另一端(即连接部192)可通过第二绝缘层150的第四贯孔155、共用电极140所属膜层的部分开口143及第一绝缘层130的第五贯孔135与触控信号线170电性连接。

请参考图1及图5A，触控信号线170设置于基底110上，位于相邻的两个像素单元100的数据线DL之间且大致上沿着第二方向D2延伸或与数据线DL大致平行设置。在本实施例中，触控信号线170与数据线DL以及薄膜晶体管T的源极S以及漏极D可同属于第二导电层，但本发明不以此为限。

请参考图1、图5A、图5B及图6，在本实施例中，第二绝缘层150更具有第二贯孔152及第三贯孔153外的第四贯孔155。第一绝缘层130更具有与第四贯孔155连通的第五贯孔135。在本实施例中，第四贯孔155及第五贯孔135的俯视形状可以是八边形。然而，本发明不以此为限，根据其他实施例，第四贯孔155及第五贯孔135的俯视形状也可为矩形、其它多边形、圆形或其它适当形状。在本实施例中，相邻的共用电极140于第一方向D1上具有彼此相对的两个边缘149，相对两边缘149及连接于相对两边缘149之间的连接电极180的第十边缘188(于第二方向D2上)定义出共用电极140所属膜层的开口143。第二绝缘层150的第四贯孔155与第一绝缘层130的第五贯孔135连通。于第一方向D1上，第二绝缘层150的第四贯孔155的相对两个第七边缘157与共用电极140彼此相对的两个边缘149切齐。此外，共用电极140的开口143的相对两边缘149与第一绝缘层130的第五贯孔135的相对两第八边缘137切齐。

请参考图1、图5A、图5B及图6。在本实施例中，桥接电极190设置于第二绝缘层150上，且通过第二绝缘层150的第四贯孔155、共用电极140的部分开口143及第一绝缘层130的第五贯孔135与触控信号线170电性连接。与前述的开口142类似，共用电极140的开口143在第一方向D1上的宽度W8与第一绝缘层130的第五贯孔135在第一方向D1上的宽度W7实质相等。此外，第四贯孔155及第五贯孔135与部分的触控信号线170重叠。

在本实施例中，第二绝缘层150的第四贯孔155在第二方向上D2上的第九边缘158于垂直基板方向上不会与共用电极140所属膜层的开口143的第十边缘188切齐。换言之，第九边缘158与第十边缘188会相隔一段距离K2。在本实施例中，第二绝缘层150于第一方向D1上覆盖共用电极140，于第二方向D2上覆盖连接电极180，且第四贯孔155与第五贯孔135连通。连接电极180的第十边缘188没有邻接于第一绝缘层130的第五贯孔135以及第二绝缘层150的第四贯孔155。具体而言，第二绝缘层150覆盖连接电极180的第十边缘188而不覆盖相邻的共用电极140的彼此相对的两个边缘149。

在本实施例的像素阵列基板10的前述制程中，在图案化第一绝缘层130及第二绝缘层150之前，由于具有开口143的共用电极140所属的膜层配置在第一绝缘层130上，因此，在图案化第一绝缘层130及第二绝缘层150的过程中，共用电极140所属膜层会保护其下的第一绝缘层130，而共用电极140所属膜层的开口143的相对的两个边缘149与第一绝缘层130的第五贯孔135的第八边缘137会自我对准(self align)。藉此，共用电极140所属的膜层的开口143的边缘149能非常充分地靠近第一绝缘层130的第五贯孔135的第八边缘137(即共用电极140所属的膜层的开口143的边缘149与第一绝缘层130的第五贯孔135的第八边缘137对齐)，而增加共用电极140所属的膜层的设置面积，进而提升像素阵列基板10的开口率。

请参考图1、图5A、图5B及图6。在本实施例中，桥接电极190设置于第二绝缘层150上，且通过第二绝缘层150的第四贯孔155及第一绝缘层130的第五贯孔135与触控信号线170电性连接。具体而言，桥接电极190的连接部192自与连接电极180重叠的部分桥接电极190延伸至第二绝缘层150的第四贯孔155及第一绝缘层130的第五贯孔135中。详言之，连接部192于第二方向D2上可跨过第九边缘158进入第四贯孔155以及第五贯孔135的面积内。连接部192在第一方向D1上的宽度Wc小于第五贯孔135在第一方向上的宽度W7，且与共用电极140的相对两边缘149分别相隔距离Wd、Wd’。

在本实施例中，桥接电极190的连接部192在第一方向D1上的宽度Wc小于第五贯孔135在第一方向D1上的宽度W7。连接部192可视为桥接电极190的填入第四贯孔155及第五贯孔135的细分支。由于连接部192在第一方向D1上的宽度Wc小于第五贯孔135在第一方向D1上的宽度W7(宽度W7即相邻两个共用电极140的边缘149在第一方向D1的距离)，因此，即使桥接电极190所属膜层与共用电极140所属膜层的对位精度不高，细的桥接电极190的连接部192也不容易接触到共用电极140的定义边缘149的侧壁149a而造成短路问题。藉此，像素阵列基板10的制造良率能提升。举例而言，在本实施例中，连接部192的宽度Wc可例如为2.5μm-4μm，而第五贯孔135的宽度W7可例如为10μm-12μm，但本发明并不以此为限。

由上述可知，同一组的多个共用电极140通过连接电极180电性连接成一个触控感测电极200，一个触控感测电极200利用桥接电极190电性连接至触控信号线170，以使共用电极140在触控模式下可以通过触控信号线170传送及/或接收触控信号，进而判断使用者的触碰位置。

图7为本发明另一实施例的像素阵列基板10a的局部ra放大图。图8为对应图7的剖线E-E’的像素阵列基板10a的剖面示意图。图7及图8的像素阵列基板10a与前述图3及图2A的像素阵列基板10类似，因此相同或相似的元件以相同或相似的标号标示。在此仅说明像素阵列基板10a与像素阵列基板10的差异，未说明的部分请对应地参照前述的说明。请参照图7与图8，在本实施例中，像素单元100a的第二绝缘层150a的第二贯孔152a的第五边缘154a位于共用电极140的实体部上而不与第一贯孔132的第一边缘134切齐。具体而言，在图案化第一绝缘层130及第二绝缘层150之前，由于具有开口142的共用电极140是配置在第一绝缘层130上，因此，在图案化第一绝缘层130及第二绝缘层150a的过程中，共用电极140会保护其下的第一绝缘层130，因此共用电极140可视为第一绝缘层130的硬遮罩。在利用同一遮罩同时图案化第一绝缘层130及第二绝缘层150后，由于第一绝缘层130以及第二绝缘层150a材质不同，蚀刻速率不同，第一绝缘层130因受到共用电极140的遮蔽而使得第一贯孔132的宽度小于第二绝缘层150a的第二贯孔152a的宽度，且蚀刻后第二绝缘层150的第二贯孔152a在第一方向D1上的宽度W5a大于开口142在第一方向D1上的宽度W1，因此位于共用电极140上的第二绝缘层150a的第二贯孔152a在第一方向D1上的宽度W5a，会大于开口142在第一方向D1上的宽度W1。开口142的第三边缘144与第一贯孔132的第一边缘134切齐，而第二贯孔152a的第五边缘154a与第一边缘134会相隔一段距离d1，第五边缘154a不会与第一边缘134切齐。

综上所述，本发明一实施例的像素阵列基板包括多个像素单元。每一像素单元包括薄膜晶体管、第一绝缘层、共用电极、第二绝缘层以及像素电极。第一绝缘层的第一贯孔的相对的两个第一边缘与共用电极的开口的相对的两个第三边缘切齐。第二绝缘层的第二贯孔与开口以及第一贯孔连通。共用电极的开口的第四边缘未邻接第一贯孔与第二贯孔且像素电极通过第二贯孔、开口及第一贯孔与薄膜晶体管电性连接。

利用将像素电极的连接部于第一方向上的宽度设为小于第一贯孔于第一方向上的宽度，使连接部成为像素电极填入第一贯孔及第二贯孔的细分支，因此，即使像素电极所属膜层与共用电极所属膜层的对位精度不高，细的像素电极的连接部也不容易接触到共用电极的侧壁造成短路问题。藉此，像素阵列基板的制造良率能提升。另外，在图案化第一绝缘层以及第二绝缘层时，通过将共用电极做为第一绝缘层的硬遮罩，可使共用电极的开口于第一方向上的边缘与贯孔的边缘自我对准，使共用电极的开口的边缘能非常充分地靠近第一绝缘层的第一贯孔的第一边缘，而增加共用电极的实体部的面积，进而提升像素阵列基板的开口率。

虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视后附的申请专利范围所界定者为准。