STT-MRAM存储器的制作方法

本申请涉及stt-mram存储器领域，具体而言，涉及一种stt-mram存储器。

背景技术：

stt-mram存储器包括多个矩阵排列的存储单元，每个存储单元包括mtj位元以及与mtj位元电连接的开关器，一般的开关器为cmos。

目前，stt-mram存储器中，采用cmos中的多晶硅栅互联布局的方式形成一条字线，通常多晶硅栅极较长(一千个位线的长度)，造成较大的(rcdelay)，导致stt-mram存储器的存储速度较慢。

为了缓解上述问题，现有技术中通常每隔一定数量的存储单元，都要将多晶硅栅极连接至金属，利用与金属并联来降低电阻以提高存储速度，但是，这种方案需要采用虚拟位元(dummybit)将不同的行或列的栅极连接在一起，再将该虚拟位元与金属连接，虚拟位元会占据一定的面积，使得stt-mram存储器中的存储单元的密度较小，如每8个、16个与32个存储单元连接至金属的stt-mram存储器中，会损耗的面积分别为12.5％、6.25％与3.125％，进而使得stt-mram存储器的存储密度较小。

技术实现要素：

本申请的主要目的在于提供一种stt-mram存储器，以解决现有技术中的stt-mram存储器不能同时具有较快的存储速度与较大的存储密度的问题。

为了实现上述目的，本申请提供了一种stt-mram存储器，该stt-mram存储器包括多个存储单元，各上述存储单元包括设置在衬底上的且相互电连接的mtj位元与开关器，各上述开关器的一个电极互联形成栅极条，上述stt-mram存储器还包括：至少一个并联金属层，各上述并联金属层设置在一个上述栅极条的远离上述衬底的表面上。

进一步地，上述stt-mram存储器还包括多个上述并联金属层，并且各上述并联金属层一一对应的设置在上述栅极条的表面上。

进一步地，上述并联金属层的材料选自铜、钨、铝、银、钴与钛中的一种或多种。

进一步地，上述并联金属层的厚度在40～60nm之间。

进一步地，上述开关器为cmos，且上述cmos包括栅极，上述栅极包括设置在上述衬底上且沿远离上述衬底的方向依次叠置设置的栅氧层、多晶硅层以及金属硅化物层，其中，各上述栅氧层设置在上述衬底上，且各上述cmos还包括侧墙，上述侧墙设置在上述栅极的侧壁上。

进一步地，上述stt-mram存储器还包括：第一介电层，设置在上述栅极的远离上述衬底的表面上以及上述栅极两侧的上述衬底上，上述第一介电层中开设有多个第一通孔，各上述第一通孔与各上述金属硅化物层连接，上述并联金属层设置在上述第一通孔中。

进一步地，上述第一介电层中开设有多个第二通孔与多个第三通孔，上述第二通孔一一对应地与上述cmos的源区连接，上述第三通孔一一对应地与上述cmos的漏区连接，上述stt-mram存储器还包括：源极层，设置在各上述第二通孔中；漏极层，设置在各上述第三通孔中。

进一步地，上述stt-mram存储器还包括：第一扩散阻挡层，设置在各上述第一通孔的孔壁上，上述并联金属层设置在上述第一扩散阻挡层上。

进一步地，上述stt-mram存储器还包括：第二扩散阻挡层，设置在各上述第一通孔两侧的上述第一介电层的表面上以及上述并联金属层的远离上述衬底的表面上。

进一步地，上述stt-mram存储器还包括：第二介电层，设置在上述第二扩散阻挡层的远离上述栅极的表面上，且上述第一介电层、上述第二扩散阻挡层以及上述第二介电层中开设有多个第二通孔与多个第三通孔，上述第二通孔一一对应地与上述cmos的源区连接，上述第三通孔一一对应地与上述cmos的漏区连接，上述stt-mram存储器还包括源极层与漏极层，上述源极层设置在上述第二通孔中，上述漏极层设置在上述第三通孔中。

进一步地，上述侧墙还设置在上述第一通孔的部分侧壁上，上述并联金属层的远离上述金属硅化物层的表面与上述侧墙的远离上述衬底的部分表面在同一个平面上，上述第二扩散阻挡层还设置在上述侧墙的远离上述衬底的表面上。

进一步地，上述stt-mram存储器还包括：至少一个源极线层，设置在上述源极层的远离上述衬底的表面上；至少一个位线层，设置在上述漏极层的远离上述衬底的表面上，上述mtj位元设置在一个上述位线层的远离上述衬底的表面上。

进一步地，上述stt-mram存储器包括多个叠置设置上述源极线层与多个叠置设置的上述位线层，且相邻的两个上述源极线层之间设置有第一绝缘层，相邻的两个上述位线层之间设置有第二绝缘层。

进一步地，上述第一扩散阻挡层的材料选自ti、ta、tin与tan中的一种或多种。

进一步地，上述第二扩散阻挡层的材料选硅氮化合物和/或硅氮氧合物。

应用本申请的技术方案，在栅极条上设置并联金属层，通过将栅极条与并联金属层并联的方式降低整个栅极条的电阻，进而缓解了电阻电容延迟效应，使得stt-mram存储器具有较高的存储速度；并且，该stt-mram存储器中，由于不需要通过dummybit来将栅极条并联在一起，所以保证了stt-mram存储器具有较高的存储密度。

附图说明

构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：

图1示出了本申请的一种实施例中在衬底表面上形成部分cmos结构的示意图；

图2示出了在图1所示的结构中形成源极层、漏极层以及并联金属层后的结构示意图；

图3示出了在图2的结构中设置源极线层与位线层后形成的stt-mram存储器的结构示意图；

图4示出了本申请的另一种实施例中在图1的结构上设置第一介电材料并开设第一通孔后的结构示意图；

图5示出了在图4所示的结构中设置第一扩散阻挡材料与并联金属材料后的结构示意图；

图6示出了平坦化图5所示的结构并设置第二扩散阻挡材料与第二介电材料后的结构示意图；

图7示出了在图6的结构的基础上形成的stt-mram存储器的结构示意图；

图8示出了本申请的再一种实施例中在衬底表面上形成部分cmos结构的示意图；

图9示出了在图8的结构上设置第一介电材料与硬掩膜材料并开设凹槽后的结构示意图；

图10示出了在图9的结构开设第一通孔并设置金属硅化物材料以及第一扩散阻挡材料后的结构示意图；

图11示出了在图10的第一通孔中设置并联金属材料并平坦化后设置第二扩散阻挡材料形成的结构示意图；以及

图12示出了在图11的结构的基础上形成的stt-mram存储器的结构示意图。

其中，上述附图包括以下附图标记：

1、衬底；2、源区；3、漏区；4、栅氧层；5、多晶硅层；6、金属硅化物层；7、侧墙；8、第一扩散阻挡层；9、并联金属层；10、第一介电层；11、第二扩散阻挡层；12、第二介电层；13、源极层；14、漏极层；15、源极线层；16、第一绝缘层；17、位线层；18、第二绝缘层；19、mtj位元；20、硬掩膜材料；100、第一通孔；06、金属硅化物材料；08、第一扩散阻挡材料；09、并联金属材料；010、第一介电材料；011、第二扩散阻挡材料；012、第二介电材料。

具体实施方式

应该指出，以下详细说明都是例示性的，旨在对本申请提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语具有与本申请所属技术领域的普通技术人员通常理解的相同含义。

需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。

应该理解的是，当元件(诸如层、膜、区域、或衬底)描述为在另一元件“上”时，该元件可直接在该另一元件上，或者也可存在中间元件。而且，在说明书以及下面的权利要求书中，当描述有元件“连接”至另一元件时，该元件可“直接连接”至该另一元件，或者通过第三元件“电连接”至该另一元件。

正如背景技术所介绍的，现有技术中为了降低电阻电容延迟效应，通常采用虚拟位元(dummybit)将不同的行或列的栅极连接在一起，再将该虚拟位元与金属连接，虚拟位元会占据一定的面积，使得stt-mram存储器中的存储单元的密度较小，为了解决如上的技术问题，本申请提出了一种stt-mram存储器。

本申请的一种典型的实施方式中，提供了一种储存器，如图3、图6与图10所示，该stt-mram存储器包括多个存储单元，各上述存储单元包括设置在衬底1上的且相互电连接的mtj位元19与开关器，各上述开关器的一个电极互联形成栅极条，即每个开关器包括多个电极，且多个开关器中对应的一个电极互联形成栅极条，上述stt-mram存储器还包括至少一个并联金属层9，各上述并联金属层9设置在一个上述栅极条的远离上述衬底1的表面上。

需要说明的是，上述的开关器可以是现有技术中的任何开关器，比如mos、cmos或者bjt。对于mos与cmos来说，栅极条是多个开关器的栅极并联形成的，对于bjt来说，栅极条是多个开关器的基极并联形成的。

该stt-mram存储器中，在栅极条的远离衬底的表面上设置并联金属层，通过将栅极条与并联金属层并联的方式降低整个栅极条的电阻，进而缓解了电阻电容延迟效应，使得stt-mram存储器具有较高的存储速度；并且，该stt-mram存储器中，由于不需要通过dummybit来将栅极条并联在一起，所以保证了stt-mram存储器具有较高的存储密度。

本申请的一种实施例中，如图3、图6与图10所示，上述stt-mram存储器还包括多个上述并联金属层9，并且各上述并联金属层9一一对应的设置在上述栅极条的表面上。这样可以更进一步缓解电阻电容延迟效应，使得stt-mram存储器具有较高的存储速度。

为了获得更高的存储速度，本申请的一种实施例中，上述并联金属层9的材料选自铜、钨、铝、银、钴与钛中的一种或多种。

为了进一步保证该存储器具有较低的电阻值，本申请的一种实施例中，上述并联金属层的厚度在40～60nm之间。

当然，本申请的并联金属层的材料并不限于上述的材料，还可以是其他的可用的金属材料，本领域技术人员可以根据实际情况选择合适的材料形成上述的并联金属层。

本申请的另一种实施例中，如图3所示，上述栅极包括设置在上述衬底1上且沿远离上述衬底1的方向依次叠置设置的栅氧层4、多晶硅层5以及金属硅化物层6，其中，各上述栅氧层4的设置在上述衬底1上，上述并联金属层9设置在上述金属硅化物层6的表面上，且各上述cmos还包括侧墙7，上述侧墙7设置在上述栅极的侧壁上。金属硅化物层可以进一步提高栅极的导电性。

当然，本申请中的栅极并不限于上述的结构，还可以是其他的结构，本领域技术人员可以根据实际情况选择合适结构的栅极。

并且，上述的侧墙可以是二氧化硅等材料，当然，并不限于二氧化硅，还可以是其他可用的材料，本领域技术人员可以根据实际情况选择合适的材料。另外，本申请中的cmos中还可以不包括本申请的侧墙，也可以不包括本申请中的金属硅化物层。

另外，本申请中的多晶硅层可以是其他具有良好的导电性的材料层，并不限于本申请的多晶硅层，例如还可以是多晶锗硅等。

本申请中的金属硅化物层是由金属材料和多晶硅制成的合金。金属材料优选为融点比较高的金属材料，如钨、钛、钴和/或镍。包括金属硅化物层的栅极不仅较好的导电特性，而且还具有较好的耐高温性能。并且，因为金属硅化物层位于栅极的表面，离沟道区较远，能够进一步保证cmos具有较小的临界导通电压。

本申请的再一种实施例中，如图3、图6与图10所示，上述stt-mram存储器还包括第一介电层10，第一介电层10设置在上述栅极的远离上述衬底1的表面上以及上述栅极两侧的上述衬底1上，上述第一介电层10中开设有多个第一通孔，各上述第一通孔与各上述金属硅化物层6连接，上述并联金属层9设置在上述第一通孔中。

本申请的又一种实施例中，上述第一介电层10中开设有多个第二通孔与多个第三通孔，上述第二通孔一一对应地与上述cmos的源区2连接，上述第三通孔一一对应地与上述cmos的漏区3连接，如图3所示，上述stt-mram存储器还包括源极层13与漏极层14，源极层13设置在各上述第二通孔中；漏极层14设置在各上述第三通孔中。

本申请中的源极层13与漏极层14的材料可以选自现有技术中任何可以形成源极层与漏极层的金属材料，本领域技术人员可以根据实际情况选择合适的材料。

本申请中的衬底可以是包括任何半导体器件的衬底，例如蓝宝石、硅衬底等。在衬底中预先可以形成多个结构，以nmos为例，衬底中可以预先形成有p阱与场氧化层等各个结构的具体位置关系均属于现有技术，此处不再赘述。

为了防止并联金属层中的金属从两侧以及下方扩散出去，影响cmos的电性能，本申请的一种实施例中，如图6与图10所示，上述stt-mram存储器还包括第一扩散阻挡层8，第一扩散阻挡层8设置在各上述第一通孔的孔壁上，上述并联金属层9设置在上述第一扩散阻挡层8上。

上述第一扩散阻挡层的材料可以是现有技术中的任何可使用的导电的阻挡金属扩散额材料，本领域技术人员可以根据实际情况选择合适的材料。

为了进一步保证第一扩散阻挡层具有较好的防止金属扩散的能力，且同时进一步保证其具有较好的导电性能，本申请的一种实施例中，上述第一扩散阻挡层8的材料选自ti、ta、tin与tan中的一种或多种。

本申请的另一种实施例中，如图6与图10所示，上述stt-mram存储器还包括第二扩散阻挡层11，第二扩散阻挡层11设置在各上述第一通孔两侧的上述第一介电层10的表面上以及上述并联金属层9的远离上述衬底1的表面上。这样可以防止并联金属层从上方扩散到其它位置，进而进一步保证了cmos具有良好的电性能，从而保证了该stt-mram存储器具有较好的电性能。

为了进一步保证第二扩散阻挡层具有较好的防止金属扩散的能力，且同时进一步保证其具有较好的绝缘性能，本申请的一种实施例中，上述第二扩散阻挡层11的材料选硅氮化合物和/或硅氮氧合物。

当然，本申请的第二扩散阻挡层并不限于上述的材料，还可以是现有技术中的其他任何可用的材料，本领域技术人员可以根据实际情况选择合适的材料形成第二扩散阻挡层。

本申请的另一种实施例中，如图6与图10所示，上述stt-mram存储器还包括第二介电层12，第二介电层12设置在上述第二扩散阻挡层11的远离上述栅极的表面上，且上述第一介电层10、上述第二扩散阻挡层11以及上述第二介电层12中开设有多个第二通孔与多个第三通孔，上述第二通孔一一对应地与上述cmos的源区2连接，上述第三通孔一一对应地与上述cmos的漏区3连接，上述stt-mram存储器还包括源极层13与漏极层14，上述源极层13设置在上述第二通孔中，上述漏极层14设置在上述第三通孔中。

本申请的第一介电层的材料与第二介电层的材料可以独立地选自现有技术中的任何可以作为介电层的材料，本领域技术人员可以选择合适的材料形成本申请的第一介电层与第二介电层，例如可以选自二氧化硅和/或是氮化硅。

如图10所示，本申请的再一种实施例中，上述侧墙7还设置在上述第一通孔的部分侧壁上，上述并联金属层9的远离上述金属硅化物层6的表面与上述侧墙7的远离上述衬底1的部分表面在同一个平面上，上述第二扩散阻挡层11还设置在上述侧墙7的远离上述衬底1的表面上。

本申请的另一种实施例中，如图3、图6以及图10所示，上述stt-mram存储器还包括至少一个源极线层15与至少一个位线层17，源极线层15设置在上述源极层13的远离上述衬底1的表面上；位线层17设置在上述漏极层14的远离上述衬底1的表面上，上述mtj位元19设置在一个上述位线层17的远离上述衬底1的表面上。

本申请的再一种实施例中，如图3、图6与图10所示，上述stt-mram存储器包括多个叠置设置上述源极线层15与多个叠置设置的上述位线层17，且相邻的两个上述源极线层15之间设置有第一绝缘层16，以隔绝两个相邻的源极线层，相邻的两个上述位线层17之间设置有第二绝缘层18，以隔绝两个相邻的位线层。

本申请中的stt-mram存储器可以选择任何可行的工艺制作，本领域技术人员可以根据实际情况选择合适的制作工艺，以下将以三种具体的制作方法为例来制作本申请的stt-mram存储器。

第一种制作工艺包括：

首先，制作图1所示的结构，具体的每个结构的制作方法可以采用现有技术中的cmos中的制作工艺，此处就不再赘述了。

其次，形成图2所示的结构。

在图1的裸露表面上设置第一介电材料，具体的设置方法可以根据实际的材料而定，对于二氧化硅来说，可以选择热氧化法或者化学气相沉积法等。

在第一介电材料中开设第一通孔、第二通孔以及第三通孔，形成具有通孔的第一介电层10，然后在这些通孔中沉积金属并平坦化，形成如图2所示的并联金属层9、源极层13以及漏极层14。

上述开孔的方式可以采用现有技术中的任何可行的方式，本领域技术人员可以根据实际情况(如材料和/或结构尺寸等)选择合适的方式，比如说干法刻蚀和/或湿法刻蚀，干法刻蚀中可以是rie刻蚀法等。上述的金属沉积的方法可以采用现有技术中的任何可行的方式，本领域技术人员可以根据实际情况(例如实际的材料)选择合适的方式，比如物理气相沉积(pvd)或者化学气相沉积(cvd)等。

平坦化的工艺一般选择化学机械抛光法，当然并不限于该方法，本领域技术人员可以根据实际情况选择合适的方法进行平坦化。

最后，在上述图2结构的表面设置源极线层、位线层、mtj位元、第一绝缘层以及第二绝缘层，形成图3所示的结构。

具体的方法可以采用现有技术中的设置金属互联层以及mtj位元的方法，此处就不再阐述了。

另外，上述在设置源极线层、位线层、mtj位元、第一绝缘层以及第二绝缘层之前，还可以在第一介电层以及源极层、漏极层以及并联金属层的远离衬底的表面上设置扩散阻挡层，该扩散阻挡层阻挡金属的扩散，保证stt-mram存储器具有较好的电性能。

第二种制作工艺包括：

第一步，制作图1所示的结构，具体的每个结构的制作方法可以采用现有技术中的cmos中的制作工艺，此处就不再赘述了。

第二步，形成图4所示的结构。

在图1的裸露表面上设置第一介电材料010，具体的设置方法可以根据实际的材料而定，对于二氧化硅来说，可以选择热氧化法或者化学气相沉积法等。

在第一介电材料010中开设第一通孔100，上述开孔的方式可以采用现有技术中的任何可行的方式，本领域技术人员可以根据实际情况(如材料和/或结构尺寸等)选择合适的方式，比如说干法刻蚀和/或湿法刻蚀。

第三步，形成图5所示的结构。

在第一通孔中依次设置第一扩散阻挡材料08与并联金属材料09。

上述的并联金属材料的设置方法以及第一扩散阻挡材料的设置方法可以选自地选择现有技术中的任何可行的方式，本领域技术人员可以根据实际情况(例如实际的材料)选择合适的方式，比如物理气相沉积(pvd)或者化学气相沉积(cvd)等。

第四步，形成图6所示的结构。

对图5所示的结构进行平坦化。形成如图6所示的第一扩散阻挡层8与并联金属层9。

在平坦化的表面上依次设置第二扩散阻挡材料011与第二介电材料012，形成图6所示的结构。

平坦化的工艺一般选择化学机械抛光法，当然并不限于该方法，本领域技术人员可以根据实际情况选择合适的方法进行平坦化。

对于第二扩散阻挡材料011与第二介电材料012的设置方法，本领域技术人员可以根据实际情况(例如实际的材料)在现有技术中的所有方法中选择合适的方法，比如物理气相沉积(pvd)或者化学气相沉积(cvd)等。并且，第二扩散阻挡材料011与第二介电材料012的设置方法可以是相同的，也可以是不同的。

第五步，形成图7所示的结构。

在上述图6结构的第一介电材料010、第二扩散阻挡材料011以及第二介电材料012中开设第二通孔以及第三通孔，形成图7中的第一介电层10、第二扩散阻挡层11以及第二介电层12。

在上述第二通孔以及第三通孔中设置沉积金属并平坦化，形成如图7所示的源极层13以及漏极层14。

在上述平坦化的表面设置源极线层、位线层、mtj位元、第一绝缘层以及第二绝缘层，形成图7所示的结构。

上述的制作工艺中的设置金属材料的方法、设置介电材料的方法、设置扩散阻挡材料的方法、开孔的方法以及平坦化的方法均可以采用现有技术中可行的方法，本领域技术人员可以根据实际情况选择合适的方法，此处就不再阐述了。

第三种制作工艺包括：

第一步，制作图8所示的结构，具体的每个结构的制作方法可以采用现有技术中的cmos中的制作工艺，此处就不再赘述了。其中，与图1的不同之处是金属硅化物材料06直接对应形成最后的金属硅化物层。

第二步，形成图9所示的结构。

在图1的裸露表面上依次设置第一介电材料010与硬掩膜材料20，具体的设置方法可以根据实际的材料而定。

在硬掩膜材料20与第一介电材料010中开设凹槽，形成图9所示的结构。

第三步，形成图10所示的结构。

继续刻蚀图8的结构，将凹槽正下方的第一介电材料010、金属硅化物材料06以及部分的多晶硅层5刻蚀去除。

在第一通孔中依次设置与第二扩散阻挡材料011。形成如图10所示的结构，该结构中的金属硅化物材料形成金属硅化物层6。

第四步，形成图11所示的结构。

在图10所示的结构中的第一通孔100中设置并联金属材料，并平坦化，形成图11中的第一扩散阻挡层8与并联金属层9。

并且，在平坦化的表面设置第二扩散阻挡材料011，形成图11所示的结构。

第五步，形成图12所示的结构。

在上述第二扩散阻挡材料011上设置第二介电材料，并且，在第一介电材料、第二扩散阻挡材料以及第二介电材料中开设第二通孔以及第三通孔。

在上述第二通孔以及第三通孔中设置沉积金属并平坦化，形成如图12所示的源极层13以及漏极层14。

在上述平坦化的表面设置源极线层、位线层、mtj位元、第一绝缘层以及第二绝缘层，形成图12所示的结构。

上述的制作工艺中的设置金属材料的方法、设置介电材料的方法、设置扩散阻挡材料的方法、开孔的方法以及平坦化的方法均可以采用现有技术中可行的方法，本领域技术人员可以根据实际情况选择合适的方法，此处就不再阐述了。

从以上的描述中，可以看出，本申请上述的实施例实现了如下技术效果：

本申请的stt-mram存储器中，在栅极条上设置并联金属层，通过将栅极条与并联金属层并联的方式降低整个栅极条的电阻，进而缓解了电阻电容延迟效应，使得stt-mram存储器具有较高的存储速度；并且，该stt-mram存储器中，由于不需要通过dummybit来将栅极条并联在一起，所以保证了stt-mram存储器具有较高的存储密度。

以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。