电子封装件及其制法的制作方法

本发明有关一种半导体封装技术，尤指一种可靠性佳的电子封装件及其制法。

背景技术：

随着半导体封装技术的演进，半导体装置(semiconductordevice)已开发出不同的封装型态，而为提升电性功能及节省封装空间，遂开发出不同的立体封装技术，例如，扇出式封装堆叠(fanoutpackageonpackage，简称fopop)等，以配合各种晶片上大幅增加的输入/出埠数量，进而将不同功能的集成电路整合于单一封装结构，此种封装方式能发挥系统封装(sip)异质整合特性，可将不同功用的电子元件，例如：记忆体、中央处理器、绘图处理器、影像应用处理器等，通过堆叠设计达到系统的整合，适合应用于轻薄型电子产品。

图1为现有用于pop的半导体封装件1的剖面示意图。如图1所示，该半导体封装件1包括一具有至少一线路层101的封装基板10、结合于该线路层101上的一半导体元件11、包覆该半导体元件11的封装胶体15、及嵌埋于该封装胶体15内的铜柱14。

具体地，该半导体元件11具有相对的作用面11a与非作用面11b，该作用面11a具有多个电极垫110，以透过多个焊锡凸块12设于该封装基板10上。

此外，于该封装基板10上形成有多个铜柱14以及一封装胶体15，且该封装胶体15包覆该半导体元件11及该铜柱14，并通过研磨制程令该铜柱14的端面外露出封装胶体15，以供后续通过焊球(图略)结合一如半导体晶片、硅中介板或封装结构等的电子装置(图略)。

然而，前述半导体封装件1于研磨制程时，由于该铜柱14与该封装胶体15之间的接合力不佳，故该铜柱14的支撑性不够，容易导致研磨时，该铜柱14与该封装胶体15之间产生缝隙而造成脱层，以致于电性连接品质不佳，进而影响产品的可靠度。

因此，如何克服现有技术的缺点，实为目前各界亟欲解决的技术问题。

技术实现要素：

鉴于上述现有技术的缺失，本发明提供一种电子封装件及其制法，可增加该导电柱与该包覆层之间的结合性。

本发明的电子封装件，包括：第一线路结构，其具有多个电性连接垫及相对的第一侧与第二侧，且该电性连接垫的表面为平面；多个导电柱，其形成于该电性连接垫上并立设于该第一线路结构的第一侧上，其中，该导电柱包含有第一柱部与第二柱部，且该第一柱部的宽度不同于该第二柱部的宽度；电子元件，其设于该第一线路结构的第一侧上；以及包覆层，其形成于该第一线路结构的第一侧上，以包覆该导电柱，并令该导电柱的端面外露出该包覆层。

本发明还提供一种电子封装件的制法，包括：提供一第一线路结构，该第一线路结构具有多个电性连接垫、及相对的第一侧与第二侧，且该电性连接垫的表面为平面；于该第一线路结构的第一侧上设置至少一电子元件，并于该电性连接垫上形成多个导电柱，使该导电柱立设于该第一线路结构的第一侧上，其中，该导电柱包含有第一柱部与第二柱部；以及形成包覆层于该第一线路结构的第一侧上，以包覆该导电柱，并令该导电柱的端面外露出该包覆层。

前述的制法中，该导电柱的制作利用调整电镀参数，使高电流密度与低电流密度电镀出不同晶粒尺寸的柱体，再利用蚀刻液对不同晶粒尺寸的蚀刻率差异而形成，使该第一柱部的宽度不同于该第二柱部的宽度。例如，该电镀参数为改变电流大小、改变电压大小、改变搅拌强弱、改变电镀模式、改变电镀药水或改变电镀药水温度。

前述的电子封装件及其制法中，该第一柱部或该第二柱部的其中一者为多个，且该第一柱部与该第二柱部为交错排列。

前述的电子封装件及其制法中，该第一柱部的宽度不同于相邻的该第二柱部的宽度。

前述的电子封装件及其制法中，该第一柱部的厚度同于或不同于该第二柱部的厚度。

前述的电子封装件及其制法中，该导电柱的表面呈现阶梯状。

前述的电子封装件及其制法中，该包覆层的上表面与该导电柱的端面共平面。

前述的电子封装件及其制法中，还包括形成多个导电元件于该第一线路结构的第二侧上。

前述的电子封装件及其制法中，还包括形成第二线路结构于该包覆层上。

前述的电子封装件及其制法中，该电子元件具有相对的作用面与非作用面，并以该非作用面接置于该第一线路结构的第一侧上，且该作用面上形成有多个外露出该包覆层的导电体。

前述的电子封装件及其制法中，该导电柱结合该电子元件，使该电子元件通过该导电柱堆叠于该第一线路结构的第一侧上。

由上可知，本发明的电子封装件及其制法，主要通过该导电柱包含有宽度不同的第一柱部与第二柱部的设计，以增加该导电柱与该包覆层之间的结合性，并加强该导电柱的支撑性，故相比于现有技术，本发明的电子封装件能避免于整平制程时，该导电柱与该包覆层之间产生缝隙，因而能避免脱层的问题，以提升电性连接品质及产品可靠度。

附图说明

图1为现有半导体封装件的剖面示意图；

图2a至图2d为本发明的电子封装件及其制法的剖面示意图；

图2d’及图2d”为图2d的其它实施例示意图；

图3a至图3d为本发明的电子封装件的导电柱的制程的剖面示意图；

图4a及图4b为图3d的其它实施例示意图；以及

图5a至图5h为本发明的电子封装件的导电柱的其它实施例示意图。

符号说明：

1半导体封装件

10封装基板

101,31线路层

11半导体元件

11a,21a作用面

11b,21b非作用面

110电极垫

12焊锡凸块

120钝化层

14铜柱

15封装胶体

2,2’,2”电子封装件

20第一线路结构

20a第一侧

20b第二侧

200第一绝缘层

201电性连接垫

201a表面

202第一线路重布层

21电子元件

210电极垫

211保护膜

22导电体

23,23’,33,53导电柱

23a,53a凹凸表面

231,331,431,531第一柱部

232,332,432,532第二柱部

24,91结合层

25包覆层

26第二线路结构

260,260’第二绝缘层

261,261’第二线路重布层

27,29,29’导电元件

27’表面处理层

270凸块底下金属层

28绝缘保护层

30绝缘层

32阻层

33a铜柱

4半导体晶片

40被动元件

530阶状组

9承载板

90离型层

a,b区域

d1,d2,d3,h1,h2,h3厚度

t1,t2宽度。

具体实施方式

以下通过特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其他优点及功效。

须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供本领域技术人员的了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“第一”、“第二”及“一”等的用语，也仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当也视为本发明可实施的范畴。

请参阅图2a至图2d，其为本发明的电子封装件2的制法的剖面示意图。

如图2a所示，于承载板9上形成第一线路结构20，该第一线路结构20具有相对的第一侧20a与第二侧20b，且该第一线路结构20以其第二侧20b结合至该承载板9上。接着，于该第一侧20a上形成多个电性连接该第一线路结构20的导电柱23，且设置至少一电子元件21于该第一线路结构20的第一侧20a上，其中，该电子元件21上结合并电性连接多个导电体22，且该导电体22为如导电线路、焊球的圆球状、或如铜柱、焊锡凸块等金属材的柱状、或焊线机制作的钉状(stud)，但不限于此。

于本实施例中，该第一线路结构20包括至少一第一绝缘层200与设于该第一绝缘层200上的一第一线路重布层(redistributionlayer，简称rdl)202，且该第二侧20b上设有多个电性连接垫201，其表面201a为平面。例如，形成该第一线路重布层202的材质为铜，且形成该第一绝缘层200的材质为如聚对二唑苯(polybenzoxazole，简称pbo)、聚酰亚胺(polyimide，简称pi)、预浸材(prepreg，简称pp)等的介电材。

此外，该承载板9例如为半导体材质(如硅或玻璃)的圆形板体，其上以涂布方式依序形成有一离型层90与一结合层91，以供该第一线路结构20结合于该结合层91上。

又，该导电柱23以电镀方式形成于该电性连接垫201的表面201a上以立设于该第一侧20a上并电性连接该第一线路重布层202，且形成该导电柱23的材质为如铜的金属材或焊锡材，其中，该导电柱23具有凹凸表面23a。

具体地，如图3a至图3b所示，于如干膜(dryfilm)的阻层32中电镀导电柱33时，利用调整电镀参数以改变电镀体的晶粒大小，使高电流密度(即铜晶粒(cugrain)尺寸大)与低电流密度(铜晶粒尺寸小)交错电镀出直筒状铜柱33a(如区域a的晶粒大及区域b的晶粒小)，其中，电镀参数如改变电流大小(如区域a大及区域b小)、改变电压大小(如区域a大及区域b小)、改变搅拌强弱(如区域a强及区域b弱)、改变电镀模式(如区域a为直流电(dc)脉冲电镀(pulseplating)及区域b为脉冲反转电镀(pulsereverseplating))、改变电镀药水(添加剂不同、金属离子浓度不同)、或改变电镀药水温度。如图3c至图3d所示，待移除该阻层32后，利用蚀刻液对不同铜晶粒尺寸的蚀刻率差异，使蚀刻液对该铜柱33a的表面作处理控制。因蚀刻液对小晶粒的部分(如区域b)蚀刻较快(小晶粒较易蚀刻)，且对大晶粒的部分蚀刻(如区域a)较慢(大晶粒不易蚀刻)，故于蚀刻出的导电柱33包含有多个第一柱部331(如区域b)与多个第二柱部332(如区域a)，且该第一柱部331(如区域b)的宽度t1不同于(如小于)该第二柱部332(如区域a)的宽度t2，并使该第一柱部331与该第二柱部332交错排列。

应可理解地，如图2a及图2a’所示，该导电柱23的外观大致呈锥状，故各该些第一柱部231的宽度由下往上渐减，且该些第二柱部232的宽度也由下往上渐减，因而该第一柱部231的宽度t1不同于(或小于)相邻的该第二柱部232的宽度t2。

另外，该电子元件21为主动元件、被动元件或其二者组合，且该主动元件为例如半导体晶片，而该被动元件为例如电阻、电容及电感。例如，该电子元件21为半导体晶片，其具有相对的作用面21a与非作用面21b，该电子元件21以其非作用面21b通过一结合层24黏固于该第一线路结构20的第一侧20a上，而该作用面21a具有一如钝化材的保护膜211与的多个电极垫210，且该导电体22形成于该电极垫210上并外露出该保护膜211。

如图2b所示，形成一包覆层25于该第一线路结构20的第一侧20a上，以令该包覆层25包覆该电子元件21、该些导电体22与该些导电柱23，再通过整平制程，令该导电柱23的端面与该导电体22的端面外露于该包覆层25，于本实施例中，该包覆层25上表面与该导电柱23的端面及该导电体22的端面共平面。

于本实施例中，该包覆层25为绝缘材，如环氧树脂的封装胶体，其可用压合(lamination)或模压(molding)的方式形成于该第一线路结构20的第一侧20a上。

此外，该整平制程可例如通过研磨方式，移除该导电柱23的部分材质、该保护膜211的部分材质、该导电体22的部分材质与该包覆层25的部分材质。

如图2c所示，形成一第二线路结构26于该包覆层25上，且该第二线路结构26电性连接该些导电柱23与该导电体22。

于本实施例中，该第二线路结构26包括多个第二绝缘层260,260’、及设于该第二绝缘层260,260’上的多个第二线路重布层(rdl)261,261’，且最外层的第二绝缘层260’可作为防焊层，以令最外层的第二线路重布层261’外露于该防焊层。或者，该第二线路结构26也可仅包括单一第二绝缘层260及单一第二线路重布层261。

此外，形成该第二线路重布层261,261’的材质为铜，且形成该第二绝缘层260,260’的材质为如聚对二唑苯(pbo)、聚酰亚胺(polyimide，简称pi)、预浸材(prepreg，简称pp)的介电材。

又，形成多个如焊球的导电元件27于最外层的第二线路重布层261’上，以供后续接置如封装结构或其它结构(如另一封装件或晶片)的电子装置(图略)。例如，可形成一凸块底下金属层(underbumpmetallurgy，简称ubm)270于最外层的第二线路重布层261’上，以利于结合该导电元件27。

另外，也可设置另一电子元件(如主动元件、被动元件40或其二者组合)于最外层的第二线路重布层261’上。

如图2d所示，移除该承载板9及其上的离型层90与结合层91。之后，可形成多个如焊球的导电元件29于该第一线路结构20的第二侧20b上，以供后续接置如封装结构或如另一封装件或半导体晶片4的电子装置。

于本实施例中，可形成一如防焊层的绝缘保护层28于该第一线路结构20的第二侧20b上，且形成多个开孔于该绝缘保护层28上，以令该第一线路重布层202外露于该些开孔，以供结合该些导电元件29，以制得一电子封装件2。

如图2d’所示，于另一实施例的电子封装件2’中，在图2a的制程时，该电子元件21的作用面21a上形成有至少一如钝化层的绝缘层30与形成于该绝缘层30上并电性连接该电极垫210的线路层31，且该电子元件21以该线路层31结合并电性连接该些导电体22，而该保护膜211形成于最外层的绝缘层30上，且令该导电体22凸出该保护膜211。

如图2d”所示，于另一实施例的电子封装件2”中，在覆晶制程时，该电子元件21的作用面21a上形成另一导电柱23’，且该电子元件21的导电柱23’通过如焊锡材料的导电元件29’结合该第一线路结构20上的导电柱23，其中，该包覆层25为底胶材，且该第一线路结构20上的导电柱23可形成一如镍金材的表面处理层27’，以接合该导电元件29’。

应可理解地，只要通过柱体作堆叠的方式均可采用本发明的导电柱的结构。

因此，本发明的电子封装件2,2’,2”的制法通过该导电柱23具有宽度不同的第一与第二柱部231,232，以增加其与该包覆层25之间的接触面积而增强两者的结合性，并加强该导电柱23的支撑性，故相比于现有技术，本发明的制法能避免于整平制程时，该导电柱23与该包覆层25之间产生缝隙，因而能避免脱层的问题，以提升电性连接品质及产品可靠度。

此外，本发明的制法中，利用上述蚀刻方式可控制该导电柱23,33的外观，也就是不仅可控制该第一及第二柱部的宽度t1,t2，且可控制厚度，如图3d所示的第一柱部331的厚度h1等于该第二柱部332的厚度d1；或者，如图4a及图4b所示的第一柱部431的厚度h2,h3不同于(如小于或大于)该第二柱部432的厚度d2,d3；抑或，如图4b所示，各该第一柱部331,431的厚度h1,h3不相同、或各该第二柱部332,432的厚度d1,d3不相同。

又，应可理解地，如图5a至图5h所示，可依需求设定该凹凸表面53a占据该导电柱53的外观表面的比例，可为1/3、1/2、2/3或其它比例。

另外，也可依需求设计该凹凸表面53a的外观呈现阶梯状(如依序递增或递减电镀参数，而非交错使用电镀参数)，以令该第一柱部531及该第二柱部532构成阶状组530，且该导电柱53具有多个尺寸递增或递减的阶状组530。

本发明也提供一种电子封装件2,2’,2”，其包括：一第一线路结构20、多个导电柱23,33,53、一电子元件21、一包覆层25以及一第二线路结构26。

所述的第一线路结构20具有多个电性连接垫201、相对的第一侧20a与第二侧20b，且该电性连接垫201的表面201a为平面。

所述的导电柱23,33,53形成于该电性连接垫201上并立设于该第一侧20a上以电性连接该第一线路结构20，且该导电柱23,33,53具有宽度不同的第一柱部231,331,431,531与第二柱部232,332,432,532。

所述的电子元件21设于该第一线路结构20的第一侧20a上。

所述的包覆层25形成于该第一线路结构20的第一侧20a上，以令该包覆层25包覆该些导电柱23,33,53，且令该导电柱23,33,53的端面与该导电体22的端面外露出该包覆层25。

所述的第二线路结构26形成于该包覆层25上，且令该第二线路结构26电性连接该导电柱23,33,53与该导电体22。

于一实施例中，该第一柱部231,331,431,531或该第二柱部232,332,432,532的其中一者为多个，且该第一柱部231,331,431,531与该第二柱部232,332,432,532为交错排列。

于一实施例中，该第一柱部231的宽度t1不同于相邻的该第二柱部232的宽度t2。

于一实施例中，该第一柱部331的厚度h1同于该第二柱部332的厚度d1。

于一实施例中，该第一柱部431的厚度h2,h3不同于该第二柱部432的厚度d2,d3。

于一实施例中，该第一柱部531及该第二柱部532构成阶状组530，也就是呈现堆叠组合。

于一实施例中，该导电柱53的表面呈现阶梯状(凹凸表面53a)。

于一实施例中，该包覆层25的上表面与该导电柱23,33,53的端面共平面，以令该导电柱23,33,53的端面外露出该包覆层25。

于一实施例中，该电子元件21具有相对的作用面21a与非作用面21b，并以该非作用面21b接置于该第一线路结构20的第一侧20a上，且该作用面21a上形成有多个该电极垫210，以结合外露出该包覆层25的该导电体22。

于一实施例中，该导电柱23,23’结合该电子元件21，使该电子元件21通过该导电柱23,23’堆叠于该第一线路结构20的第一侧20a上。

于一实施例中，该电子封装件2还包括多个导电元件29，其形成于该第一线路结构20的第二侧20b上。

综上所述，本发明的电子封装件及其制法，通过该导电柱具有凹凸表面的设计，以增加该导电柱与该包覆层之间的结合性，故能避免于整平制程时，该导电柱与该包覆层之间产生缝隙，因而能避免脱层的问题，以提升电性连接品质及产品可靠度。

上述实施例仅用以例示性说明本发明的原理及其功效，而非用于限制本发明。任何所属领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本发明的权利保护范围，应如权利要求书所列。